CN114373734A - 均衡电路结构及其制造方法、感测放大及存储电路结构 - Google Patents

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Abstract

本申请涉及一种均衡电路结构及其制造方法、感测放大电路结构及存储电路结构。其中，均衡电路结构，包括：半导体衬底，包括均衡有源区；栅极层，包括栅极图形以及电源线，栅极图形位于均衡有源区上，用于与均衡有源区形成晶体管单元，电源线电连接均衡有源区与外部电源，用于为晶体管单元提供电源。本申请实施例可以有效降低走线层工艺制作难度。

Description

均衡电路结构及其制造方法、感测放大及存储电路结构
技术领域
本申请涉及集成电路技术领域，特别是涉及一种均衡电路结构及其制造方法、感测放大电路结构及存储电路结构。
背景技术
在对存储单元的存储的逻辑电位进行读取时，通常需要感测放大电路对与存储单元连接的位线以及互补位线上的信号进行放大读取。均衡电路是感测放大电路的重要组成部分。在读取过程中的预充阶段，均衡电路中的各个晶体管打开，从而使得位线与互补位线具有相同的中间电位。在传统的感测放大电路结构中，通常设有一个走线层，从而通过走线层设置包括均衡电路的电源线在内的各个走线。
然而，随着工艺的发展，晶体管的尺寸变小，走线数目确维持不变，走线尺寸缩小越来越难，在有限的区域内，包括多个走线的走线层越来越难制造。
发明内容
基于此，本申请实施例提供一种均衡电路结构及其制造方法、感测放大电路结构及存储电路结构。
一种均衡电路结构，包括：
半导体衬底，包括均衡有源区；
栅极层，包括栅极图形以及电源线，所述栅极图形位于所述均衡有源区上，用于与所述均衡有源区形成晶体管单元，所述电源线电连接所述均衡有源区与外部电源，用于为所述晶体管单元提供电源。
在其中一个实施例中，所述均衡电路结构还包括互连结构，所述互连结构与所述电源线以及所述均衡有源区均连接。
在其中一个实施例中，所述均衡电路结构还包括第一介质层，所述第一介质层覆盖所述半导体衬底以及所述栅极层，且所述第一介质层内具有接触孔，所述互连结构位于所述接触孔内。
在其中一个实施例中，所述均衡电路结构还包括第二介质层，所述第二介质层覆盖所述第一介质层以及所述互连结构。
在其中一个实施例中，所述均衡电路结构还包括走线层，所述走线层包括多条走线，且位于所述第二介质层上。
在其中一个实施例中，所述半导体衬底还包括浅沟槽隔离结构，所述电源线部分位于所述均衡有源区上，部分位于连接所述均衡有源区的所述浅沟槽隔离结构上。
在其中一个实施例中，所述均衡电路结构还包括栅介质层，所述栅介质层位于所述栅极层与所述半导体衬底之间以及所述电源线与所述半导体衬底之间。
在其中一个实施例中，所述均衡电路结构还包括侧壁保护层，所述侧壁保护层位于栅极图形以及所述电源线两侧。
在其中一个实施例中，所述电源线接触所述均衡有源区。
在其中一个实施例中，所述栅极层包括多晶硅层，所述电源线位于所述多晶硅层。
一种均衡电路结构的制造方法，包括：
提供半导体衬底，所述半导体衬底具有均衡有源区；
于所述均衡有源区上方形成栅极层，所述栅极层包括栅极图形以及电源线，所述栅极图形用于与所述均衡有源区形成晶体管单元，所述电源线电连接所述均衡有源区与外部电源，用于为所述晶体管单元提供电源。
在其中一个实施例中，所述方法还包括：
形成互连结构，所述互连结构与所述电源线以及所述均衡有源区均连接。
在其中一个实施例中，所述形成互连结构，将所述电源线与所述均衡有源区连接，包括：
于所述半导体衬底以及所述栅极层上形成第一介质层；
于所述第一介质层内形成接触孔；
于所述接触孔内形成互连结构。
在其中一个实施例中，所述于所述接触孔内形成互连结构之后，还包括：
于所述第一介质层以及所述互连结构上形成第二介质层。
在其中一个实施例中，所述于所述第一介质层以及所述互连结构上形成第二介质层之后，还包括：
于所述第二介质层上形成走线层，所述走线层包括多条走线。
一种感测放大电路结构，包括放大电路结构以及上述任一项所述的均衡电路结构。
一种存储电路结构，包括存储单元以及上述感测放大电路结构。
上述均衡电路结构及其制造方法、感测放大电路结构及存储电路结构，通过将电源线设置在栅极图形所在的栅极层，从而通过栅极层而将电源线连接出去。因此，本本申请实施例可以有效减少走线层的走线数量，进而有效节约了走线层的面积，从而可以有效降低走线层的工艺制造难度。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的均衡电路结构剖面示意图；
图2为一实施例中提供的均衡电路结构的俯视示意图；
图3为另一实施例中提供的均衡电路结构的剖面示意图；
图4为一实施例中提供的均衡电路结构的制造方法的流程示意图；
图5为一实施例中提供的存储电路结构的俯视示意图；
图6为现有感测放大电路示意图。
附图标记说明：100-均衡电路结构，110-半导体衬底，111-均衡有源区，1111-第一有源区，1112-第二有源区，1113-中间有源区，120-栅极层，121-栅极图形，122-电源线，130-栅介质层，140-走线层，141-第一走线，142-第二走线，143-位线，150-互连结构，160-第一介质层，170-第二介质层，180-侧壁保护层，211-第一N型有源区、221-第二N型有源区、231-第一P型有源区、241-第二P型有源区，212-第一栅极、222-第二栅极、232-第三栅极，242-第四栅极，10-感测放大电路结构，20-存储单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
可以理解，以下实施例中的“连接”，如果被连接的电路、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”等。
应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
这里参考作为本申请的示例性实施例的示意图的横截面图来描述发明的实施例，由此可以预期由于例如制造技术和/或容差导致的所示形状的变化。但是，本申请的实施例不应当局限于在此所示的区的特定形状。
如背景技术所言，在对存储单元的存储的逻辑电位进行读取时，通常需要感测放大电路对与存储单元连接的位线以及互补位线上的信号进行放大读取。请参阅图6，感测放大电路通常包括均衡电路与放大电路。感测放大电路用于放大位线BL与互补位线BLB上的信号。均衡电路通常包括预充晶体管与均衡晶体管。预充晶体管的栅极接收预充信号PRE而打开预充晶体管。均衡晶体管栅极接收均衡信号EQ而打开均衡晶体管。均衡晶体管的源极与漏极分别连接位线BL与互补位线BLB。同时，位线BL与互补位线BLB中一者或者两者可以电连接预充晶体管。感测放大电路工作时，预充信号PRE与均衡信号EQ通常同时提供，使位线BL与互补位线BLB的电位均衡相等，并同时维持在预充电位处。
感测放大电路结构涉及到的器件较多。其应用于存储电路中时，相关技术为节约面积，在横向四个存储单元间，各晶体管竖向排布，上下存储单元之间会设置四套感测放大电路结构。此时，经过均衡电路结构的器件表层会有至少7条走线。而电路中晶体管尺寸的缩小，采用现有走线制备技术如自对准双重成像技术(SADP)，已经无法形成7条走线。
基于此，本申请实施例提供一种均衡电路结构及其制造方法、感测放大电路结构及存储电路结构。但是，应当理解的是，本申请实施例中的“均衡电路”可以但不限于为感测放大电路中的均衡电路，“感测放大电路”可以但不限于为存储电路中的感测放大电路。
在一个实施例中，请参阅图1以及图2，提供一种均衡电路结构100。均衡电路结构100包括半导体衬底110以及栅极层120。
半导体衬底110包括均衡有源区111。具体地，半导体衬底110可以具有离子掺杂而形成的阱区。阱区可以被浅沟槽隔离结构STI隔离成多个有源区。均衡有源区111可以为其中一个有源区。
栅极层120包括栅极图形121以及电源线122。作为示例，栅极图形121以及电源线122可以平行设置，从而易于设计加工。当然，二者也可以不平行，但并不相交或重叠。
栅极图形121位于均衡有源区111上，用于与均衡有源区111形成晶体管单元。栅极图形121的数量可以为一条，也可以为多条，这里不做限制，具体依据所需晶体管数目及形状确定。电源线122电连接均衡有源区111与外部电源(未图示)，从而为晶体管单元提供电源。
具体地，晶体管单元可以包括预充晶体管。栅极图形121可以包括预充栅极1211，预充栅极1211用于与均衡有源区111形成预充晶体管。预充晶体管的源极或漏极中的其中之一可以电连接外部电源，从而获取电源电压。预充晶体管的源极或漏极中的另一者可以电连接存储电路结构中的位线。
进一步地，晶体管单元还可以包括均衡晶体管。栅极图形121可以包括均衡栅极1212，均衡栅极1212用于与均衡有源区111形成均衡晶体管。均衡晶体管源极或漏极可以分别电连接存储电路结构中的两个互为互补位线的两个位线，两个互为互补位线的两个位线可以分别称之为位线BL与互补位线BLB。
作为示例，均衡电路结构100可以包括共用电源线122的两个晶体管单元。
具体地，半导体衬底110的均衡有源区111可以包括第一有源区1111、第二有源区1112以及连接第一有源区1111与第二有源区1112的中间有源区1113，中间有源区1113还设置于第一有源区1111与第二有源区1112的一端。
在栅极层120的各个栅极图形121中，同一栅极图形121可以横跨于第一有源区1111以及第二有源区1112之上，从而与第一有源区1111以及第二有源区1112形成不同的晶体管。
各个栅极图形121可以与第一有源区1111形成晶体管单元，同时各个栅极图形121与第二有源区1112形成另一个晶体管单元。这里，可以理解的是，各晶体管单元还可以包括位于第一有源区1111与栅极图形121之间以及位于第二有源区1112与栅极图形121之间的栅介质层。
同时，电源线122可以电连接中间有源区1113，从而通过中间有源区1113同时为两侧的晶体管单元提供电源。
各个晶体管单元的预充晶体管与均衡晶体同时打开，可以使得与其相应的位线BL与互补位线BLB上可以具有相等的预充电位。。
在本实施例中的均衡电路结构，通过将电源线122设置在栅极图形121所在的栅极层120，从而通过栅极层120而将电源线122连接出去。因此，本实施例可以有效减少走线层140的走线数量，进而有效节约了走线层140的面积，从而可以有效降低走线层140的工艺制造难度。
具体地，作为示例，走线层140可以设置于栅极层120上方。走线层140可以设置其他走线。
在一个实施例中，请参阅图1或图3，均衡电路结构还包括互连结构150，互连结构150与电源线122以及均衡有源区111均连接。均衡有源区111具体为通过离子掺杂形成的预充电晶体管源极或漏极。
此时，可以通过互连结构150而将电源线122与均衡有源区111进行有效地电连接。
在一个实施例中，请参阅图3，均衡电路结构还包括第一介质层160。第一介质层160覆盖半导体衬底110以及栅极层120。
并且，第一介质层160内具有接触孔。互连结构150位于接触孔内，从而同时与电源线122以及均衡有源区111连接。
在本实施例中，通过形成第一介质层160，且在第一介质层160内形成接触孔，从而使得互连结构150可以同时与电源线122的上表面以及均衡有源区111的上表面进行接触，从而可以将二者有效电连接。
在一个实施例中，请继续参阅图3，均衡电路结构还包括第二介质层170。第二介质层170覆盖第一介质层160以及互连结构150。
此时，第二介质层170与第一介质层160可以同时将互连结构150以及栅极层120包裹，从而可以对其进行有效的钝化保护。
在一个实施例中，请继续参阅图3，均衡电路结构还包括走线层140。走线层140包括多条走线410，且位于第二介质层170上。
作为示例，可以在第二介质层170内形成多个凹槽，走线层140的各个走线可以设置在凹槽内。当然，第二介质层170内也可以不开设凹槽。此时，可以直接将图形化的走线层140设置在第二介质层170上。
走线层140设置于第二介质层170上，从而通过第二介质层170而与互连结构150以及栅极层120绝缘隔离，从而使得二者之间的线路互不干扰。
在一个实施例中，请参阅图1或图3，半导体衬底还包括浅沟槽隔离结构STI。电源线122部分位于均衡有源区111上，部分位于连接均衡有源区111的浅沟槽隔离结构STI上。
此时，可以有效减小电源线122及互连结构150挤占有源区111的面积，从而有利于晶体管的制备。
同时，在实际工艺电路结构中，有源区111与浅沟槽隔离结构STI之间不会具有清晰的界限，少量掺杂离子会由有源区111向浅沟槽隔离结构STI扩散。因此，浅沟槽隔离结构STI靠近有源区111一侧会有少量的掺杂离子。因此，如果互连结构150与该侧浅沟槽隔离结构STI接触，则浅沟槽隔离结构STI中的扩散离子可能会在互连结构150与浅沟槽隔离结构STI下方的阱区之间形成导电通路，从而引起漏电。
而在本实施例中，电源线122部分位于均衡有源区111上，部分位于连接均衡有源区111的浅沟槽隔离结构STI上，因此，互连结构150不会与浅沟槽隔离结构STI接触，从而可以有效避免栅极层120(具体为电源线122)与浅沟槽隔离结构STI下方的阱区发生漏电。
当然，在其他实施例中，电源线122也可以完全位于均衡有源区111上。或者，电源线122也可以完全位于浅沟槽隔离结构STI上。这里对此均没有限制。
在一个实施例中，请参阅图3，均衡电路结构还包括栅介质层130。栅介质层130位于栅极图形121与半导体衬底110之间以及电源线122与半导体衬底110之间。
此时，在均衡电路结构的制作过程中，可以首先于半导体衬底110上沉积形成栅介质材料层，然后再在栅介质材料层上形成栅极材料层。然后，对栅极材料层以及栅介质材料层进行图形化处理，从而形成电源线122与栅极图形121以及二者下方的栅介质层130。此时，电源线122与栅极图形121采用相同工序制备，可以有效降低工艺复杂性。
当然，在其他实施例中，电源线122与半导体衬底110之间也可以不形成栅介质层130。此时，具体地，在形成栅介质材料层后，可以对其进行图形化处理，去除电源线122下方的栅介质材料层。
在一些实施例中，互连结构150也可以不位于第一介质层160内。例如，互连结构150也可以位于栅介质层130内。此时，可以设置栅介质层130下方的均衡有源区111为经过重掺杂的具有良好导电性能的有源区。
在一个实施例中，请参阅图3，均衡电路结构还包括侧壁保护层180。侧壁保护层180位于栅极图形121以及电源线122两侧，能够对栅极图形121以及电源线122进行保护，避免重掺杂工艺造成损害，并进一步降低工艺复杂性。
具体地，在均衡电路结构的制作过程中，当电源线122与栅极图形121以及栅介质层130形成之后，可以在电源线122与栅极图形121以及半导体衬底110上形成侧壁材料层。然后，通过各向异性刻蚀，去除电源线122与栅极图形121以及半导体衬底110的上表面的侧壁材料层。而保留于电源线122与栅极图形121侧壁的侧壁材料层构成侧壁保护层180。
在侧壁保护层180形成之后，可以对电源线122与栅极图形121外侧的均衡有源区111进行重掺杂，从而使该部分均衡有源区111具有导电性能。
当然，在其他实施例中，电源线122两侧的侧壁保护层180也可以被去除。
在一个实施例中，请参阅图1，电源线122接触均衡有源区111。
具体地，至少部分电源线122可以直接形成于中间有源区1113上，从而与中间有源区1113接触连接。
此时，均衡电路结构中可以形成互连结构150，也可以不形成互连结构150。
当均衡电路结构中不形成互连结构150时，可以在形成栅极层120之前对中间有源区1113进行重掺杂。而在形成栅极层120之后，对第一有源区1111以及第二有源区进行重掺杂。此时，可以使得电源线122与均衡有源区111可以有效进行导电连接。
在一个实施例中，栅极层120包括多晶硅层，电源线122位于多晶硅层。可以理解的是，此时多晶硅层为导电多晶硅层，其可以为掺杂的多晶硅层。
在一个实施例中，请参阅图3，提供一种均衡电路结构100。均衡电路结构100包括半导体衬底110、栅介质层130、栅极层120、侧壁保护层180、第一介质层160、互连结构150、第二介质层170以及走线层140。
半导体衬底110包括均衡有源区111。栅介质层130位于均衡有源区111上。栅极层120形成于栅介质层130上，包括栅极图形121以及电源线122。栅极图形121、栅介质层130以及均衡有源区122形成晶体管单元。电源线122电连接均衡有源区122与外部电源，用于为晶体管单元提供电源。侧壁保护层180位于栅极层120以及栅介质层130的侧壁。第一介质层160覆盖半导体衬底110、侧壁保护层180以及栅极层120，并且第一介质层160内具有接触孔。接触孔可以暴露部分栅极层120且暴露部分均衡有源区122。互连结构150位于接触孔内。第二介质层170覆盖互连结构150、侧壁保护层180以及第一介质层160。走线层140形成于第二介质层170上，且可以包括若干走线。
在一个实施例中，请参阅图4，还提供一种均衡电路结构100的制造方法，包括：
步骤S100，提供半导体衬底110，半导体衬底110具有均衡有源区111；
步骤S200，于均衡有源区111上方形成栅极层120，栅极层120包括栅极图形121以及电源线122，栅极图形121用于与均衡有源区111形成晶体管单元，电源线122电连接均衡有源区111与外部电源，用于为晶体管单元提供电源，请参阅图1以及图2。
在步骤S100中，半导体衬底110的形成过程具体可以为：首先提供半导体基础衬底(如硅衬底)。然后，再对半导体基础衬底进行轻掺杂，形成阱区。然后在阱区内形成浅沟槽隔离结构STI。浅沟槽隔离结构STI将阱区隔离成多个有源区。均衡有源区111可以为其中一个有源区。
在步骤S200中，栅极层120可以包括多晶硅层。栅极层120的栅极图形121以及电源线122分别形成于均衡有源区111的不同位置处。
形成栅极图形121以及电源线122后，对未遮盖的有源区111进行重离子掺杂，形成均衡电路晶体管的源极或漏极。
本实施例方法，通过将电源线122形成在栅极图形121所在的栅极层120，从而通过栅极层120而将电源线122连接出去。因此，本实施例可以有效减少走线层140的走线数量，进而有效节约了走线层140的面积，从而可以有效降低走线层140的工艺制造难度。
在一个实施例中，均衡电路结构的制造方法还包括：
步骤S300，形成互连结构150，互连结构150与电源线122以及均衡有源区111均连接。
在一个实施例中，步骤S300包括：
步骤S310，于半导体衬底110以及栅极层120上形成第一介质层160；
步骤S320，于第一介质层160内形成接触孔。
步骤S330，于接触孔内形成互连结构150，请参阅图3。
在一个实施例中，步骤S330之后，还包括：
步骤S400，于第一介质层160以及互连结构150上形成第二介质层170，请参阅图3。
在一个实施例中，步骤S400之后还包括：
步骤S500，于第二介质层170上形成走线层140，走线层140包括多条走线，请参阅图3。
在一个实施例中，提供一种均衡电路结构100的制造方法，包括：
步骤S1，提供半导体衬底110，半导体衬底110具有均衡有源区111；
步骤S2，于均衡有源区111上方形成栅极层120以及栅介质层130，栅极层120包括栅极图形121以及电源线122，栅极图形121用于与均衡有源区111形成晶体管单元，电源线122电连接均衡有源区111与外部电源，用于为晶体管单元提供电源，栅介质层130位于栅极层120与半导体衬底110之间；
步骤S3，于栅极层120以及栅介质层130的侧壁形成侧壁保护层180；
步骤S4，于半导体衬底110、侧壁保护层180以及栅极层120上形成第一介质层160；
步骤S5，于第一介质层160内形成接触孔，接触孔可以暴露部分栅极层120且暴露部分均衡有源区122；
步骤S6，于接触孔内形成互连结构150；
步骤S7，于互连结构150、侧壁保护层180以及第一介质层160上形成第二介质层170；
步骤S8，于第二介质层170上形成走线层140，走线层140包括若干走线。
关于均衡电路结构的制造方法的具体限定，可以参考前述均衡电路结构的限定，这里不再过多赘述。
在一个实施例中，请参阅图5，提供一种感测放大电路结构10，包括放大电路结构以及上述任一均衡电路结构100。
具体地，放大电路结构可以包括第一N型晶体管结构、第一P型晶体管结构、第二N型晶体管结构以及第二P型晶体管结构。
具体地，放大电路结构也可以包括半导体衬底。该半导体衬底与均衡电路结构100的半导体衬底110可以为同一衬底，其除了包括均衡有源区111，还可以包括第一N型有源区211、第二N型有源区221、第一P型有源区231、以及第二P型有源区241。
同时，放大电路结构也可以包括栅极层。该栅极层与均衡电路结构100的栅极层120为同一栅极层，其除了包括栅极图形121，还可以包括第一栅极212、第二栅极222、第三栅极232以及第四栅极242。
第一栅极212位于第一N型有源区211上，用于形成第一N型晶体管结构210。第二栅极222位于第二N型有源区221上，用于形成第二N型晶体管结构220。第三栅极232位于第一P型有源区231上，用于形成第一P型晶体管结构230。第四栅极242位于第二P型有源区241上，用于形成第二P型晶体管结构240。
第一N型晶体管结构的漏极与第一P型晶体管结构的漏极连接、还与第一P型晶体管结构的栅极连接，第一N型晶体管结构的栅极与存储单元20连接，。第二N型晶体管结构的漏极与第二P型晶体管结构的漏极连接、还与第一P型晶体管结构的栅极连接，第二N型晶体管结构与另一存储单元20连接。
在本实施例中，将均衡电路结构100的电源线设置在栅极层120，而走线层140可以用于设置连接第一N型晶体管结构与第一P型晶体管结构的第一走线141以及连接第二N型晶体管结构以及第二P型晶体管结构的第二走线142。具体地，第一走线141可以连接第一N型晶体管结构的漏极与第一P型晶体管结构的第三栅极232。第二走线142可以连接第二N型晶体管结构的漏极222与第二P型晶体管结构的第四栅极242。走线层140中所有走线与晶体管具体通过连接结构(图中未示出)相互连接。
在一个实施例中，请参阅图5，还提供一种存储电路结构，包括存储单元20以及上述感测放大电路结构10。
此时，走线层140还可以包括连接放大电路结构与存储单元的位线143。位线143、第一走线141以及第二走线142均为设置在走线层140的走线。
具体地，存储电路结构可以包括互为互补存储单元的两个存储单元，走线层140可以包括与两个存储单元分别连接的互为互补位线的两个位线。当其中一个位线作为位线BL时，另一位线作为互补位线BLB。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种均衡电路结构，其特征在于，包括：
半导体衬底，包括均衡有源区；
栅极层，包括栅极图形以及电源线，所述栅极图形位于所述均衡有源区上，用于与所述均衡有源区形成晶体管单元，所述电源线电连接所述均衡有源区与外部电源，用于为所述晶体管单元提供电源。
2.根据权利要求1所述的均衡电路结构，其特征在于，所述均衡电路结构还包括互连结构，所述互连结构与所述电源线以及所述均衡有源区均连接。
3.根据权利要求2所述的均衡电路结构，其特征在于，所述均衡电路结构还包括第一介质层，所述第一介质层覆盖所述半导体衬底以及所述栅极层，且所述第一介质层内具有接触孔，所述互连结构位于所述接触孔内。
4.根据权利要求3所述的均衡电路结构，其特征在于，所述均衡电路结构还包括第二介质层，所述第二介质层覆盖所述第一介质层以及所述互连结构。
5.根据权利要求4所述的均衡电路结构，其特征在于，所述均衡电路结构还包括走线层，所述走线层包括多条走线，且位于所述第二介质层上。
6.根据权利要求3所述的均衡电路结构，其特征在于，所述半导体衬底还包括浅沟槽隔离结构，所述电源线部分位于所述均衡有源区上，部分位于连接所述均衡有源区的所述浅沟槽隔离结构上。
7.根据权利要求1-6任一项所述的均衡电路结构，其特征在于，所述均衡电路结构还包括栅介质层，所述栅介质层位于所述栅极层与所述半导体衬底之间以及所述电源线与所述半导体衬底之间。
8.根据权利要求1-6任一项所述的均衡电路结构，其特征在于，所述均衡电路结构还包括侧壁保护层，所述侧壁保护层位于栅极图形以及所述电源线两侧。
9.根据权利要求1-6任一项所述的均衡电路结构，其特征在于，所述电源线接触所述均衡有源区。
10.根据权利要求1-6任一项所述的均衡电路结构，其特征在于，所述栅极层包括多晶硅层，所述电源线位于所述多晶硅层。
11.一种均衡电路结构的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有均衡有源区；
于所述均衡有源区上方形成栅极层，所述栅极层包括栅极图形以及电源线，所述栅极图形用于与所述均衡有源区形成晶体管单元，所述电源线电连接所述均衡有源区与外部电源，用于为所述晶体管单元提供电源。
12.根据权利要求11所述的均衡电路结构的制造方法，其特征在于，还包括：
形成互连结构，所述互连结构与所述电源线以及所述均衡有源区均连接。
13.根据权利要求12所述的均衡电路结构的制造方法，其特征在于，所述形成互连结构，将所述电源线与所述均衡有源区连接，包括：
于所述半导体衬底以及所述栅极层上形成第一介质层；
于所述第一介质层内形成接触孔；
于所述接触孔内形成互连结构。
14.根据权利要求13所述的均衡电路结构的制造方法，其特征在于，所述于所述接触孔内形成互连结构之后，还包括：
于所述第一介质层以及所述互连结构上形成第二介质层。
15.根据权利要求14所述的均衡电路结构的制造方法，其特征在于，所述于所述第一介质层以及所述互连结构上形成第二介质层之后，还包括：
于所述第二介质层上形成走线层，所述走线层包括多条走线。
16.一种感测放大电路结构，其特征在于，包括放大电路结构以及权利要求1-10任一项所述的均衡电路结构。
17.一种存储电路结构，其特征在于，包括存储单元以及权利要求16所述的感测放大电路结构。
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