CN116631483A - 一种sram接触插塞测试结构 - Google Patents
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Abstract
本发明公开了一种SRAM接触插塞测试结构。所述SRAM接触插塞测试结构通过基于SRAM存储单元版图的真实结构环境设置接触插塞测试结构，将部分有源区进行分隔，并将分隔后的有源区上的部分正常接触插塞设置为共享接触插塞，保持接触插塞周围结构基本不变的情况下形成接触插塞串联结构，串联结构以外的组件作为虚拟图案不形成电路，不影响测量结果，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种SRAM接触插塞测试结构。
背景技术
随着集成电路技术的不断发展，静态随机存储器(Static Random AccessMemory，简称SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小、读取速度高等优点而广泛应用于数据的存储。为了提高电路集成度，大规模集成电路的金属层多采用多层金属布线。接触插塞(Contact，简称CT)是连接前道晶体管和后道金属线的通道。在器件的特征尺寸(CriticalDimension，简称CD)进入深亚微米阶段后，为了更大的数据存储量以及节省芯片空间，共享接触插塞(Share CT)已广泛应用在SRAM制作中。在晶圆生产过程中，由于技术节点不断升级，产品工艺尺寸逐渐减小，对普通接触插塞以及共享接触插塞的蚀刻工艺窗口要求越来越高，其刻蚀的好与坏直接影响到存储器件的特性和产品的良率。
为保证SRAM能够获得最大容量，新的技术节点中SRAM使用到设计规则(DesignRule)所允许的最小尺寸，其中以6个晶体管为一个存储单元(Bit Cell)的SRAM最为常见。在6T-SRAM布局中，共享接触插塞由于占用面积小而得到广泛应用。
请参阅图1～图3，其中，图1为6T-SRAM布局的版图示意图，图2为6T-SRAM布局的一个存储单元的等效电路示意图，图3为共享接触孔剖视图。如图1所示，在6T-SRAM布局中，共享接触插塞13落在有源区(AA)11和栅极(Gate)12上，有源区11上还设置有普通接触插塞14。如图2所示，6个晶体管T1～T6连接至相应的位线BL、互补位线BLB以及字线WL。
随着器件的特征尺寸降低，接触插塞深宽比增加、底部特征尺寸(Bottom CD)减小，导致刻蚀过程中副产物(例如聚合物)的增加。如图3中(a)部分示意出了正常刻蚀的共享接触孔，(b)部分示意出了存在接触问题的共享接触孔。在(b)部分中，因聚合物(Polymer)311聚集，导致共享接触孔31的底部无法与形成在有源区305之上的金属硅化物(Salicide)306接触，造成后续形成的共享接触插塞存在接触不良(Open)问题。同时由于共享接触插塞在刻蚀过程中落在有源区、栅极等不同区域，其刻蚀同样影响栅极侧面形貌，造成接触电阻漂移。
中国专利公开文献CN203910786U公开了一种半导体测试结构，通过设计包含共享接触插塞和普通接触插塞的测试结构，可以实现对共享接触插塞性能的测试。但SRAM存储单元版图的真实结构环境的不同同样会对刻蚀、化学机械磨平(CMP)造成影响，而该公开文献并未考虑SRAM存储单元版图的真实结构环境，无法模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试。
发明内容
本发明所要解决的技术问题是，提供一种SRAM接触插塞测试结构，能够模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
为解决上述问题，本发明一实施例提供了一种SRAM接触插塞测试结构，包括：至少一测试模块，所述测试模块包括至少一第一测试单元，所述第一测试单元包括：沿第一方向间隔排布、沿第二方向延伸的第一主有源区、第二有源区、第三主有源区以及第四主有源区；沿所述第二方向间隔排布、沿所述第一方向延伸的第一主多晶硅栅极以及第二主多晶硅栅极，所述第一主多晶硅栅极分别与所述第一主有源区、所述第二有源区以及所述第三主有源区部分重叠，所述第二主多晶硅栅极分别与所述第二有源区以及所述第四主有源区部分重叠；第一共享接触插塞，位于所述第三主有源区中、并部分位于所述第一主多晶硅栅极与所述第三主有源区的重叠区域；第二共享接触插塞，位于所述第一主有源区中、并部分位于所述第一主多晶硅栅极与所述第一主有源区的重叠区域；第三共享接触插塞，位于所述第二有源区中、并部分位于所述第二主多晶硅栅极与所述第二有源区的重叠区域；第四共享接触插塞，位于所述第四主有源区中、并部分位于所述第二主多晶硅栅极与所述第四主有源区的重叠区域；第一正常接触插塞，位于所述第三主有源区中远离所述第一共享接触插塞的一端；第二正常接触插塞，位于所述第二有源区中、并位于所述第三共享接触插塞与所述第一主多晶硅栅极之间；第一金属线，连接在所述第二共享接触插塞与所述第二正常接触插塞之间。
在一些实施例中，所述测试模块还包括：第二测试单元、第三测试单元以及第四测试单元；所述第二测试单元在所述第二方向上与所述第一测试单元相邻设置，所述第二测试单元包括：沿所述第一方向间隔排布、沿所述第二方向延伸的第一主有源区、第二有源区、以及第三主有源区；沿所述第二方向间隔排布、沿所述第一方向延伸的第一主多晶硅栅极以及第二主多晶硅栅极，所述第二测试单元的第一主多晶硅栅极分别与所述第二测试单元的第一主有源区、第二有源区以及第三主有源区部分重叠，所述第二测试单元的第二主多晶硅栅极与所述第二测试单元的第二有源区部分重叠；第一共享接触插塞，位于所述第二测试单元的第三主有源区中、并部分位于所述第二测试单元的所述第一主多晶硅栅极与第三主有源区的重叠区域；第二共享接触插塞，位于所述第二测试单元的第一主有源区中、并部分位于所述第二测试单元的第一主多晶硅栅极与第一主有源区的重叠区域；第三共享接触插塞，位于所述第二测试单元的第二有源区中、并部分位于所述第二测试单元的第二主多晶硅栅极与第二有源区的重叠区域；第一正常接触插塞，位于所述第二测试单元的第一主有源区中远离第二测试单元的第一共享接触插塞的一端；第二正常接触插塞，位于所述第二测试单元的第二有源区中、并位于所述第二测试单元的第三共享接触插塞与所述第二测试单元的第一主多晶硅栅极之间；第二金属线，连接在所述第二测试单元的第二共享接触插塞与所述第二测试单元的第二正常接触插塞之间；所述第二测试单元的第一正常接触插塞与所述第一测试单元的第四共享接触插塞通过金属线相连；所述第三测试单元在所述第一方向上与所述第二测试单元相邻且对称设置，所述第三测试单元与所述第二测试单元的结构相同，所述第二测试单元的第三共享接触插塞与所述第三测试单元的第三共享接触插塞通过多晶硅栅极相连；所述第四测试单元在所述第一方向上与所述第一测试单元相邻且对称设置，所述第四测试单元与所述第一测试单元的结构相同，所述第三测试单元的第一正常接触插塞与所述第四测试单元的第四共享接触插塞通过金属线相连；所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元组成串联结构。
本发明通过基于SRAM存储单元版图的真实结构环境设置接触插塞测试结构，将部分有源区进行分隔，并将分隔后的有源区上的部分正常接触插塞设置为共享接触插塞，保持接触插塞周围结构基本不变的情况下形成接触插塞串联结构，串联结构以外的组件作为虚拟图案不形成电路，不影响测量结果，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍。显而易见地，下面描述中的附图仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为6T-SRAM布局的版图示意图；
图2为6T-SRAM布局的一个存储单元的等效电路示意图；
图3为共享接触孔剖视图；
图4为本发明第一实施例提供的SRAM接触插塞测试结构的版图示意图；
图5为沿图4中AA’线的剖视图；
图6为本发明第二实施例提供的SRAM接触插塞测试结构的版图示意图；
图7为本发明SRAM接触插塞测试结构的第二测试单元的版图示意图；
图8为本发明第三实施例提供的SRAM接触插塞测试结构的版图示意图。
图中标号说明：
301、P型衬底 302、N阱 303、氧化层
304、STI 305、有源区 306、金属硅化物
307、SiC 308、SiN 309、栅极
310、Ti/TiN 31、共享接触孔 311、聚合物
501、P型衬底 502、N阱 503、氧化层
504、STI 506、金属硅化物
507、SiC 508、SiN 509、Ti/TiN。
具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为清楚说明本发明，以下给出本发明中部分技术名词的定义。
接触插塞(Contact，简称CT)：是通过在金属层与有源区或多晶硅之间的正常接触孔中填充金属而制得，用于使金属层与有源区或多晶硅之间形成接触。填充的金属可以为钨、铜、铝或钼。
共享接触插塞(Share CT)：是通过在共享接触孔中填充金属而制得，是接触插塞的一种。共享接触插塞同时作为两个及以上部件(例如栅极和源极或栅极和漏极)共用的接触插塞。填充的金属可以为钨、铜、铝或钼。
特征尺寸(Critical Dimension，简称CD)：是在特定刻蚀条件下所得到的图形的宽度或特征线条的宽度。
本发明一实施例提供了一种SRAM接触插塞测试结构，可模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
请一并参阅图4～图5，其中，图4为本发明第一实施例提供的SRAM接触插塞测试结构的版图示意图，图5为沿图4中AA’线的剖视图。为方便说明，在以下实施例中，第一方向是笛卡尔坐标系中的X轴方向、第二方向是笛卡尔坐标系中的Y轴方向、第三方向是笛卡尔坐标系中的Z轴方向。
如图4所示，本实施例所述的SRAM接触插塞测试结构包括：至少一测试模块，所述测试模块包括第一测试单元40，所述第一测试单元40包括：沿第一方向X间隔排布、沿第二方向Y延伸的多个有源区，沿所述第二方向Y间隔排布、沿所述第一方向X延伸的多个多晶硅栅极，多个共享接触插塞以及多个正常接触插塞，各组件排布与以6个晶体管为一个存储单元(Bit Cell)的SRAM的版图布局基本相同，并顺次连接组成串联结构，从而实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试。
具体的，多个有源区包括依次沿第一方向间隔排布的第一主有源区411A、第二有源区412、第三主有源区413A以及第四主有源区414A。在一些实施例中，在所述第一方向上，所述第一主有源区411A与所述第四主有源区414A的宽度基本相同，所述第二有源区412与所述第三主有源区413A的宽度基本相同，且所述第一主有源区411A的宽度大于所述第二有源区412的宽度。即，各有源区的排布与6T-SRAM布局的一个存储单元的相应有源区的排布基本相同。
具体的，多个多晶硅栅极包括依次沿所述第二方向间隔排布、沿所述第一方向延伸的第一主多晶硅栅极421A以及第二主多晶硅栅极422A；所述第一主多晶硅栅极421A分别与所述第一主有源区411A、所述第二有源区412以及所述第三主有源区413A部分重叠，所述第二主多晶硅栅极422A分别与所述第二有源区412以及所述第四主有源区414A部分重叠。在一些实施例中，所述第一主多晶硅栅极421A与所述第二主多晶硅栅极422A的形状基本相同。在所述第一方向上，第一主多晶硅栅极421A与所述第二主多晶硅栅极422A交错排布。即，各多晶硅栅极的排布及形状与6T-SRAM布局的一个存储单元的相应多晶硅栅极的排布及形状基本相同。
具体的，多个共享接触插塞包括：第一共享接触插塞431、第二共享接触插塞432、第三共享接触插塞433以及第四共享接触插塞434。第一共享接触插塞431位于所述第三主有源区413A中、并部分位于所述第一主多晶硅栅极421A与所述第三主有源区413A的重叠区域。第二共享接触插塞432位于所述第一主有源区411A中、并部分位于所述第一主多晶硅栅极421A与所述第一主有源区411A的重叠区域。第三共享接触插塞433位于所述第二有源区412中、并部分位于所述第二主多晶硅栅极422A与所述第二有源区412的重叠区域。第四共享接触插塞434位于所述第四主有源区414A中、并部分位于所述第二主多晶硅栅极422A与所述第四主有源区414A的重叠区域。其中，第一共享接触插塞431及第三共享接触插塞433的排布与6T-SRAM布局的一个存储单元的相应共享接触插塞的排布相同；第二共享接触插塞432及第四共享接触插塞434是将6T-SRAM布局的一个存储单元的相应位置的正常接触插塞设计成共享接触插塞。
具体的，多个正常接触插塞包括：第一正常接触插塞441以及第二正常接触插塞442。第一正常接触插塞441位于所述第三主有源区413A中远离所述第一共享接触插塞431的一端。第二正常接触插塞442位于所述第二有源区412中、并位于所述第三共享接触插塞433与所述第一主多晶硅栅极421A之间。所述第二共享接触插塞432与所述第二正常接触插塞442之间通过第一金属线451连接。即，各正常接触插塞的排布与6T-SRAM布局的一个存储单元的相应正常接触插塞的排布相同，而在6T-SRAM布局的一个存储单元的原正常接触插塞排布位置处改设的第二共享接触插塞432与第二正常接触插塞442之间通过第一金属线451连接组成串联结构，从而实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试。
可选地，第二正常接触插塞442远离所述第一主多晶硅栅极421A的一端齐与所述第二共享接触插塞432远离所述第一主多晶硅栅极421A的一端基本齐平。
在本实施例中，所述第一测试单元40还包括：多个第一辅有源区411B，第三辅有源区413B以及多个第四辅有源区414B。多个第一辅有源区411B沿所述第二方向间隔设置于所述第一主有源区411A的两侧，且在所述第二方向上所有所述第一辅有源区411B的轴线与所述第一主有源区411A的轴线重合；即，将6T-SRAM布局的一个存储单元的原一第一有源区进行分隔，与所述第一主多晶硅栅极421A具有重叠部分的有源区接入测试用串联结构。第三辅有源区413B沿所述第二方向与所述第三主有源区413A间隔设置，且在所述第二方向上所述第三辅有源区413B的轴线与所述第三主有源区413A的轴线重合；第三辅有源区413B及所述第三主有源区413A的排布，与6T-SRAM布局的一个存储单元的相应位置的有源区的排布相同。多个第四辅有源区414B沿所述第二方向间隔设置于所述第四主有源区414A的一侧，且在所述第二方向上所有所述第四辅有源区414B的轴线与所述第四主有源区414A的轴线重合；即，将6T-SRAM布局的一个存储单元的原一第四有源区进行分隔，与所述第二主多晶硅栅极422A具有重叠部分的有源区接入测试用串联结构。所有辅有源区之间的分隔以及其与相应主有源区之间的分隔满足设计规则(Design Rule)中有源区间隙(Space)要求。所有辅有源区作为虚拟有源区，不接入测试用串联结构。
在本实施例中，所述第一测试单元40还包括：第一辅多晶硅栅极421B、第二辅多晶硅栅极422B、第三主多晶硅栅极423A以及第三辅多晶硅栅极423B、第四主多晶硅栅极424A以及第四辅多晶硅栅极424B。第一辅多晶硅栅极421B沿所述第一方向与所述第一主多晶硅栅极421A间隔设置，所述第一辅多晶硅栅极421B与所述第四辅有源区414A部分重叠。第二辅多晶硅栅极422B沿所述第一方向与所述第二主多晶硅栅极422A间隔设置，所述第二辅多晶硅栅极422B与一所述第一辅有源区411B部分重叠。第三主多晶硅栅极423A以及第三辅多晶硅栅极423B沿所述第一方向延伸且间隔排布，并位于所述第一正常接触插塞441与所述第一共享接触插塞431之间，第三主多晶硅栅极423A分别与所述第二有源区412、所述第三主有源区413A以及所述第四辅有源区414B部分重叠，所述第三辅多晶硅栅极423B与一所述第一辅有源区411B部分重叠。第四主多晶硅栅极424A以及第四辅多晶硅栅极424B沿所述第一方向延伸且间隔排布，并位于所述第二正常接触插塞442与所述第三共享接触插塞433之间，所述第四主多晶硅栅极424A分别与所述第一主有源区411A、所述第二有源区412以及所述第三主有源区413A部分重叠，所述第四辅多晶硅栅极424B与所述第四辅有源区414B部分重叠。
在本实施例中，在所述第一方向上，所述第一辅多晶硅栅极421B的轴线与所述第一主多晶硅栅极421A的轴线重合，所述第二辅多晶硅栅极422B的轴线与所述第二主多晶硅栅极422A的轴线重合；所述第三主多晶硅栅极423A与所述第二主多晶硅栅极422A形状基本相同且两端对齐，所述第三辅多晶硅栅极423B与所述第二辅多晶硅栅极422B形状基本相同且两端对齐；所述第四主多晶硅栅极424A与所述第一主多晶硅栅极421A形状基本相同且两端对齐，所述第四辅多晶硅栅极424B与所述第一辅多晶硅栅极421B形状基本相同且两端对齐。也即，第一主多晶硅栅极421A以及第一辅多晶硅栅极421B、第二主多晶硅栅极422A以及第二辅多晶硅栅极422B、第三主多晶硅栅极423A以及第三辅多晶硅栅极423B、第四主多晶硅栅极424A以及第四辅多晶硅栅极424B的排布与6T-SRAM布局的一个存储单元的相应多晶硅栅极的排布完全相同。其中，第一辅多晶硅栅极421B、第二辅多晶硅栅极422B、第三主多晶硅栅极423A以及第三辅多晶硅栅极423B、第四主多晶硅栅极424A以及第四辅多晶硅栅极424B作为虚拟多晶硅栅极，不接入测试用串联结构。
在本实施例中，所述第一测试单元40还包括：两个共享接触插塞430，其中一个共享接触插塞430位于所述第二有源区412中、并部分位于所述第三主多晶硅栅极423A与所述第二有源区412的重叠区域，另一个共享接触插塞430位于所述第三辅有源区413B中、并部分位于所述第四主多晶硅栅极424A与所述第三辅有源区413B的重叠区域。所述第一测试单元40还包括多个正常接触插塞440，分别位于所述第一辅有源区411B、所述第三辅有源区413B以及所述第四辅有源区413B中，分隔的辅有源区之间以及分隔的辅有源区与相应主有源区之间也设置有正常接触插塞440。其中，两个共享接触插塞430以及多个正常接触插塞440与6T-SRAM布局的一个存储单元的相应正常接触插塞与共享接触插塞的排布完全相同。
本实施例中，所述第一正常接触插塞441、所述第三主有源区413A、所述第一共享接触插塞431、所述第一主多晶硅栅极421A、所述第二共享接触插塞432、所述第一主有源区411A、所述第一金属线451、所述第二正常接触插塞442、所述第二有源区412、所述第三共享接触插塞433、所述第二主多晶硅栅极422A、所述第四共享接触插塞434以及所述第四有源区414A顺次连接组成接触插塞测试用串联结构；所述第一测试单元40的第一正常接触插塞441通过金属线450与一测试焊垫(未图示)连接，构成第一测试端口；所述第四共享接触插塞434通过金属线450与一测试焊垫(未图示)连接，构成第二测试端口，可以对共享接触插塞性能进行测试。其它各组件作为虚拟图案(Dummy Pattern)不接入测试用串联结构，从而各组件排布与6T-SRAM布局的一个存储单元的版图布局基本相同，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
请参阅图6，其为本发明第二实施例提供的SRAM接触插塞测试结构的版图示意图。如图6所示，在本实施例中，所述测试模块包括沿所述第二方向排布的两个所述第一测试单元40；后一所述第一测试单元40的第一正常接触插塞441通过金属线450与前一所述第一测试单元40的所述第四共享接触插塞434连接，从而组成接触插塞测试用串联结构；所述测试模块最前端的所述第一测试单元40的第一正常接触插塞441通过金属线450与一测试焊垫PAD1连接，构成第一测试端口；所述测试模块最末端的所述第一测试单元40的所述第四共享接触插塞434通过金属线450与一测试焊垫PAD2连接，构成第二测试端口，从而可以对共享接触插塞性能进行测试。测试电流的路径如图中连接线401所示。其它各组件作为虚拟图案不接入测试用串联结构，从而各组件排布与6T-SRAM布局的相邻存储单元的版图布局基本相同，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。在其它实施例中，所述测试模块包括沿所述第二方向排布的至少两个所述第一测试单元；所述测试模块最前端的所述第一测试单元的第一正常接触插塞通过金属线与一测试焊垫连接，构成第一测试端口；相邻两个所述第一测试单元中，后一所述第一测试单元的第一正常接触插塞通过金属线与前一所述第一测试单元的所述第四共享接触插塞连接；所述测试模块最末端的所述第一测试单元的所述第四共享接触插塞通过金属线与一测试焊垫连接，构成第二测试端口。
请一并参阅图7～图8，其中，图7为本发明SRAM接触插塞测试结构的第二测试单元的版图示意图，图8为本发明第三实施例提供的SRAM接触插塞测试结构的版图示意图。为方便说明，在以下实施例中，第一方向是笛卡尔坐标系中的X轴方向、第二方向是笛卡尔坐标系中的Y轴方向。
如图8所示，本实施例所述的SRAM接触插塞测试结构的测试模块包括第一测试单元40、第二测试单元70、第三测试单元80以及第四测试单元90。所述第二测试单元70在所述第二方向上与所述第一测试单元40相邻设置，所述第三测试单元80在所述第一方向上与所述第二测试单元70相邻且对称设置，所述第四测试单元90在所述第一方向上与所述第一测试单元40相邻且对称设置。进一步的，所述第三测试单元70与所述第一测试单元40对角设置，所述第四测试单元80与所述第二测试单元70对角设置。所述第一测试单元40、所述第二测试单元70、所述第三测试单元80以及所述第四测试单元90顺次连接组成串联结构，从而实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试。所述测试模块可以在6T-SRAM布局的阵列排布的4个存储单元的版图基础上设计形成。
具体的，如图7所示，所述第二测试单元70包括：沿第一方向X间隔排布、沿第二方向Y延伸的多个有源区，沿所述第二方向Y间隔排布、沿所述第一方向X延伸的多个多晶硅栅极，多个共享接触插塞以及多个正常接触插塞，各组件排布与6T-SRAM布局的一个存储单元的版图布局基本相同。
具体的，所述第二测试单元70的多个有源区包括依次沿第一方向间隔排布的第一主有源区711A、第二有源区712以及第三主有源区713A。在一些实施例中，在所述第一方向上，所述第二测试单元70的第二有源区712与其第三主有源区713A的宽度基本相同，且其第一主有源区711A的宽度大于其第二有源区712的宽度。即，各有源区的排布与6T-SRAM布局的一个存储单元的相应有源区的排布基本相同。所述第二测试单元70的第三主有源区713A与所述第一测试单元40的第三辅有源区413B可以为同一有源区，或所述第二测试单元70的第三主有源区713A为所述第一测试单元40的第三辅有源区413B的延伸。
在一些实施例中，在所述第二方向上，所述第二测试单元70的第一主有源区711A的轴线与所述第一测试单元40的第一主有源区411A的轴线重合，所述第二测试单元70的第二有源区712的轴线与所述第一测试单元40的第二有源区412的轴线重合，所述第二测试单元70的第三主有源区713A的轴线与所述第一测试单元40的第三主有源区413A的轴线重合。
具体的，所述第二测试单元70的多个多晶硅栅极包括依次沿所述第二方向间隔排布、沿所述第一方向延伸的第一主多晶硅栅极721A以及第二主多晶硅栅极722A；所述第一主多晶硅栅极721A分别与所述第一主有源区711A、所述第二有源区712以及所述第三主有源区713A部分重叠，所述第二主多晶硅栅极722A分别与所述第二有源区712部分重叠。在一些实施例中，所述第一主多晶硅栅极721A与所述第二主多晶硅栅极722A的形状基本相同。在所述第一方向上，第一主多晶硅栅极721A与所述第二主多晶硅栅极722A交错排布。即，各多晶硅栅极的排布及形状与6T-SRAM布局的一个存储单元的相应多晶硅栅极的排布及形状基本相同。
具体的，所述第二测试单元70的多个共享接触插塞包括：第一共享接触插塞731、第二共享接触插塞732以及第三共享接触插塞733。第一共享接触插塞731位于所述第三主有源区713A中、并部分位于所述第一主多晶硅栅极721A与所述第三主有源区713A的重叠区域。第二共享接触插塞732位于所述第一主有源区711A中、并部分位于所述第一主多晶硅栅极721A与所述第一主有源区711A的重叠区域。第三共享接触插塞733位于所述第二有源区712中、并部分位于所述第二主多晶硅栅极722A与所述第二有源区712的重叠区域。其中，第一共享接触插塞731及第三共享接触插塞733的排布与6T-SRAM布局的一个存储单元的相应共享接触插塞的排布相同；第二共享接触插塞732是将6T-SRAM布局的一个存储单元的相应位置的正常接触插塞设计成共享接触插塞。
具体的，所述第二测试单元70的多个正常接触插塞包括：第一正常接触插塞741以及第二正常接触插塞742。第一正常接触插塞741位于所述第三主有源区713A中远离所述第一共享接触插塞731的一端。第二正常接触插塞742位于所述第二有源区712中、并位于所述第三共享接触插塞733与所述第一主多晶硅栅极721A之间。其中，所述第二测试单元70的第一正常接触插塞741与第一测试单元40的第三辅有源区413B中的正常接触插塞440可以为同一正常接触插塞。
所述第二共享接触插塞732与所述第二正常接触插塞742之间通过第一金属线751相连；所述第二测试单元70的第一正常接触插塞741与所述第一测试单元40的第四共享接触插塞434通过金属线850相连(参考图8所示)。即，各正常接触插塞的排布与6T-SRAM布局的一个存储单元的相应正常接触插塞的排布相同，而在6T-SRAM布局的一个存储单元的原正常接触插塞排布位置处改设的第二共享接触插塞732与第二正常接触插塞742之间通过第一金属线751连接。
在本实施例中，所述第二测试单元70还包括：多个第一辅有源区711B，第三辅有源区713B、第四主有源区714A以及多个第四辅有源区714B；这些有源区作为虚拟有源区，不接入测试用串联结构。
多个第一辅有源区711B沿所述第二方向间隔设置于所述第一主有源区711A的两侧，且在所述第二方向上所有所述第一辅有源区711B的轴线与所述第一主有源区711A的轴线重合；即，将6T-SRAM布局的一个存储单元的原一第一有源区进行分隔，与所述第一主多晶硅栅极721A具有重叠部分的有源区接入测试用串联结构。所述第二测试单元70的其中一第一辅有源区711B与所述第一测试单元40的其中一第一辅有源区411B可以为同一有源区，或所述第二测试单元70的其中一第一辅有源区711B为所述第一测试单元40的其中一第一辅有源区411B的延伸。
第三辅有源区713B沿所述第二方向与所述第三主有源区713A间隔设置，且在所述第二方向上所述第三辅有源区713B的轴线与所述第三主有源区713A的轴线重合；第三辅有源区713B及所述第三主有源区713A的排布，与6T-SRAM布局的一个存储单元的相应位置的有源区的排布相同。
第四主有源区714A沿所述第一方向与所述第三主有源区713A间隔设置，多个第四辅有源区714B沿所述第二方向与所述第四主有源区714A间隔设置，且在所述第二方向上所有所述第四辅有源区714B的轴线与所述第四主有源区714A的轴线重合。所述第二测试单元70的靠近所述第一测试单元40的一第四辅有源区714B与所述第一测试单元40的第四主有源区414A可以为同一有源区，或为所述第一测试单元40的第四主有源区414A的延伸。
在本实施例中，所述第二测试单元70还包括：第一辅多晶硅栅极721B、第二辅多晶硅栅极722B、第三主多晶硅栅极723A以及第三辅多晶硅栅极723B、第四主多晶硅栅极724A以及第四辅多晶硅栅极724B。
第一辅多晶硅栅极721B沿所述第一方向与所述第一主多晶硅栅极721A间隔设置，所述第一辅多晶硅栅极721B与一所述第四辅有源区714B部分重叠。第二辅多晶硅栅极722B沿所述第一方向与所述第二主多晶硅栅极722A间隔设置，所述第二辅多晶硅栅极722B与一所述第一辅有源区711B部分重叠。第三主多晶硅栅极723A以及第三辅多晶硅栅极723B沿所述第一方向延伸且间隔排布，并位于所述第一正常接触插塞741与所述第一共享接触插塞731之间，第三主多晶硅栅极723A分别与所述第二有源区712、所述第三主有源区713A以及一第四辅有源区714B部分重叠，所述第三辅多晶硅栅极723B与一所述第一辅有源区711B部分重叠。第四主多晶硅栅极724A以及第四辅多晶硅栅极724B沿所述第一方向延伸且间隔排布，并位于所述第二正常接触插塞742与所述第三共享接触插塞733之间，所述第四主多晶硅栅极724A分别与所述第一主有源区711A、所述第二有源区712以及所述第三主有源区713A部分重叠，所述第四辅多晶硅栅极724B与所述第四主有源区714A部分重叠。
在本实施例中，在所述第一方向上，所述第二测试单元70的所述第一辅多晶硅栅极721B的轴线与所述第一主多晶硅栅极721A的轴线重合，所述第二辅多晶硅栅极722B的轴线与所述第二主多晶硅栅极722A的轴线重合；所述第三主多晶硅栅极723A与所述第二主多晶硅栅极722A形状基本相同且两端对齐，所述第三辅多晶硅栅极723B与所述第二辅多晶硅栅极722B形状基本相同且两端对齐；所述第四主多晶硅栅极724A与所述第一主多晶硅栅极721A形状基本相同且两端对齐，所述第四辅多晶硅栅极724B与所述第一辅多晶硅栅极721B形状基本相同且两端对齐。也即，第一主多晶硅栅极721A以及第一辅多晶硅栅极721B、第二主多晶硅栅极722A以及第二辅多晶硅栅极722B、第三主多晶硅栅极723A以及第三辅多晶硅栅极723B、第四主多晶硅栅极724A以及第四辅多晶硅栅极724B的排布与6T-SRAM布局的一个存储单元的相应多晶硅栅极的排布完全相同。其中，第一辅多晶硅栅极721B、第二辅多晶硅栅极722B、第三主多晶硅栅极723A以及第三辅多晶硅栅极723B、第四主多晶硅栅极724A以及第四辅多晶硅栅极724B作为虚拟多晶硅栅极，不接入测试用串联结构。
在本实施例中，所述第二测试单元70还包括：两个共享接触插塞730，其中一个共享接触插塞730位于所述第二有源区712中、并部分位于所述第三主多晶硅栅极723A与所述第二有源区712的重叠区域，另一个共享接触插塞730位于所述第三辅有源区713B中、并部分位于所述第四主多晶硅栅极724A与所述第三辅有源区713B的重叠区域。所述第二测试单元70还包括多个正常接触插塞740，分别位于所述第一辅有源区711B、所述第三辅有源区713B、所示第四主有源区714A以及所述第四辅有源区713B中，分隔的辅有源区之间以及分隔的辅有源区与相应主有源区之间也设置有正常接触插塞740。其中，两个共享接触插塞730以及多个正常接触插塞740与6T-SRAM布局的一个存储单元的相应正常接触插塞与共享接触插塞的排布完全相同。
如图8所示，在本实施例中，在所述第二方向上，所述第二测试单元70的第一主有源区711A的轴线与所述第一测试单元40的第一主有源区411A的轴线重合，所述第二测试单元70的第二有源区712的轴线与所述第一测试单元40的第二有源区412的轴线重合，所述第二测试单元70的第三主有源区713A的轴线与所述第一测试单元的第三主有源区413A的轴线重合。在所述第一方向上，所述第二测试单元70的第一主多晶硅栅极721A与所述第一测试单元40的第一主多晶硅栅极421A的形状基本相同且两端对齐。
本实施例中，所述第二测试单元70的第一正常接触插塞741与所述第一测试单元40的第四共享接触插塞434通过金属线850相连，组成接触插塞测试用串联结构。
具体的，如图8所示，所述第三测试单元80与所述第二测试单元70的结构相同。所述第二测试单元70的第三共享接触插塞733与所述第三测试单元的相应第三共享接触插塞833通过多晶硅栅极820相连。该多晶硅栅极820可以为所述第二测试单元70的第二主多晶硅栅极722A的延伸或为所述第三测试单元80的第二主多晶硅栅极822A的延伸。
具体的，如图8所示，所述第四测试单元90与所述第一测试单元40的结构相同。所述第三测试单元80的第一正常接触插塞841与所述第四测试单元90的第四共享接触插塞934通过金属线850相连；即，所述第三测试单元80与所述第四测试单元90的连接方式和所述第二测试单元70与所述第一测试单元40的连接方式相同。
在本实施例中，所述第一测试单元40的第一正常接触插塞441通过金属线850与一测试焊垫PAD1连接，构成第一测试端口；所述第四测试单元90的第一正常接触插塞941通过金属线850与一测试焊垫PAD2连接，构成第二测试端口，从而可以对共享接触插塞性能进行测试(测试电流的路径如图中连接线801所示)。在其它实施例中，所述第四测试单元90的第一正常接触插塞941也可以通过金属线与另一测试模块的第一测试单元的第一正常接触插塞连接，从而可以对多个测试模块的共享接触插塞性能进行测试。其它各组件作为虚拟图案不接入测试用串联结构，从而各组件排布与6T-SRAM布局的存储单元阵列的版图布局基本相同，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
根据以上内容可以看出，本发明实施例提供的SRAM接触插塞测试结构，通过基于SRAM存储单元版图的真实结构环境设置接触插塞测试结构，将部分有源区进行分隔，并将分隔后的有源区上的部分正常接触插塞设置为共享接触插塞，保持接触插塞周围结构基本不变的情况下形成接触插塞串联结构，串联结构以外的组件作为虚拟图案不形成电路，不影响测量结果，实现模拟SRAM存储单元版图真实结构环境对共享接触插塞性能进行测试，以减少共享接触插塞接触不良问题。
需要说明的是，本发明的文件中涉及的术语“包括”和“具有”以及它们的变形，意图在于覆盖不排他的包含。术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，除非上下文有明确指示，应该理解这样使用的数据在适当情况下可以互换。术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。另外，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。此外，在以上说明中，省略了对公知组件和技术的描述，以避免不必要地混淆本发明的概念。上述各个实施例中，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同/相似的部分互相参见即可。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种SRAM接触插塞测试结构，其特征在于，包括：至少一测试模块，所述测试模块包括至少一第一测试单元，所述第一测试单元包括：
沿第一方向间隔排布、沿第二方向延伸的第一主有源区、第二有源区、第三主有源区以及第四主有源区；
沿所述第二方向间隔排布、沿所述第一方向延伸的第一主多晶硅栅极以及第二主多晶硅栅极，所述第一主多晶硅栅极分别与所述第一主有源区、所述第二有源区以及所述第三主有源区部分重叠，所述第二主多晶硅栅极分别与所述第二有源区以及所述第四主有源区部分重叠；
第一共享接触插塞，位于所述第三主有源区中、并部分位于所述第一主多晶硅栅极与所述第三主有源区的重叠区域；
第二共享接触插塞，位于所述第一主有源区中、并部分位于所述第一主多晶硅栅极与所述第一主有源区的重叠区域；
第三共享接触插塞，位于所述第二有源区中、并部分位于所述第二主多晶硅栅极与所述第二有源区的重叠区域；
第四共享接触插塞，位于所述第四主有源区中、并部分位于所述第二主多晶硅栅极与所述第四主有源区的重叠区域；
第一正常接触插塞，位于所述第三主有源区中远离所述第一共享接触插塞的一端；
第二正常接触插塞，位于所述第二有源区中、并位于所述第三共享接触插塞与所述第一主多晶硅栅极之间；
第一金属线，连接在所述第二共享接触插塞与所述第二正常接触插塞之间。
2.根据权利要求1所述的SRAM接触插塞测试结构，其特征在于，在所述第一方向上，所述第一主有源区与所述第四主有源区的宽度基本相同，所述第二有源区与所述第三主有源区的宽度基本相同，且所述第一主有源区的宽度大于所述第二有源区的宽度；所述第一主多晶硅栅极与所述第二主多晶硅栅极的形状基本相同。
3.根据权利要求1所述的SRAM接触插塞测试结构，其特征在于，所述第一测试单元还包括：
多个第一辅有源区，沿所述第二方向间隔设置于所述第一主有源区的两侧，且在所述第二方向上所有所述第一辅有源区的轴线与所述第一主有源区的轴线重合；
第三辅有源区，沿所述第二方向与所述第三主有源区间隔设置，且在所述第二方向上所述第三辅有源区的轴线与所述第三主有源区的轴线重合；
多个第四辅有源区，沿所述第二方向间隔设置于所述第四主有源区的一侧，且在所述第二方向上所有所述第四辅有源区的轴线与所述第四主有源区的轴线重合。
4.根据权利要求3所述的SRAM接触插塞测试结构，其特征在于，所述第一测试单元还包括：
第一辅多晶硅栅极，沿所述第一方向与所述第一主多晶硅栅极间隔设置，所述第一辅多晶硅栅极与一所述第四辅有源区部分重叠；
第二辅多晶硅栅极，沿所述第一方向与所述第二主多晶硅栅极间隔设置，所述第二辅多晶硅栅极与一所述第一辅有源区部分重叠；
第三主多晶硅栅极以及第三辅多晶硅栅极，沿所述第一方向延伸且间隔排布，并位于所述第一正常接触插塞与所述第一共享接触插塞之间，第三主多晶硅栅极分别与所述第二有源区、所述第三主有源区以及一所述第四辅有源区部分重叠，所述第三辅多晶硅栅极与一所述第一辅有源区部分重叠；
第四主多晶硅栅极以及第四辅多晶硅栅极，沿所述第一方向延伸且间隔排布，并位于所述第二正常接触插塞与所述第三共享接触插塞之间，所述第四主多晶硅栅极分别与所述第一主有源区、所述第二有源区以及所述第三主有源区部分重叠，所述第四辅多晶硅栅极与一所述第四辅有源区部分重叠。
5.根据权利要求4所述的SRAM接触插塞测试结构，其特征在于，
在所述第一方向上，所述第一辅多晶硅栅极的轴线与所述第一主多晶硅栅极的轴线重合，所述第二辅多晶硅栅极的轴线与所述第二主多晶硅栅极的轴线重合；
所述第三主多晶硅栅极与所述第二主多晶硅栅极形状基本相同且两端对齐，所述第三辅多晶硅栅极与所述第二辅多晶硅栅极形状基本相同且两端对齐；所述第四主多晶硅栅极与所述第一主多晶硅栅极形状基本相同且两端对齐，所述第四辅多晶硅栅极与所述第一辅多晶硅栅极形状基本相同且两端对齐。
6.根据权利要求4所述的SRAM接触插塞测试结构，其特征在于，所述第一测试单元还包括：
两个共享接触插塞，其中一个共享接触插塞位于所述第二有源区中、并部分位于所述第三主多晶硅栅极与所述第二有源区的重叠区域，另一个共享接触插塞位于所述第三辅有源区中、并部分位于所述第四主多晶硅栅极与所述第三辅有源区的重叠区域。
7.根据权利要求1所述的SRAM接触插塞测试结构，其特征在于，所述测试模块包括沿所述第二方向排布的至少两个所述第一测试单元；
所述测试模块最前端的所述第一测试单元的第一正常接触插塞通过金属线与一测试焊垫连接，构成第一测试端口；
相邻两个所述第一测试单元中，后一所述第一测试单元的第一正常接触插塞通过金属线与前一所述第一测试单元的所述第四共享接触插塞连接；
所述测试模块最末端的所述第一测试单元的所述第四共享接触插塞通过金属线与一测试焊垫连接，构成第二测试端口。
8.根据权利要求1所述的SRAM接触插塞测试结构，其特征在于，所述测试模块还包括：第二测试单元、第三测试单元以及第四测试单元；
所述第二测试单元在所述第二方向上与所述第一测试单元相邻设置，所述第二测试单元包括：
沿所述第一方向间隔排布、沿所述第二方向延伸的第一主有源区、第二有源区、以及第三主有源区；
沿所述第二方向间隔排布、沿所述第一方向延伸的第一主多晶硅栅极以及第二主多晶硅栅极，所述第二测试单元的第一主多晶硅栅极分别与所述第二测试单元的第一主有源区、第二有源区以及第三主有源区部分重叠，所述第二测试单元的第二主多晶硅栅极与所述第二测试单元的第二有源区部分重叠；
第一共享接触插塞，位于所述第二测试单元的第三主有源区中、并部分位于所述第二测试单元的所述第一主多晶硅栅极与第三主有源区的重叠区域；
第二共享接触插塞，位于所述第二测试单元的第一主有源区中、并部分位于所述第二测试单元的第一主多晶硅栅极与第一主有源区的重叠区域；
第三共享接触插塞，位于所述第二测试单元的第二有源区中、并部分位于所述第二测试单元的第二主多晶硅栅极与第二有源区的重叠区域；
第一正常接触插塞，位于所述第二测试单元的第一主有源区中远离第二测试单元的第一共享接触插塞的一端；
第二正常接触插塞，位于所述第二测试单元的第二有源区中、并位于所述第二测试单元的第三共享接触插塞与所述第二测试单元的第一主多晶硅栅极之间；
第二金属线，连接在所述第二测试单元的第二共享接触插塞与所述第二测试单元的第二正常接触插塞之间；
所述第二测试单元的第一正常接触插塞与所述第一测试单元的第四共享接触插塞通过金属线相连；
所述第三测试单元在所述第一方向上与所述第二测试单元相邻且对称设置，所述第三测试单元与所述第二测试单元的结构相同，所述第二测试单元的第三共享接触插塞与所述第三测试单元的第三共享接触插塞通过多晶硅栅极相连；
所述第四测试单元在所述第一方向上与所述第一测试单元相邻且对称设置，所述第四测试单元与所述第一测试单元的结构相同，所述第三测试单元的第一正常接触插塞与所述第四测试单元的第四共享接触插塞通过金属线相连；所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元组成串联结构。
9.根据权利要求8所述的SRAM接触插塞测试结构，其特征在于，
在所述第二方向上，所述第二测试单元的第一主有源区的轴线与所述第一测试单元的第一主有源区的轴线重合，所述第二测试单元的第二有源区的轴线与所述第一测试单元的第二有源区的轴线重合，所述第二测试单元的第三主有源区的轴线与所述第一测试单元的第三主有源区的轴线重合；
在所述第一方向上，所述第二测试单元的第一主多晶硅栅极与所述第一测试单元的第一主多晶硅栅极的形状基本相同且两端对齐。
10.根据权利要求8所述的SRAM接触插塞测试结构，其特征在于，
所述第一测试单元的第一正常接触插塞通过金属线与一测试焊垫连接，构成第一测试端口；
所述第四测试单元的第一正常接触插塞通过金属线与一测试焊垫连接，构成第二测试端口，或通过金属线与另一测试模块的第一测试单元的第一正常接触插塞连接。
Priority Applications (1)
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|---|---|---|---|
| CN202310485965.3A CN116631483A (zh) | 2023-04-28 | 2023-04-28 | 一种sram接触插塞测试结构 |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN116631483A true CN116631483A (zh) | 2023-08-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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2023
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