JP2023109724A - サーバプロセッサおよびラックサーバユニットのための統合スケーリングおよびストレッチングプラットフォーム - Google Patents

サーバプロセッサおよびラックサーバユニットのための統合スケーリングおよびストレッチングプラットフォーム Download PDF

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chao-chun Lu
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Invention and Collaboration Laboratory Pte Ltd
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Abstract

【課題】ＨＰＣによる論理チップと大記憶ボリュームを有するＳＲＡＭチップとを含む新規の集積システムを提案する
【解決手段】ＩＣパッケージは、基板と、第１のモノリシックダイと、第２のモノリシックダイと、第３のモノリシックダイとを備える。処理ユニット回路が第１のモノリシックダイに形成される。複数のＳＲＡＭアレイが第２のモノリシックダイに形成され、複数のＳＲＡＭアレイが少なくとも５～２０Ｇバイトを有する。複数のＤＲＡＭアレイが第３のモノリシックダイに形成され、複数のＤＲＡＭアレイが少なくとも６４～５１２Ｇバイトを有する。第１のモノリシックダイ、第２のモノリシックダイ、および第３のモノリシックダイは、基板上に垂直に積層される。第３のモノリシックダイが、第２のモノリシックダイを介して第１のモノリシックダイに電気的に接続される。
【選択図】図１９（ａ）

Description

本開示は、一般に半導体構造に関し、より詳しくは、それぞれ処理ユニット回路を有する複数のモノリシックダイ、複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイ、または複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイを有するプロセッサ集積回路（ＩＣ）に関する。
工場、医療、運輸など、あらゆる事業や企業において、情報技術（ＩＴ）システムは急速に進化している。今やシステム・オン・チップ（ＳＯＣ）または人工知能（ＡＩ）は、工場のスマート化、患者の予後の改善、自律走行車の安全性向上など、ＩＴシステムの要となっている。製造設備、センサ、マシンビジョンシステムからのデータは、１日あたり優に合計１ペタバイトに達する可能性がある。そのため、このようなペタバイトのデータを扱うには、高性能コンピューティング（ＨＰＣ）ＳＯＣまたはＡＩチップが必要となる。
一般にＡＩチップは、グラフィック処理ユニット（ＧＰＵ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向けＩＣ（ＡＳＩＣ）に分類することができる。本来ＧＰＵは、並列処理を使用する図形処理用途に設計されたものであるが、ＡＩの学習用に使われることが多くなり始めた。ＧＰＵの学習速度と効率は、一般に汎用ＣＰＵの１０～１０００倍と言われている。
ＦＰＧＡは相互に作用する論理のブロックを持ち、エンジニアが、特定のアルゴリズムを支援するために設計することができ、ＡＩの推論に適している。ＦＰＧＡは、サイズが大きく、速度が遅く、消費電力が大きいという欠点があるが、市場投入までの時間が短く、コストが低く、柔軟性が高いため、ＡＳＩＣ設計よりも好まれている。ＦＰＧＡは柔軟性が高いため、要件に応じてＦＰＧＡの任意の部分を部分的にプログラムすることが可能である。ＦＰＧＡの推論速度と効率は、汎用ＣＰＵの１０～１００倍である。
一方、ＡＳＩＣは回路を直接調整するため、一般にＦＰＧＡよりも効率的である。カスタマイズされたＡＳＩＣの場合、学習／推論速度や効率は汎用ＣＰＵの１０～１０００倍となる。しかし、ＡＩアルゴリズムの進化に合わせてカスタマイズしやすいＦＰＧＡとは異なり、ＡＳＩＣは新規のＡＩアルゴリズムの開発に伴い、徐々に陳腐化する傾向にある。
ＧＰＵ、ＦＰＧＡ、ＡＳＩＣ（または他の同様のＳＯＣ、ＣＰＵ、ＮＰＵなど）を問わず、論理回路とＳＲＡＭ回路は主要な２つの回路であり、その組み合わせでＡＩチップサイズの約９０％を占めている。ＡＩチップの残りの１０％は、入出力パッド回路を含むことができる。とはいえ、ＡＩチップを製造するためのスケーリングプロセス／テクノロジーノードは、より優れた効率と性能を提供するため、ＡＩマシンを効率的且つ迅速に学習させるためにますます必要になってきている。集積回路の性能とコストの向上は、主に、ムーアの法則に従ったプロセススケーリング技術によって達成されてきたが、３～５ｎｍまでのスケーリング技術は多くの技術的困難に遭遇し、半導体業界の研究開発と設備への投資コストは劇的に増加している。
例えば、大容量ＳＲＡＭの実現に必要な、記録密度向上のためのＳＲＡＭデバイスのスケーリング、スタンバイ電力消費の低減のための動作電圧（ＶＤＤ）の低減、および歩留まり向上は、ますます達成が困難になってきている。２８ｎｍ（または以下）まで微細化した場合は、その製造プロセスが課題となる。
図１は、６つのトランジスタ（６－Ｔ）ＳＲＡＭセルであるＳＲＡＭセルアーキテクチャを示す。このＳＲＡＭセルアーキテクチャは、２つのクロスカップルインバータ（ＰＭＯＳプルアップトランジスタＰＵ－１およびＰＵ－２、ならびにＮＭＯＳプルダウントランジスタＰＤ－１およびＰＤ－２）と、２つのアクセストランジスタ（ＮＭＯＳパスゲートトランジスタＰＧ－１およびＰＧ－２）とからなる。高レベル電圧ＶＤＤはＰＭＯＳプルアップトランジスタＰＵ－１およびＰＵ－２に結合され、低レベル電圧ＶＳＳはＮＭＯＳプルダウントランジスタＰＤ－１およびＰＤ－２に結合される。ワード線（ＷＬ）がイネーブルとなった場合（すなわち、アレイにおいて行が選択された場合）、アクセストランジスタはＯＮ状態となり、記憶ノード（ノード－１／ノード－２）を垂直方向に延びるビット線（ＢＬおよびＢＬバー）に接続する。
図２は、ＳＲＡＭの６つのトランジスタの配置と接続を表す「スティック図」である。スティック図は、通常、ＳＲＡＭの６つのトランジスタのプルダウントランジスタＰＤおよびプルアップトランジスタＰＵを形成する活性領域（横棒）とゲート線（縦棒）のみを含む。当然ながら、６個のトランジスタに直接結合しているものもあれば、一方では、ワード線（ＷＬ）、ビット線（ＢＬおよびＢＬバー）、高レベル電圧ＶＤＤ、低レベル電圧ＶＳＳなどに結合しているものもあり、依然としてコンタクトの数は多い。
最小フィーチャーサイズが減少した場合のλ２またはＦ２によって表されるＳＲＡＭセルの総面積の劇的な増加の理由のいくつかは、以下のように説明され得る。従来の６ＴのＳＲＡＭは、複数の相互接続を使用して接続された６つのトランジスタを有し、その第１の相互接続層Ｍ１は、トランジスタのゲートレベル（「Ｇａｔｅ」）と、ソース領域およびドレイン領域（これらの領域は全般的に「Ｄｉｆｆｕｓｉｏｎ」と呼ばれる）の拡散レベルとに接続する。Ｍ１のみを使用することによってダイサイズを大きくすることなく、信号伝送（ワード線（ＷＬ）および／またはビット線（ＢＬおよびＢＬバー）など）を容易にするため第２の相互接続層Ｍ２および／または第３の相互接続層Ｍ３を増加する必要があり、したがって、いくつかの種類の導体材料から構成される構造Ｖｉａ－１が第２の相互接続層Ｍ２を第１の相互接続層Ｍ１へ接続するために形成される。
それによって、ＤｉｆｆｕｓｉｏｎからＣｏｎｔａｃｔ（Ｃｏｎ）を介しての第１の相互接続層Ｍ１への接続、すなわち「Ｄｉｆｆｕｓｉｏｎ－Ｃｏｎ－Ｍ１」という垂直構造が存在する。同様に、ＧａｔｅをＣｏｎｔａｃｔ構造を介して第１の相互接続層Ｍ１に接続する他の構造は、「Ｇａｔｅ－Ｃｏｎ－Ｍ１」として形成され得る。加えて、第２の相互接続層Ｍ２相互接続に接続するためにＶｉａ１を介した第１の相互接続層Ｍ１相互接続からの接続構造が形成される必要がある場合、「Ｍ１－Ｖｉａ１－Ｍ２」と呼ばれる。Ｇａｔｅレベルから第２の相互接続層Ｍ２へのより複雑な相互接続構造は、「Ｇａｔｅ－Ｃｏｎ－Ｍ１－Ｖｉａ１－Ｍ２」と記述され得る。さらに、積層相互接続システムは、「Ｍ１－Ｖｉａ１－Ｍ２－Ｖｉａ２－Ｍ３」または「Ｍ１－Ｖｉａ１－Ｍ２－Ｖｉａ２－Ｍ３－Ｖｉａ３－Ｍ４」構造などを有し得る。
２つのアクセストランジスタ（図１に示すように、ＮＭＯＳパスゲートトランジスタＰＧ－１およびＰＧ－２）におけるＧａｔｅとＤｉｆｆｕｓｉｏｎは、第２の相互接続層Ｍ２または第３の相互接続層Ｍ３において配置され得るワード線（ＷＬ）および／またはビット線（ＢＬおよびＢＬバー）に接続されるものであるため、従来のＳＲＡＭでは、そのような金属接続は、第１の相互接続層Ｍ１を通る必要がある。すなわち、ＳＲＡＭにおける最先端の相互接続システムは、ＧａｔｅまたはＤｉｆｆｕｓｉｏｎがＭ１構造をバイパスせずに第２の相互接続層Ｍ２に直接接続することを可能としない場合がある。
その結果、一方のＭ１相互接続と他方のＭ１相互接続との間の必要な空間がダイサイズを増加させ、いくつかの場合において、配線接続が、Ｍ１領域を越えるためにＭ２を直接使用する何らかの効率的なチャネリングの意図を妨げ得る。加えて、Ｖｉａ１とＣｏｎｔａｃｔとの間の自己整合構造を形成するのは困難であり、同時に、Ｖｉａ１とＣｏｎｔａｃｔとの両方が、それぞれ、それ自体の相互接続システムに接続される。
加えて、従来の６Ｔ－ＳＲＡＭにおいて、近傍内に互いの隣に形成されたＰ基板とＮウェルとのいくつかの隣り合った領域内部にそれぞれ配置された１つのＮＭＯＳトランジスタおよび１つのＰＭＯＳトランジスタが少なくとも存在し、Ｎ＋／Ｐ／Ｎ／Ｐ＋寄生バイポーラデバイスと呼ばれる寄生接合構造が、ＮＭＯＳトランジスタのＮ＋領域から始まり、ｐウェル、隣りのｎウェル、さらにＰＭＯＳトランジスタのｐ＋領域までの外形を有して形成される。
ｎ＋／ｐ接合またはｐ＋／ｎ接合のいずれかにおいて顕著な雑音が発生し、非常に大きな電流がこのｎ＋／ｐ／ｎ／ｐ＋接合を異常に流れ、ＣＭＯＳ回路のいくつかの動作を遮断する可能性があり、チップ全体の故障を引き起こし得る。このようなラッチアップと呼ばれる異常現象は、ＣＭＯＳ動作には好ましくなく、回避される必要がある。確実にＣＭＯＳの弱点であるラッチアップに対する耐性を高める一手法は、ｎ＋領域からｐ＋領域への距離を増加させることである。したがって、ラッチアップ問題を回避するためのｎ＋領域からｐ＋領域への距離の増加は、ＳＲＡＭセルのサイズも増加させる。
しかしながら、製造プロセスを２８ｎｍ以下（いわゆる「最小フィーチャーサイズ」、「ラムダ（λ）」または「Ｆ」）まで微細化しても、コンタクトのサイズ間の干渉に起因して、ワード線（ＷＬ）、ビット線（ＢＬおよびＢＬバー）、高レベル電圧ＶＤＤ、および低レベル電圧ＶＳＳなどを接続する金属線のレイアウトの中でも、λ２またはＦ２によって表されるＳＲＡＭセルの総面積は、図３（非特許文献１から引用）に示すように、最小フィーチャーサイズが減少した時に劇的に増加する。
同様の状況は、論理回路のスケーリングでも起こる。大容量論理回路の実現に必要な、記録密度向上のための論理回路のスケーリング、スタンバイ電力消費の低減のための動作電圧（Ｖｄｄ）の低減、および歩留まり向上は、ますます達成が困難になってきている。スタンダードセルは、論理回路で一般的に使用される基本要素である。スタンダードセルは、基本的な論理機能セル（インバータセル、ＮＯＲセル、ＮＡＮＤセルなど）を備え得る。
同様に、２８ｎｍ以下まで製造プロセスを微細化しても、コンタクトのサイズと金属線のレイアウトの干渉により、最小フィーチャーサイズが小さくなると、λ２またはＦ２で表されるスタンダードセルの総面積が劇的に増加する。
図４（ａ）は、ある半導体企業の５ｎｍ（ＵＨＤ）スタンダードセルのＰＭＯＳトランジスタとＮＭＯＳトランジスタのレイアウトと接続を表す「スティック図」である。このスティック図は、活性領域（横棒）とゲート線（縦棒）のみを含む。以下、活性領域を「フィン」と呼ぶことにする。当然ながら、ＰＭＯＳトランジスタやＮＭＯＳトランジスタに直接結合しているものもあれば、他方では、入力端子、出力端子、高レベル電圧Ｖｄｄ、低レベル電圧ＶＳＳ（または接地「ＧＮＤ」）などに結合しているものもあり、多くのコンタクトが残っている。特に、各トランジスタには、２つの活性領域またはフィン（グレーの破線矩形で表示）があり、Ｗ／Ｌ比を許容範囲内に維持することができるように、トランジスタのチャネルを形成する。インバータセルの面積サイズはＸ×Ｙに等しく、Ｘ＝２×Ｃｐｐ、Ｙ＝Ｃｅｌｌ＿Ｈｅｉｇｈｔ、Ｃｐｐはコンタクトポリピッチ（Ｃｐｐ）の距離である。
このスタンダードセルのＰＭＯＳ／ＮＭＯＳには、ＰＭＯＳとＮＭＯＳとの間に一部の活性領域またはフィン（「ダミーフィン」と呼ばれる）が利用されていないことがわかるが、その潜在的理由はＰＭＯＳとＮＭＯＳとの間のラッチアップ問題に関係していると考えられる。よって、ただしＦｐがフィンピッチの場合、図４（ａ）におけるＰＭＯＳとＮＭＯＳの間のラッチアップ距離は３×Ｆｐとなる。５ｎｍ（ＵＨＤ）スタンダードセルのＣｐｐ（５４ｎｍ）とセル高さ（２１６ｎｍ）に関する利用可能なデータに基づいて、セル面積はＸ×Ｙで２３３２８ｎｍ２（または９３３．１２λ２、ただしラムダ（λ）は５ｎｍのような最小フィーチャーサイズ）に等しく計算することができる。図４（ｂ）は、上記の５ｎｍスタンダードセルおよびその寸法を示す。図４（ｂ）に示すように、ＰＭＯＳとＮＭＯＳの間のラッチアップ距離は１５λ、Ｃｐｐは１０．８λ、セルの高さは４３．２λである。
図５は、３社の半導体製造工場におけるプロセステクノロジーノード別の面積サイズ（２Ｃｐｐ×Ｃｅｌｌ＿Ｈｅｉｇｈｔ）に関するスケーリング傾向を示している。テクノロジーノードが小さくなるにつれて（例えば２２ｎｍから５ｎｍへ）、λ２で表す場合の従来のスタンダードセル（２Ｃｐｐ×Ｃｅｌｌ＿Ｈｅｉｇｈｔ）の面積のサイズが劇的に増大することは明らかである。従来のスタンダードセルでは、テクノロジープロセスノードが小さければ小さいほど、λ２で表す面積サイズが大きくなる。このようにλ２が急激に増加するのは、ＳＲＡＭでも論理回路でも、λが小さくなるとゲートコンタクト／ソースコンタクト／ドレインコンタクトのサイズが比例して縮小されにくいこと、ＰＭＯＳとＮＭＯＳとの間のラッチアップ距離が比例して小さくなりにくいこと、λが小さくなると金属層が干渉すること等が原因であると考えられる。
別の見方をすれば、ＳＯＣ、ＡＩ、ネットワーク処理装置（ＮＰＵ）、ＧＰＵ、ＣＰＵ、およびＦＰＧＡなどの高性能コンピューティング（ＨＰＣ）チップの場合、現在はモノリシック集積を使用して、できるだけ多くの回路を搭載している。しかし、図６（ａ）に示すように、各モノリシックダイのダイ面積を最大化するには、最先端の既存のフォトリソグラフィ露光装置のために拡張が難しいリソグラフィステッパの最大レチクルサイズによって制限を受ける。例えば、図６（ｂ）に示すように、現在のｉ１９３およびＥＵＶリソグラフィステッパは最大レチクルサイズであるため、モノリシックＳＯＣダイのスキャナ最大露光領域面積（ＳＭＦＡ）は２６ｍｍ×３３ｍｍまたは８５８ｍｍ２（ｈｔｔｐｓ：／／ｅｎ．ｗｉｋｉｃｈｉｐ．ｏｒｇ／ｗｉｋｉ／ｍａｓｋ）である。しかし、高性能コンピューティングまたはＡＩ用途では、ハイエンドのコンシューマー向けＧＰＵが５００～６００ｍｍ２で稼働しているようである。その結果、ＳＭＦＡの制限内で、ＧＰＵおよびＦＰＧＡ（例）のような２つ以上の主要な機能ブロックを単一のダイで構成することがより難しく、または不可能になってきている。また、両主要ブロックの内蔵ＳＲＡＭ（ｅＳＲＡＭ）のサイズも十分に大きくするために、最も広く使われている６トランジスタＣＭＯＳのＳＲＡＭセルはかなり大きい。加えて、外付けＤＲＡＭの容量を拡張する必要があるが、ディスクリートＰＯＰ（パッケージ・オン・パッケージ、例えばＨＢＭ ｔｏ ＳＯＣ）またはＰＯＤ（Ｐａｃｋａｇｅ ＤＲＡＭ ｏｎ ＳＯＣ Ｄｉｅ）では、チップとダイ間やチップとパッケージ間の信号配線が悪く、望ましい性能を達成することが難しいという制約が依然として残されている。
Ｊ． ＣＨＡＮＧ等、「１５．１ Ａ ５ｎｍ １３５Ｍｂ ＳＲＡＭ ｉｎ ＥＵＶ ａｎｄ Ｈｉｇｈ－Ｍｏｂｉｌｉｔｙ－Ｃｈａｎｎｅｌ ＦｉｎＦＥＴ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｍｅｔａｌ Ｃｏｕｐｌｉｎｇ ａｎｄ Ｃｈａｒｇｅ－Ｓｈａｒｉｎｇ Ｗｒｉｔｅ－Ａｓｓｉｓｔ Ｃｉｒｃｕｉｔｒｙ Ｓｃｈｅｍｅｓ ｆｏｒ Ｈｉｇｈ－Ｄｅｎｓｉｔｙ ａｎｄ Ｌｏｗ－ＶＭＩＮ Ａｐｐｌｉｃａｔｉｏｎｓ」、２０２０ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ － （ＩＳＳＣＣ）、２０２０年、２３８～２４０頁
したがって、近未来のモノリシック集積に基づくより強力で効率的なＳＯＣまたはＡＩシングルチップを実現するために、上記の問題を解決し得る、ＨＰＣによる論理チップと大記憶ボリュームを有するＳＲＡＭチップとを含む新規の集積システムを提案する必要がある。
本開示の一態様は、ＩＣパッケージを提供することであり、パッケージＩＣは、基板と、第１のモノリシックダイと、第２のモノリシックダイと、第３のモノリシックダイとを備える。処理ユニット回路が第１のモノリシックダイに形成される。複数のＳＲＡＭアレイが第２のモノリシックダイに形成され、複数のＳＲＡＭアレイが少なくとも２～１５Ｇバイトを含む。複数のＤＲＡＭアレイが第３のモノリシックダイに形成され、複数のＤＲＡＭアレイが少なくとも１６～２５６Ｇバイトを有する。第１のモノリシックダイ、第２のモノリシックダイ、および第３のモノリシックダイは、基板の上に垂直に積層される。
本開示の一実施形態では、第１のモノリシックダイが特定のテクノロジープロセスノードによって定義されるスキャナ最大露光領域面積と同一またはほぼ同一のダイ面積を有し、第２のモノリシックダイが特定のテクノロジープロセスノードによって定義されるスキャナ最大露光領域面積と同一またはほぼ同一のダイ面積を有し、第３のモノリシックダイが特定のテクノロジープロセスノードによって定義されるスキャナ最大露光領域面積と同一またはほぼ同一のダイ面積を有する。
本開示の一実施形態では、スキャナ最大露光領域面積が、２６ｍｍ×３３ｍｍまたは８５８ｍｍ２以下である。本開示の一実施形態では、第１のモノリシックダイおよび第２のモノリシックダイが単一のパッケージ内に封入され、第３のモノリシックダイが第２のモノリシックダイを介して第１のモノリシックダイに電気的に接続される。本開示の一実施形態では、複数のＤＲＡＭアレイが少なくとも１２８Ｇバイト、２５６Ｇバイト、または５１２Ｇバイトを含む。
本開示の一実施形態では、処理ユニット回路が第１の処理ユニット回路および第２の処理ユニット回路を備えており、第１の処理ユニット回路が複数の第１の論理コアを備えており、複数の第１の論理コアのそれぞれが第１のＳＲＡＭセットを備えており、第２の処理ユニット回路が複数の第２の論理コアを備えており、複数の第２の論理コアのそれぞれが第２のＳＲＡＭセットを備えており、第１の処理ユニット回路または第２の処理ユニット回路が、グラフィック処理ユニット（ＧＰＵ）、中央演算装置（ＣＰＵ）、テンソル処理ユニット（ＴＰＵ）、ネットワーク処理ユニット（ＮＰＵ）、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）からなるグループから選択される。
本開示の一実施形態では、複数のＤＲＡＭアレイが、第３のモノリシックダイの上に対電極を備える。
本開示の一実施形態では、プロセッサＩＣが、第１のモノリシックダイ、第２のモノリシックダイ、および第３のモノリシックダイを密閉するモールドまたはシールドコンパウンドをさらに備えており、対電極の上面は露出され、モールドまたはシールドコンパウンドによって被覆されない。
本開示の一実施形態では、プロセッサＩＣが、対電極および基板の上面に接触される上部リードフレームと、第１のモノリシックダイ、第２のモノリシックダイ、第３のモノリシックダイ、および上部リードフレームを密閉するモールドまたはシールドコンパウンドとをさらに備える。
本開示の他の態様は、ＩＣパッケージを提供することであり、デュアルＤＲＡＭパッケージが、基板と、第１のＤＲＡＭモノリシックダイと、第２のＤＲＡＭモノリシックダイとを備える。第１の複数のＤＲＡＭアレイが第１のＤＲＡＭモノリシックダイに形成され、第１の複数のＤＲＡＭアレイが少なくとも１６～２５６Ｇバイトを備えており、第１の複数のＤＲＡＭアレイが第１のＤＲＡＭモノリシックダイの上部分上に第１の対電極を含む。第２の複数のＤＲＡＭアレイが第２のＤＲＡＭモノリシックダイに形成され、第２の複数のＤＲＡＭアレイが少なくとも１６～２５６Ｇバイトを備えており、第２の複数のＤＲＡＭアレイが第２のＤＲＡＭモノリシックダイの上部分上に第２の対電極を備える。第１のＤＲＡＭモノリシックダイおよび第２のＤＲＡＭモノリシックダイが基板上に垂直に積層され、第２のＤＲＡＭモノリシックダイの第２の対電極が基板に接触され、第１のＤＲＡＭモノリシックダイが第２のＤＲＡＭモノリシックダイを介して基板に電気的に接続される。
本開示の一実施形態では、第２のＤＲＡＭモノリシックダイが電気的ボンディングによって基板に電気的に結合される。
本開示の他の態様は、集積システムを提供することであり、集積システムが、キャリア基板と、第１のＩＣパッケージと、第２のＩＣパッケージと、金属シールドケースとを備える。第１のＩＣパッケージがキャリア基板に接合され、第２のＩＣパッケージがキャリア基板に接合され、金属シールドケースが第１のＩＣパッケージおよび第２のＩＣパッケージを密閉する。
本開示の一実施形態では、集積システムが、第３のＩＣパッケージと、金属シールドケースとをさらに備えており、第３のＩＣパッケージがキャリア基板に接合され、金属シールドケースが第１のＩＣパッケージ、第２のＩＣパッケージ、および第３のＩＣパッケージを密閉する。
本開示の一実施形態では、金属シールドケースが第２のＩＣパッケージの第１のＤＲＡＭモノリシックダイの上部分上の第１の対電極に熱的に結合され、第３のＩＣパッケージの第１のＤＲＡＭモノリシックダイの上部分上の第１の対電極に熱的に結合される。
本開示の上記態様および他の態様は、好適であるが限定的でない実施形態の以下の詳細な説明に関してより深く理解されるであろう。以下の説明は、添付図面を参照しながら行われる。
通常の６Ｔ－ＳＲＡＭセルの概略図である。 図１の６Ｔ－ＳＲＡＭに対応するスティック図である。 現在利用可能な製造プロセスによる、異なるプロセス寸法λ（またはＦ）に対するλ２（またはＦ２）に換算したＳＲＡＭセルの総面積を示す図である。 ある半導体企業（サムスン）の５ｎｍ（ＵＨＤ）スタンダードセルのＰＭＯＳトランジスタとＮＭＯＳトランジスタのレイアウトと接続を表す「スティック図」である。 図４（ａ）で示されるようなサムスンの５ｎｍ（ＵＨＤ）スタンダードセルの寸法を示すスティック図である。 ３社の半導体製造工場におけるプロセステクノロジーノード別の面積サイズに関するスケーリング傾向を示す図である。 リソグラフィステッパの最大レチクルサイズによって制限されるスキャナ最大露光領域面積（ＳＭＦＡ）を有するモノリシックＳＯＣダイを示す図である。 リソグラフィステッパの最大レチクルサイズによって制限されるスキャナ最大露光領域面積（ＳＭＦＡ）を有するモノリシックＳＯＣダイを示す図である。 本開示の一実施形態による、新規のスタンダードセルで使用されるｍＭＯＳＦＥＴの上面図である。 図７（ａ）に図示されるような切断線Ｃ７Ｊ１に沿った断面図である。 図７（ａ）に図示されるような切断線Ｃ７Ｊ２に沿った断面図である。 本実施形態の一実施形態による新規のスタンダードセルで使用されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組み合わせ構造を示す上面図である。 図８（ａ）の切断線（Ｘ軸）に沿ったＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの断面図である。 ＳＲＡＭビットセルサイズ（λ２に換算）が、３社の異なる企業および本発明から異なるテクノロジーノードにわたって観察され得ることを示す図である。 本発明によって提供される新規のスタンダードセルの面積サイズと、様々な他の企業によって提供される従来の製品の面積サイズとの比較結果を示す図である。 統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムを、本発明の一実施形態による従来の集積システムと比較して示す図である。 本開示の一実施形態による、統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムの単一のモノリシックダイを示す図である。 本開示の他の実施形態による、統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムの単一のモノリシックダイを示す図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムの単一のモノリシックダイを示す図である。 本開示のさらなる他の実施形態による、統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムの単一のモノリシックダイを示す図である。 統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムを、本開示のさらに他の実施形態による従来の集積システムと比較して示す図である。 本発明の集積システムと異なるテクノロジーノードに基づく３社の半導体製造工場の集積システムとのＳＲＡＭセル面積の比較結果を示す図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムの単一のモノリシックダイを示す図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォームによって提供される集積システムの単一のモノリシックダイを示す図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供される集積システムを示す図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供される集積システムを示す概略図である。 従来の上層サーバプロセッサを示す概略図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるサーバプロセッサを示す概略図である。 本開示の一実施形態によるＭセルを作製するための一連の処理構造を示す断面図である。 本開示の一実施形態によるＭセルを作製するための一連の処理構造を示す断面図である。 本開示の一実施形態によるＭセルを作製するための一連の処理構造を示す断面図である。 本開示の一実施形態によるＭセルを作製するための一連の処理構造を示す断面図である。 本開示の一実施形態によるＭセルを作製するための一連の処理構造を示す断面図である。 本開示の一実施形態によるＭセルを作製するための一連の処理構造を示す断面図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるサーバプロセッサを示す概略図である。 図１９（ａ）に示されるようなサーバプロセッサを示す断面図である。 本開示のさらに他の実施形態によるサーバプロセッサを示す断面図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるＩＳＳＰラックサーバユニットを示す図である。 図２１（ａ）に示されるようなラックサーバユニットを示す断面図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるＩＳＳＰラックサーバユニットを示す図である。 本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるＩＳＳＰラックサーバユニットを示す図である。 図２３（ａ）に示されるようなサーバプロセッサを示す断面図である。
本開示は、集積システムを提供する。本開示の上記態様および他の態様は、好適であるが限定的でない実施形態の以下の詳細な説明によってより深く理解されるであろう。以下の説明は、添付図面を参照しながら行われる。
添付図面を参照して本開示のいくつかの実施形態が以下に開示される。ただし、実施形態で開示される構造および内容は例示目的および説明目的に過ぎず、本開示の保護範囲は、その実施形態に限定されない。本開示が全ての可能な実施形態を示しておらず、本開示の技術分野の当業者は、本開示の趣旨を侵害することなく実際の必要性を満たすために、以下に開示される詳細に基づいて適切な修正または変更をなし得ることに留意されたい。本開示は、本明細書で開示されない他の実施に適用可能である。
＜実施形態１＞
例えば、図７（ａ）は、本開示の一実施形態による、ＭＯＳＦＥＴ構造を示す上面図である。図７（ｂ）は、図７（ａ）に図示されるような切断線Ｃ７Ｊ１に沿った断面図である。図７（ｃ）は、図７（ａ）に図示されるような切断線Ｃ７Ｊ２に沿った断面図である。提案されるＭＯＳＦＥＴにおいて、ゲート端子のシリコン領域（シリコン領域７０２ｃなど）およびソース／ドレイン端子のシリコン領域のそれぞれは、露出され、種領域に基づいて柱（第１の導体柱部分７３１ａおよび第３の導体柱部分７３１ｂなど）を成長させる選択的エピタキシャル成長法（ＳＥＧ）のための種領域を有する。
さらに、第１の導体柱部分７３１ａおよび第３の導体柱部分７３１ｂのそれぞれも、その上部分に種領域または種柱を有し、そのような種領域または種柱は、後続の選択的エピタキシャル成長のために使用され得る。その後、第２の導体柱部分７３２ａが第２の選択的エピタキシャル成長によって第１の導体柱７３１ａに形成され、第４の導体柱部分７３２ｂが第３の導体柱部分７３１ｂに形成される。
本実施形態は、図７（ａ）～図７（ｃ）に示されるように、選択的エピタキシャル成長法に従うように構成された導電端子および導体柱部分の上部分に種部分または種柱が存在する限り、Ｍ１相互接続（いわゆる導電端子）または導電層が１つの垂直な導電または導体プラグを介して自己整合的にＭＸ相互接続層に直接（導電層Ｍ２、Ｍ３、・・・ＭＸ－１に接続することなく）接続されることができるように適用され得る。種部分または種柱は、シリコンに限定されておらず、以下の選択的エピタキシャル成長に従うために構成された種として使用され得る任意の材料が許容可能である。
図８（ａ）は、本実施形態の一実施形態によるＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５１との組み合わせ構造を示す上面図である。図８（ｂ）は、図８（ａ）の切断線（Ｘ軸）に沿ったＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５１の断面図である。ＰＭＯＳトランジスタ５２の構造は、ＮＭＯＳトランジスタ５１の構造と同一である。ゲート誘電層３３１およびゲート導電層３３２（ゲート金属など）を備えるゲート構造３３は、半導体基板（シリコン基板など）の水平方向の表面上または元の表面上に形成される。誘電キャップ３３３（酸化膜層および窒化膜層の複合物など）は、ゲート導電層３３２にわたって存在する。さらに、酸化膜層３４１および窒化膜層３４２の複合物を含み得るスペーサ３４は、ゲート構造３３の側壁を被覆するために使用される。シリコン基板にトレンチが形成され、ソース領域５５およびドレイン領域５６の全部または少なくとも一部が、それぞれ、対応トレンチに配置される。ＭＯＳトランジスタ５２におけるソース（またはドレイン）領域は、Ｎ＋領域または他の適切なドーピングプロファイル領域（Ｐ－領域とＰ＋領域との漸進的または段階的な変化など）を含んでもよい。
さらに、局所絶縁４８（窒化材料または他の高Ｋ誘電材料など）は、１つのトレンチに配置され、ソース領域の下に位置決めされ、他の局所絶縁４８は他のトレンチに配置され、ドレイン領域の下に位置決めされる。そのような局所絶縁４８は、シリコン基板の水平シリコン表面（水平シリコン表面：ＨＳＳ）の下方にあり、シリコン基板への局所絶縁（ｌｏｃａｌｉｚｅｄ ｉｓｏｌａｔｉｏｎ ｉｎｔｏ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ：ＬＩＳＳ）４８と呼ばれ得る。ＬＩＳＳ４８は、厚い窒化膜層または誘電層の複合物であり得る。例えば、局所絶縁またはＬＩＳＳ４８は、トレンチの少なくとも部分的側壁を被覆する酸化膜層４８１と、トレンチの少なくとも部分的底壁を被覆する他の酸化膜層４８２とを含む複合局所絶縁を備え得る。酸化膜層４８１および４８２は、熱酸化プロセスによって形成されるＬ字型酸化膜層でもよい。
複合局所絶縁４８は、酸化膜層４８２および／または酸化膜層４８１にわたって存在する窒化膜層４８３をさらに含み得る。シャロートレンチアイソレーション（ＳＴＩ）領域は、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２を含む複合ＳＴＩ４９を含んでもよく、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２は、それぞれ、異なるプロセスによって厚い酸化膜材料から形成され得る。
さらに、ソース（またはドレイン）領域は、複合ソース領域５５および／またはドレイン領域５６を含み得る。例えば、ＮＭＯＳトランジスタ５２において、複合ソース領域５５（またはドレイン領域５６）は、トレンチにおいて、少なくとも低濃度ドープドレイン（ＬＤＤ）５５１およびＮ＋高濃度ドープ領域５５２を含む。特に、低濃度ドープドレイン（ＬＤＤ）５５１が、均一な（１１０）結晶配向を有する露出シリコン表面に対して当接することに留意されたい。露出シリコン表面は、ゲート構造の縁部とは対照的に、その垂直境界が適切な窪んだ厚さを有する。露出シリコン表面は、ゲート構造とほぼ整列している。露出シリコン表面は、トランジスタのチャネルの端面であり得る。
複合ソース領域５５またはドレイン領域５６の新規に形成された結晶の結晶構造の変化（１１０）に対してシーディング効果がないＬＩＳＳ領域を横切って適切に組織された（１１０）新規の格子を形成するように結晶種として使用される露出ＴＥＣ領域からシリコンを成長させるために、選択的エピタキシャル成長（ＳＥＧ）法（または、原子層成長法ＡＬＤまたは選択的成長ＡＬＤ－ＳＡＬＤでもよい他の適切な技術）に基づいて、低濃度ドープドレイン（ＬＤＤ）５５１およびＮ＋高濃度ドープ領域５５２が形成され得る。そのような新規に形成された結晶（低濃度ドープドレイン（ＬＤＤ）５５１およびＮ＋高濃度ドープ領域５５２を含む）は、ＴＥＣ－Ｓｉと呼ばれる場合がある。
一実施形態では、ＴＥＣは、ゲート構造３３の縁部と整列またはほぼ整列しており、ＬＤＤ５５１の長さは調節可能であり、ＴＥＣに対向するＬＤＤ５５１の側壁は、スペーサ３４の側壁と整列またはほぼ整列し得る。複合ソース（またはドレイン）領域は、ソース／ドレイン領域全体を完成させるためにＴＥＣ－Ｓｉ部分に水平方向の接続で形成された、いくつかのタングステン（または、チタン／タングステンなど、他の適切な金属材料）プラグ５５３をさらに備えてもよい。金属－１層などの将来的な金属相互接続に流れるアクティブチャネル電流は、ＬＤＤ５５１およびＮ＋高濃度ドープ領域５５２を通って、従来のシリコン－金属コンタクトよりも大幅に低い抵抗を有する何らかの良好な金属－金属オーミックコンタクトによって金属－１に直接接続されたタングステン５５３（または他の金属材料）へ流される。
ＮＭＯＳトランジスタ５２のソース／ドレイン接触抵抗は、ソース／ドレイン構造において利用される融合金属半導体接合の構造にしたがって適度な範囲に抑えることが可能である。このソース／ドレイン構造における融合金属半導体接合は、電流集中効果を改善し、接触抵抗を低減できる。加えて、底部酸化物（酸化膜層４８２）に起因して、ソース／ドレイン構造の底面が基板から分離されるため、ｎ＋からｎ＋またはｐ＋からｐ＋の絶縁を適度な範囲に抑えることができる。したがって、ＰＭＯＳトランジスタの２つの隣り合った活性領域（図示せず）の間隔は、２λまで縮小され得る。上記の底部酸化物（酸化膜層４８２）は、ソース／ドレイン接合での漏洩電流を大幅に減少させることができ、したがってｎ＋からｎ＋またはｐ＋からｐ＋の漏洩電流を減少させる。
ｎ＋／ｐ接合点からｐウェル（またはｐ基板）／ｎウェル接合点を通ってｎ／ｐ＋接合点に至る経路が大幅に長くなる。図８（ｂ）に示すように、ＬＤＤ－ｎ／ｐ接合点からＰウェル／Ｎウェル接合点を通ってｎ／ＬＤＤ－ｐ接合点に至るラッチアップの可能性のある経路は、図８（ｂ）に示した長さ丸１、長さ丸２（１つのＬＩＳＳ領域の底壁の長さ）、長さ丸３、長さ丸４、長さ丸５、長さ丸６、長さ丸７（別のＬＩＳＳ領域の底壁の長さ）、および長さ丸８である（「丸Ｘ」は、文字「Ｘ」を丸で囲んだ囲み文字を指す）。このようなラッチアップの可能性のある経路は、従来のＣＭＯＳ構造よりも長い。したがって、デバイスレイアウトの観点からは、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５１との間に確保された縁間距離（Ｘｎ＋Ｘｐ）は、従来のＣＭＯＳ構造より小さくすることが可能である。例えば、確保された縁間距離（Ｘｎ＋Ｘｐ）は２～４λ程度、例えば３λ程度になり得る。
さらに、選択的に成長したソース／ドレイン領域が複合ＳＴＩ４９によって閉じ込められて複合ＳＴＩ４９上に存在しないように、複合ＳＴＩ４９が隆起される（ＳＴＩ－２層４９２が元の半導体表面より高く、さらにゲート構造の上面までの高さなど）ことも可能である。金属接触プラグ（タングステンプラグ５５３など）は、別の接触マスクを使用してコンタクトホールを創製せずに、複合ＳＴＩ４９とゲート構造との間のホールに堆積され得る。さらに、高濃度ドープ領域５５２の上面および一側壁は、金属接触プラグに直接接触され、ソース／ドレイン領域の接触抵抗は劇的に低減され得る。
さらに、従来の設計では、高レベル電圧Ｖｄｄおよび低レベル電圧Ｖｓｓ（または接地）のための金属線は、シリコン基板の元のシリコン表面上に配線され、それらの金属線間に十分な空間がない場合、そのような配線は、他の金属線に干渉する。本発明は、高レベル電圧Ｖｄｄおよび／または低レベル電圧Ｖｓｓのための金属線をシリコン基板の元のシリコン表面の下に配することができる新規のスタンダードセルまたはＳＲＡＭセルをさらに開示しており、よって、スタンダードセルのサイズを縮小しても、コンタクトサイズ間の干渉、高レベル電圧Ｖｄｄおよび低レベル電圧Ｖｓｓを接続する金属線のレイアウト間の干渉などは回避することができる。
例えば、ＮＭＯＳ５１のドレイン領域では、タングステンまたは他の金属材料５５３は、Ｖｄｄに電気的に結合されたｐウェルに直接結合されている（ＬＩＳＳ４８を除くことによる）。同様に、ＮＭＯＳ５１のソース領域では、タングステンまたは他の金属材料５５３は、接地と電気的に結合しているｐウェルまたはｐ基板と直接結合されている（ＬＩＳＳ４８を除くことによる）。よって、Ｖｄｄまたは接地接続のために、元はソース／ドレイン領域と金属－２層（Ｍ２）または金属－３層（Ｍ３）との電気的結合に使用されるソース／ドレイン領域用の開口部は、新規のスタンダードセルおよびスタンダードセルでは省略されてもよい。
まとめると、少なくとも以下の利点がある。
（１）組み込まれた米国特許出願第１７／１３８，９１８号で示されるように、スタンダードセル／ＳＲＡＭにおけるトランジスタのソース、ドレインおよびゲートの長さ寸法が精密に制御され、その長さ寸法は最小フィーチャーサイズであるラムダ（λ）程度に小さいことが可能である。したがって、２つの隣り合ったトランジスタがドレイン／ソースを介してともに接続された場合、トランジスタの長さ寸法は、３λ程度に小さくなり、２つの隣り合ったトランジスタのゲートの縁部間の距離が２λ程度に小さくてもよい。当然ながら、耐性を目的とした場合、トランジスタの長さ寸法は、およそ３λ～６λ以上となり、２つの隣り合ったトランジスタのゲートの縁部間の距離は、８λ以上でもよい。
（２）Ｍ１の接続のために従来のコンタクトホール開口マスクおよび／または金属－０の移行層を用いることなく、第１の金属相互接続（Ｍ１層）が、自己整合の微細化されたコンタクトを介して、ゲート、ソース、および／またはドレイン領域を直接接続するようになる。
（３）Ｇａｔｅ領域および／またはＤｉｆｆｕｓｉｏｎ（ソース／ドレイン）領域が、金属－１（Ｍ１）層を接続せずに金属－２（Ｍ２）相互接続層に自己整合で直接接続されている。したがって、一方の金属－１（Ｍ１）相互接続層と他方の金属－１（Ｍ１）相互接続層との間の必要な空間と、いくつかの配線接続における阻止問題とが削減される。さらに、同一の構造が導体柱によって上部金属層に直接接続される下部金属層に対して適用され得るが、この導体柱は、下部金属層と上部金属層との間の任意の中間金属層に電気的に接続されない。
（４）スタンダードセルにおける高レベル電圧ＶＤＤ、および／または低レベル電圧ＶＳＳのための金属線がシリコン基板の元のシリコン表面の下に配線されてもよく、それによって、コンタクトのサイズ間の干渉、高レベル電圧Ｖｄｄ、および低レベル電圧Ｖｓｓを接続する金属線のレイアウト間の干渉などが、スタンダードセルのサイズが縮小されても回避され得る。さらに、Ｖｄｄまたは接地接続のために、元はソース／ドレイン領域と金属－２層（Ｍ２）または金属－３層（Ｍ３）との電気的結合に使用されるソース／ドレイン領域用の開口部が、新規のスタンダードセルおよびスタンダードセルでは省略されてもよい。
上記に基づいて、図９（ａ）は、ＳＲＡＭビットセルサイズ（λ２に換算）が、３社の異なる企業および本発明から異なるテクノロジーノードにわたって観察され得ることを示す図である。図９（ｂ）は、本発明によって提供される新規のスタンダードセルの面積サイズと、様々な他の企業によって提供される従来の製品の面積サイズとの比較結果を示す図である。図９（ａ）に示すように、新規の提案されるＳＲＡＭセル（本発明）の面積はおよそ１００λ２であることが可能で、図３に示す従来の５ｎｍのＳＲＡＭセル（異なる３社による）の面積のほぼ８分の１（１／８）である。さらに、図９（ｂ）に示すように、新規の提案されるスタンダードセルの面積（例えば、インバータセルは２００λ２程度に小さくてもよい）は、図５に示す従来の５ｎｍのスタンダードセルの面積のおよそ１／３．５である。
したがって、ダイの元の基本回路が面積を２～３倍以上縮小できるように、そのモノリシックダイ設計における統合スケーリングおよび／またはストレッチングプラットフォーム（ＩＳＳＰ）のイノベーションが、提案される技術（新規トランジスタ、トランジスタへの相互接続、ＳＲＡＭセル、およびスタンダードセルの設計など）の任意の組み合わせによる集積システムを提供するために提案される。
別の見方をすれば、より多くのＳＲＡＭまたはより多くの主要な異なる機能ブロック（ＣＰＵまたはＧＰＵ）が、単一のモノリシックダイの元のサイズで形成され得る。したがって、集積システムを製造するためのテクノロジーノードを縮小せずに、同一サイズを有する従来の集積システムと比較すると、集積システム（例えばＡＩチップまたはＳＯＣ）のデバイス密度および計算性能が大幅に増加されることが可能である。
５ｎｍテクノロジープロセスノードを例にとると、図９（ａ）に示すように、ＣＭＯＳ６ＴのＳＲＡＭセルサイズを約１００Ｆ２（Ｆはシリコンウェーハ上で作られる最小フィーチャーサイズ）に縮小することが可能である。つまり、Ｆ＝５ｎｍとすると、最先端のセル面積が論文に基づくと約８００Ｆ２（すなわち、～８倍縮小）であるのに対して、ＳＲＡＭセルが約２５００ｎｍ２を占有できる。さらに、８フィンガーＣＭＯＳインバータ（図４（ａ）および図４（ｂ）に示す）は、公開されている従来のＣＭＯＳインバータの７００Ｆ２（図９（ｂ）の５ｎｍプロセスノードの場合）より大きいダイ面積に対して、本発明に基づくと２００Ｆ２のダイ面積を占有することになる。
すなわち、単一のモノリシックダイが、テクノロジープロセスノードに基づくダイ面積（Ｙｎｍ２など）を占有する回路（ＳＲＡＭ回路、論理回路、ＳＲＡＭ＋論理回路の組み合わせ、または主要な機能ブロック回路ＣＰＵ、ＧＰＵ、ＦＰＧＡなど）を有する場合、本発明の助けにより、モノリシックダイが、依然として同じテクノロジープロセスノードによって製造されても、同じ基本回路を有するモノリシックダイの総面積は縮小することができる。さらに、モノリシックダイで同じ基本回路が占める新規のダイ面積は、元のダイ面積よりも小さくなり、例えば、Ｙｎｍ２の２０％～８０％（または３０％～７０％）となる。
例えば、図１０は、従来の集積システムと比較した場合の、本発明の統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）に基づく集積システム１０００を示す図である。図１０に示すように、ＩＳＳＰ集積システム１０００および従来のシステム１０１０は、少なくとも１つの処理ユニット／回路または主要な機能ブロック（例えば、論理回路１０１１ＡおよびＳＲＡＭ回路１０１１Ｂ）とパッド領域１０１１Ｃとを有する少なくとも１つの単一のモノリシックダイ１０１１を備えており、本発明のＩＳＳＰによって提供される集積システム１０００は、さらに、論理回路１００１Ａ、ＳＲＡＭ回路１０１１Ｂ、およびパッド領域１００１Ｃを有する少なくとも１つの単一のモノリシックダイ１００１を備える。従来のシステム１０１０とＩＳＳＰ集積システム１０００との間でモノリシックダイ１０１１および１００１の構成を比較すると、従来の性能（モノリシックダイ１００１）を劣化させることなく、本発明のＩＳＳＰは、集積システムのサイズを縮小できる、または同じスキャナ最大露光領域面積（モノリシックダイ１００１’）内でより多くの装置を追加できる、のいずれかが可能であることが示され得る。
ＩＳＳＰ集積システム１０００のサイズを縮小する一見解によれば、図１０の中間部分に示すように、ＩＳＳＰ集積システム１０００の単一のモノリシックダイ１００１は、従来のモノリシックダイ１０１１と同一の回路または主要な機能ブロックを有し（すなわち、単一のモノリシックダイ１００１の論理回路１００１ＡおよびＳＲＡＭ回路１０１０Ｂは、単一のモノリシックダイ１０１１の論理回路１０１１ＡおよびＳＲＡＭ回路１０１１Ｂと同一である）、単一のモノリシックダイ１００１は、従来のモノリシックダイ１０１１のスキャナ最大露光領域面積の２０％～８０％（または３０％～７０％）のみを占有する。
一実施形態では、単一のモノリシックダイ１００１におけるＳＲＡＭ回路１００１Ｂと論理回路１００１Ａとの結合面積は、従来のモノリシックダイ１０１１の面積の３．４倍だけ面積を縮小する。換言すれば、従来のモノリシックダイ１０１１と比較すると、本発明のＩＳＳＰは、単一のモノリシックダイ１００１の論理回路１００１Ａの面積を５．３倍だけ縮小することにつながり、単一のモノリシックダイ１００１のＳＲＡＭ回路１００１Ｂの面積を５．３倍だけ縮小することにつながり、単一のモノリシックダイ１００１のＳＲＡＭ回路１００１Ｂおよび論理回路１００１Ａの結合面積が３．４倍だけ縮小することにつながり得る（図１０の中間部分に示す通り）。
図１０の右側に示すように、より多くの装置を追加する別の見解によれば、単一のモノリシックダイ１００１’および従来のモノリシックダイ１０１１は、同一のスキャナ最大露光領域面積を有する。すなわち、単一のモノリシックダイ１００１’は、従来のモノリシックダイ１０１１と同一のテクノロジーノード（例えば、５ｎｍまたは７ｎｍ）に基づいて作製されており、単一のモノリシックダイ１００１’のＳＲＡＭ回路１００１Ｂ’の面積は、より多くのＳＲＡＭセルを含み得るだけでなく、従来のモノリシックダイ１０１１にはない追加の主要な機能ブロックを含み得る。本開示の別の実施形態では、単一のモノリシックダイ１００１’のダイ面積（図１０の右側に示す通り）は、特定のテクノロジープロセスノードによって定義される従来の単一のモノリシックダイ１０１１のスキャナ最大露光領域面積（ＳＭＦＡ）と類似、またはほぼ同一であり得る。すなわち、本発明のＩＳＳＰに基づくと、スキャナ最大露光領域面積（ＳＭＦＡ）では、従来のモノリシックダイ１０１１に含まれるもの（論理回路１０１１ＡおよびＳＲＡＭ回路１００１Ｂ）以外の追加のＳＲＡＭセルまたは追加の主要な機能ブロックを収容するための追加空間が存在する。
図１１（ａ）は、本開示の別のＩＳＳＰ集積システム１１００を示す図である。ＩＳＳＰ集積システム１１００は、ＳＭＦＡのサイズを有する少なくとも１つのモノリシックダイ１１０１を備える。モノリシックダイ１１０１は、処理ユニット／回路（例えば、ＸＰＵ１１０１Ａ）、ＳＲＡＭキャッシュ（高レベルのキャッシュおよび低レベルのキャッシュを含む）、ならびに入出力回路１１０１Ｂを備える。ＳＲＡＭキャッシュのそれぞれは、ＳＲＡＭアレイのセットを備える。入出力回路１１０１Ｂは、複数のＳＲＡＭキャッシュおよび／またはＸＰＵ１１０１Ａに電気的に接続される。
本実施形態では、ＩＳＳＰ集積システム１１００のモノリシックダイ１１０１は、共通してＳＲＡＭで形成される異なるレベルのキャッシュＬ１、Ｌ２およびＬ３を含む。キャッシュＬ１およびＬ２（「低レベルのキャッシュ」と総称する）は、通常、ＣＰＵまたはＧＰＵのコアユニットごとに１つずつ割り当てられ、キャッシュＬ１が命令とデータとをそれぞれ格納するために使用するＬ１ｉとＬ１ｄとに分割され、キャッシュＬ２が命令とデータとの間を区別せず、キャッシュＬ３（「高レベルのキャッシュ」のうちの１つでもよい）も、複数のコアで共有され、通常は命令とデータとを区別しない。キャッシュＬ１／Ｌ２は、通常、ＣＰＵまたはＧＰＵのコアごとに１つである。
したがって、高速動作のために、本開示のＩＳＳＰに基づくと、モノリシックダイ１１０１のダイ面積は、特定のテクノロジープロセスノードによって定義されるスキャナ最大露光領域面積（ＳＭＦＡ）と同一またはほぼ同一であり得る。ただし、ＩＳＳＰ集積システム１１００のキャッシュＬ１／Ｌ２（低レベルのキャッシュ）およびキャッシュＬ３（高レベルのキャッシュ）の記憶ボリュームは、増加され得る。図１１（ａ）に示すように、複数のコアを有するＧＰＵは、高レベルのキャッシュが６４ＭＢ以上（１２８、２５６、５１２ＭＢなど）のＳＲＡＭを有し得るＳＭＦＡ（２６ｍｍ×３３ｍｍ、または８５８ｍｍ２など）を有する。さらに、ＧＰＵの追加論理コアは、性能を向上させるために同一のＳＭＦＡに挿入され得る。別の実施形態では、広帯域幅の入出力１１０１Ｂ内のメモリコントローラ（図示せず）も同様である。
もしくは、既存の主要な機能ブロック以外に、ＦＰＧＡなどの別の異なる主要な機能ブロックがともに同一のモノリシックダイに集積可能である。図１１（ｂ）は、本開示の他の実施形態による、ＩＳＳＰ集積システム１１００’の単一のモノリシックダイ１１０１’を示す図である。本実施形態では、モノリシックダイ１１０１’が、少なくとも１つの広帯域幅入出力１１０１Ｂ’と、ＸＰＵ１１０１Ａ’およびＹＰＵ１１０１Ｃなどの複数の処理ユニット／回路とを備える。処理ユニット（ＸＰＵ１１０１Ａ’およびＹＰＵ１１０１Ｃ）は主要な機能ブロックを有し、そのそれぞれが、ＮＰＵ、ＧＰＵ、ＣＰＵ、ＦＰＧＡ、またはＴＰＵ（テンソル処理ユニット）の役割を果たし得る。ＸＰＵ１１０１Ａ’の主要な機能ブロックは、ＹＰＵ１１０１Ｃのものとは異なり得る。
例えば、ＩＳＳＰ集積システム１１００’のＸＰＵ１１０１Ａ’はＣＰＵの役割を果たしてもよく、ＩＳＳＰ集積システム１１００’のＹＰＵ１１０１ＣがＧＰＵの役割を果たしてもよい。ＸＰＵ１１０１Ａ’およびＹＰＵ１１０１Ｃのそれぞれは複数の論理コアを有し、各コアは、低レベルのキャッシュ（５１２Ｋまたは１Ｍ／１２８Ｋビットを有するキャッシュＬ１／Ｌ２など）と、ＸＰＵ１１０１Ａ’およびＹＰＵ１１０１Ｃによって共有される高ボリュームの高レベルのキャッシュ（例えば３２ＭＢ、６４ＭＢ、またはそれ以上を有するキャッシュＬ３）とを有し、これらの３つのレベルのキャッシュは、それぞれ複数のＳＲＡＭアレイを備える。
ＡＩ学習のためにＣＰＵがますます重要になっているという事実のため、ＦＰＧＡは、相互に作用するロジックのブロックを持ち、エンジニアが特定のアルゴリズムを支援するために設計することができ、ＡＩの推論に適している。したがって、本開示のいくつかの実施形態では、単一のモノリシックダイ１１０１’’を有するＩＳＳＰ集積システム１１００’’は、図１１（ｃ）に示すように、ＧＰＵおよびＦＰＧＡを備え得る。モノリシックダイ１１０１’’のＸＰＵ１１０１Ａ’’がＧＰＵまたはＣＰＵであり、モノリシックダイ１１０１’’のＹＰＵ１１０１Ｃ’がＦＰＧＡであることを除いて、図１１（ｃ）のモノリシックダイ１１０１’’の構成は、図１１（ｂ）のモノリシックダイ１１０１’のものと類似している。このアプローチにより、一方でモノリシックダイ１１０１’’が優れた並列計算、訓練速度、および効率を有し、また他方で市場投入までの時間が短く、低コストで、柔軟性が高い優れたＡＩ推論能力も有している。
加えて、図１１（ｃ）に示すように、処理ユニット／回路（すなわち、ＸＰＵ１１０１Ａ’’およびＹＰＵ１１０１Ｃ’）は、高レベルのキャッシュ（例えば、キャッシュＬ３）を共有する。この場合、別のモードレジスタ（図示せず）での設定によって、またはモノリシックダイ１１０１’’の動作中に適応的に構成可能とすることによって、のいずれかで、ＸＰＵ１１０１Ａ’’とＹＰＵ１１０１Ｃ’との間で共有される高レベルのキャッシュ（キャッシュＬ３など）が構成可能である。例えば、一実施形態では、モードレジスタを設定することにより、高レベルのキャッシュの１／３がＸＰＵ１１０１Ａ’’によって使用され、高レベルのキャッシュの２／３がＹＰＵ１１０１Ｃ’によって使用されることができる。ＸＰＵ１１０１Ａ’’またはＹＰＵ１１０１Ｃ’のための高レベルのキャッシュ（例えば、キャッシュＬ３）の上記のような共有のボリュームはまた、集積システム１１００’’を形成するために統合スケーリングおよび／またはストレッチングプラットフォーム（ＩＳＳＰ）の動作に基づいて劇的に変更することもできる。
図１１（ｄ）は、本開示のさらなる他の実施形態による、ＩＳＳＰ集積システム１１００’’’の単一のモノリシックダイ１１０１’’’を示す図である。図１１（ｄ）のモノリシックダイ１１０１’’’の構成は、高レベルのキャッシュがキャッシュＬ３およびキャッシュＬ４を含むことを除いて、図１１（ｂ）のモノリシックダイ１１０１’のものと類似しており、処理ユニット／回路（ＸＰＵ１１０１Ａ’’’およびＹＰＵ１１０１Ｃ’’など）のそれぞれは、それ自体のコアに共有されるキャッシュＬ３を有し、３２ＭＢ以上を有するキャッシュＬ４は、ＸＰＵおよびＹＰＵによって共有される。
本開示のいくつかの実施形態では、本発明によるＳＲＡＭセル設計の面積が小さいため、容量がやや大きい共有ＳＲＡＭ（または内蔵ＳＲＡＭ、「ｅＳＲＡＭ」）を１つのモノリシック（単一）ダイに設計することができることである。大記憶ボリュームのｅＳＲＡＭが使用可能であるため、従来の内蔵ＤＲＡＭまたは外部ＤＲＡＭと比較した場合に、より高速で効果的である。そのため、スキャナ最大露光領域面積（ＳＭＦＡ、２６ｍｍ×３３ｍｍ、または８５８ｍｍ2など）と同一またはほぼ同一（８０％～９９％など）のダイサイズを有する単一のモノリシックダイ内に高帯域幅／大記憶ボリュームのＳＲＡＭを有することが適切かつ可能である。
したがって、本開示の統合スケーリングおよび／またはストレッチングプラットフォーム（ＩＳＳＰ）によって提供される集積システム１２００は、少なくとも２つの単一のモノリシックダイを備えてもよく、それらの２つのモノリシックダイは同一またはほぼ同一のサイズを有してもよい。例えば、図１２（ａ）は、本開示のさらに他の実施形態による別のＩＳＳＰ集積システム１２００を従来のＩＳＳＰ集積システム１２１０と比較して示す図である。ＩＳＳＰ集積システム１２００は、単一のパッケージ内に単一のモノリシックダイ１２０１および単一のモノリシックダイ１２０２を備える。単一のモノリシックダイ１２０１は、主として、論理処理ユニット回路と、そこに形成された低レベルのキャッシュとを有し、第２のモノリシックダイ１２０２は、複数のＳＲＡＭアレイと、そこに形成された入出力回路とのみを有する。この場合、複数のＳＲＡＭアレイが、２Ｇ～１０Ｇバイトなど、少なくとも２～２０Ｇバイトを含む。
図１２（ａ）に示すように、単一のモノリシックダイ１２０１は、主として、論理回路および入出力回路１２０１Ａ、ならびにＳＲＡＭアレイ１２０１Ｂからなる小型の低レベルのキャッシュ（Ｌ１およびＬ２キャッシュなど）を備えており、単一のモノリシックダイ１２０２は、単に、２～１０Ｇバイト以上（１～２０Ｇバイトなど）を有する高帯域幅ＳＲＡＭ回路１２０２Ｂおよび高帯域幅ＳＲＡＭ回路１２０２Ｂ用の入出力回路１２０２Ａのみを備える。本実施形態では、単一のモノリシックダイ１２０１および単一のモノリシックダイ１２０２のＳＭＦＡは、およそ２６ｍｍ×３３ｍｍでもよい。単一のモノリシックダイ１２０２のＳＭＦＡの５０％（５０％のＳＲＡＭセル使用率）が、高帯域幅ＳＲＡＭ回路１２０２ＢのＳＲＡＭセルのために使用され、ＳＭＦＡの残りが、高帯域幅ＳＲＡＭ回路１２０２Ｂの入出力回路のために使用されることを想定する。
図１２（ｂ）は、本発明の集積システム１２００と異なるテクノロジーノードに基づく３社の半導体製造工場の集積システムとのＳＲＡＭセル面積の比較結果を示す図である。ある単一のモノリシックダイ（例えば単一のモノリシックダイ１２０２）の２６ｍｍ×３３ｍｍのＳＭＦＡ内の総バイト数（ＳＲＡＭセル毎に１ビット）は、図１２（ｂ）に示すようなＳＲＡＭセル面積を参照することにより推定可能である。例えば、本実施形態では、単一のモノリシックダイ１２０２のＳＭＦＡ（２６ｍｍ×３３ｍｍ）が、５ｎｍのテクノロジーノードにおける２１ＧＢのＳＲＡＭ（ＳＲＡＭセル面積は０．００２５μＭ２）を収容でき、ＳＲＡＭセル使用率が増加され得る場合に２４ＧＢ以上を実現し得る。
図１２（ｂ）によれば、従来のＳＲＡＭセル面積（３社の半導体製造工場による）は、本発明のＳＲＡＭセル面積の２～８倍となる場合があり、したがってＩＳＳＰ集積システム１２００が２６ｍｍ×３３ｍｍのＳＭＦＡ内の先行技術のものよりも多いバイト（ＳＲＡＭセル毎に１ビット）を収容できる。異なるテクノロジーノードに基づく２６ｍｍ×３３ｍｍのＳＭＦＡ内の総バイト数（ＳＲＡＭセル毎に１ビット）を以下の表１に示す。
当然ながら、本明細書で提案される異なる技術および従来のバックエンドオブライン技術の選択的使用を考慮すると、単一のモノリシックダイ１２０２のＳＭＦＡ（２６ｍｍ×３３ｍｍ）は、上記表１では異なるテクノロジーノードのＳＲＡＭサイズの１／４～３／４倍など、より小さいボリュームのＳＲＡＭを収容し得る。例えば、単一のモノリシックダイ１２０２は、本明細書で提案される異なる技術および従来のバックエンドオブライン技術の選択的使用のため、およそ２～１５ＧＢ（例えば、５～１５ＧＢまたは２．５ＧＢ～７．５ＧＢのＳＲＡＭなど）を収容し得る。
図１３（ａ）は、本発明の形態による、他のＩＳＳＰ集積システム１３００の単一のモノリシックダイ１３０１を示す図である。本実施形態の単一のモノリシックダイ１３０１が広帯域幅入出力回路１３０１Ａと、両方が複数のコアを有するＸＰＵ１３０１ＢおよびＹＰＵ１３０１Ｃなどの２つ以上の主要な機能ブロックとを備える高性能コンピューティング（ＨＰＣ）のモノリシックダイであることが可能であり、ＸＰＵ１３０１ＢおよびＹＰＵ１３０１Ｃのそれぞれのコアが、それ自体のキャッシュＬ１および／またはキャッシュＬ２（Ｌ１：１２８ＫＢ、およびＬ２：５１２ＫＢ～１ＭＢ）を有することを除いて、単一のモノリシックダイ１３０１の構成は、図１２（ａ）の単一のモノリシックダイ１２０１の構成と類似している。図１３（ａ）のＸＰＵ１３０１ＢまたはＹＰＵ１３０１Ｃの主要な機能ブロックは、それぞれが主要な機能ブロックを有するＮＰＵ、ＧＰＵ、ＣＰＵ、ＦＰＧＡ、またはＴＰＵ（テンソル処理ユニット）であり得る。ＸＰＵ１３０１ＢまたはＹＰＵ１３０１Ｃは、異なる主要な機能ブロックを有してもよい。
図１３（ｂ）は、ＩＳＳＰ集積システム１３００の単一のモノリシックダイ１３０２を示す図である。単一のモノリシックダイ１３０２が高帯域幅ＳＲＡＭ（ＨＢＳＲＡＭ）であることを除いて、単一のモノリシックダイ１３０２の構成は、図１２（ａ）の単一のモノリシックダイ１２０２の構成と類似している。本実施形態では、単一のモノリシックダイ１３０２は、最先端のＳＭＦＡと同一のＳＭＦＡを有し（またはおよそ８０～９９％の領域を有し）、複数のＳＲＡＭアレイを有するキャッシュＬ３および／またはＬ４と、ＳＲＡＭ入出力回路１３０２Ａのための広帯域幅１３０２Ｂ入出力を有するＳＲＡＭ入出力回路１３０２Ａとのみを備える。単一のモノリシックダイ１３０２における総ＳＲＡＭは、ＳＲＡＭセルの使用率に応じて、２～５ＧＢ、５～１０ＧＢ、１０～１５ＧＢ、１５～２０ＧＢ、またはそれ以上であり得る。このような単一のモノリシックダイ１３０２は、高帯域幅ＳＲＡＭ（ＨＢＳＲＡＭ）であり得る。
図１３（ａ）および図１３（ｂ）に示すように、単一のモノリシックダイ１３０１および単一のモノリシックダイ１３０２のそれぞれは、例えば６４ビット、１２８ビット、または２５６ビットのデータバスなど、広帯域幅入出力バスを有する。単一のモノリシックダイ１３０１および単一のモノリシックダイ１３０２は、同一のＩＣパッケージまたは異なるＩＣパッケージ中に存在し得る。例えば、いくつかの実施形態では、単一のモノリシックダイ１３０１（例えば、ＨＰＣダイ）は、（例えば、ワイヤボンディング、フリップチップボンディング、はんだボンディング、２．５Ｄインターポーザシリコン貫通電極（ＴＳＶ）ボンディング、３Ｄ銅マイクロ柱ダイレクトボンディングによって）単一のモノリシックダイ１３０２に接合され、図１４に示すように集積システム１４００を形成するために単一のパッケージに封入され得る。本実施形態では、単一のモノリシックダイ１３０１および単一のモノリシックダイ１３０２の両方が同一またはほぼ同一のＳＭＦＡを有し、したがって上記のようなボンディングは、少なくとも単一のモノリシックダイ１３０１を有する（または複数のダイを有する）ウェーハ１４Ａを、少なくとも単一のモノリシックダイ１３０２を有する（または複数のダイを有する）他のウェーハ１４Ｂに直接接合することによって完了されてもよく、その後、本開示のＩＳＳＰによって提供される集積システム１４００を形成するために、接合されたウェーハ１４Ａおよび１４Ｂを複数のＳＭＦＡブロックにスライスする。ＴＳＶを有する他のインターポーザが、単一のモノリシックダイ１３０１と単一のモノリシックダイ１３０２との間に挿入され得ることも可能である。
図１５は、本開示による別のＩＳＳＰ集積システム１５００を示す図である。集積システム１５００は、ともに接合された２つ以上の単一のモノリシックダイ１３０２（図１３（ｂ）に示すような２つのＨＢＳＲＡＭダイ）を備えており、その２つの単一のモノリシックダイ１３０２のうちの一方は、その後、単一のモノリシックダイ１３０１（例えば、図１３（ａ）に示すようなＨＰＣダイ）に接合され、その後、３つ以上のダイの全てが単一のパッケージに封入される。そのため、そのようなパッケージは、ＨＰＣダイと、４２、４８、または９６ＧＢより多いＨＢＳＲＡＭとを含み得る。当然ながら、それらの２つ以上の単一のモノリシックダイ１３０２と、広帯域幅入出力バスを有する単一のモノリシックダイ１３０１とは、垂直に積層され、最先端のボンディング技術に基づいてともに接合され得る。
当然ながら、３個、４個、またはそれ以上のＨＢＳＲＡＭダイが集積システム１５００の単一のパッケージに集積可能であり、したがって、集積システム１５００におけるキャッシュＬ３およびＬ４は、１２８ＧＢまたは２５６ＧＢよりも多いＳＲＡＭであり得る。本開示のいくつかの実施形態では、集積システム１５００の単一のモノリシックダイ１３０１および１３０２は、同一のＩＣパッケージに封入され得る。
１２個のＤＲＡＭチップのスタックに基づいておよそ２４ＧＢを含む現在利用可能なＨＢＭ ＤＲＡＭメモリと比較すると、本発明は、ＨＢＭ３メモリを、より多くのＨＢＳＲＡＭ（およそ５～１０ＧＢまたは１５～２０ＧＢを有する１つのＨＢＳＲＡＭチップなど）と置き換えることができる。したがって、ＩＳＳＰにおいて、ＨＭＢメモリが必要ない、または少数のＨＢＭメモリ（４ＧＢまたは８ＧＢ未満のＨＢＭなど）しか必要としない。
本発明の統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供される集積システムの用途は上記に限定されず、ＩＳＳＰは、ＤＲＡＭデュアルインラインメモリモジュール（ＤＲＡＭ ＤＩＭＭ）を有するラックサーバなどのＤＲＡＭセル構造を用いて集積システムを形成するためにも適用可能である。
現在では、ラックサーバは、一般的にデータセンタおよびクラウドコンピューティングアプリケーションのために使用される。各ラックサーバは、１つまたは２つの上層サーバプロセッサと、ＤＲＡＭ ＤＩＭＭを挿入するための４～８個のメモリスロットとを備え得る。図１６に示すような、ＡＭＤ（登録商標）第３世代ＥＰＹＣ（登録商標）プロセッサなどの従来のハイエンドサーバプロセッサ１６００は、６４個までの処理コアと他の回路を備えることができ（例えばセキュリティ回路、通信回路を有する入出力ダイ）、ＰＣＢ基板１６１０上に搭載された後に、金属シールドケース１６１１によって密閉される９個のパッケージ化ＩＣ（８～６４個のコア１６０１～１６０８を有する８個の処理チップと、入出力、セキュリティ、通信回路１６０９を有する１つの論理ダイ）が存在する。上層サーバプロセッサ１６００の各コアは、対応する３２ＭＢのＬ３キャッシュを有し得る。
ただし、ラックサーバのマザーボード上のサーバプロセッサ１６００とＤＩＭＭスロットとの間の距離は３～１０ｃｍでもよく、このサーバプロセッサの動作頻度は、３．５Ｇ～４ＧＨｚまででもよく、ＤＤＲ５の動作頻度は４．８ＧＨｚまででもよい。したがって、このようなラックサーバにおける信号伝搬歪とＥＭＩ問題とは、常に難しい問題である。
この問題は、ラックサーバを形成するために図１２（ａ）および図１３（ａ）～図１３（ｂ）で先述したように本発明の統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）を適用することによって解決可能であり、２～２０ＧＢ（２～４ＧＢ、５ＧＢ～１０ＧＢ、１５～２０ＧＢなど）またはそれ以上を有する高帯域幅ＳＲＡＭを備える単一のモノリシックダイは、上記の開示にしたがって利用可能であり得る。論理回路（ＸＰＵおよびＹＰＵ、または３２個もしくは６４個より多いコアなど）、入出力回路、および少数のＬ１およびＬ２レベルのキャッシュを備える他の単一のモノリシックダイも同様に利用可能である。例えば、図１７は、本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるサーバプロセッサ（例えばラックサーバ）１７００を示す概略図である。
本実施形態では、単一のモノリシックダイ１７０１は、それぞれが１６または３２個のコア（それぞれがＬ１／Ｌ２キャッシュを有する）を備え得る処理チップ１７０１１および１７０１２を備えており、上層サーバプロセッサ１６００に元は配置されていた他の回路１７０１３（例えば入出力回路、セキュリティ回路、通信回路）も、単一のモノリシックダイ１７０１に集積されることが可能であり、上層サーバプロセッサ１６００に元は配置されていた２～５ＧＢ（または５～１０ＧＢまたは１０ＧＢ～１５ＧＢ）のＬ３／Ｌ４ＳＲＡＭキャッシュが第２の単一のモノリシックダイ１７０２に集積されることが可能である。
それによって、最新のサーバプロセッサ（ＡＭＤ（登録商標）第３世代ＥＰＹＣ（登録商標）プロセッサ）１６００に元は配置された９個の分離したパッケージ化ＩＣが、本発明によって提供されるＩＳＳＰに基づいた２つの分離したモノリシックダイ１７０１および１７０２に移されてもよく、図１７に示すように、一方の単一のモノリシックダイ１７０１は３２～６４個の処理コアと、Ｌ１／Ｌ２ＳＲＡＭキャッシュと、他の回路（例えば、入出力回路、セキュリティ回路、通信回路）とを有しており、モノリシックダイ１７０２は２～５ＧＢ（または５～１０ＧＢまたは１０ＧＢ～１５ＧＢ）またはそれ以上のＬ３／Ｌ４ＳＲＡＭキャッシュを有する。
さらに、本発明の統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）に基づく、その面積が４～６λ２または４－１０λ２程度に小さくてもよい新規のＤＲＡＭセル構造（「Ｍセル１８００」）が開示される。図１８（ａ）～図１８（ｆ）は、本開示の一実施形態によるＭセル１８００を作製するための一連の処理構造を示す断面図である。Ｍセル１８００の形成は、以下のステップを含む。
最初に、複数のアクセストランジスタＡＱ１、ＡＱ２およびＡＱ３のワード線およびゲート構造（高ｋの絶縁層１３０４およびゲート材料１３０６を含む）が、基板２０２の水平シリコン表面（以下「ＨＳＳ」）のＵ字型の窪みにおいて形成される。図１８（ａ）に示すように、交差点の正方形で露出される水平半導体表面（ＨＳＳ）または元の半導体表面（ＯＳＳ）は、異方性エッチング技術によってエッチングされて、窪み（Ｕ字型など）を形成し、このＵ字型窪みは、上記アクセストランジスタのＵ字型チャネル１３１２用であり、例えば、Ｕ字型窪みの垂直深さは、ＨＳＳからおよそ６０ｎｍであり得る。アクセストランジスタのＵ字型窪みが露出されているため、チャネルドープ設計が、後続の高ｋ金属ゲート構造形成後のアクセストランジスタの所望の閾値電圧のためにＵ字型窪みのＵ字型チャネル１３１２に注入する、ある程度適切に設計されたホウ素（ｐ型ドーパント）濃度によって実現可能である。
適切な高Ｋ絶縁層１３０４が、アクセストランジスタのゲート誘電層として形成され、高Ｋ絶縁層１３０４の２つの縁部の最上部はＨＳＳより高くなり得る。その後、ワード線コンダクタンスに対して適切であり、アクセストランジスタがより低い閾値電圧を有するための目標仕事関数性能を実現できる、適切なゲート材料１３０６を選択する（適切なゲート材料１３０６を選択する目的は、昇圧されたワード線電圧レベルを可能な限り低くなるように下げながらも、コンデンサへの十分な充電量の回復を完了する際に、さらに他方で信号感知のためにより高速な電荷転送を促進する際に十分なデバイス駆動を提供することである）。
ゲート材料１３０６は、２つの隣り合った長手方向の縞（酸化膜－３層１１０２および窒化膜－２層１１０４）間のＵ字型窪みを埋める程度の厚さである。その後、ゲート材料１３０６がエッチバックされて、２つの隣り合った長手方向の縞（酸化膜－３層１１０２および窒化膜－２層１１０４）間に挟まれた長手方向（Ｙ方向）のワード線が結果として得られる。新規で提案される、Ｕ字型チャネル１３０２を有するアクセストランジスタ（以下Ｕ型トランジスタと呼ばれる）は、最先端の埋め込みワード線設計で一般的に使用されるリセストランジスタとは異なる。Ｕ型トランジスタは、その本体がＹ方向（すなわちチャネル幅方向）に沿ってＣＶＤ－ＳＴＩ－酸化膜２に囲まれた２つの側部を有し、そのチャネル長が、Ｕ型トランジスタのドレインに対応する側部上のＵ字型チャネル１３１２の１つの縁の深さと、Ｕ字型チャネル１３１２の底部の長さと、Ｕ型トランジスタのソースに対応する側部上のＵ字型チャネル１３１２のもう１つの縁部の深さとを含む。
Ｕ型トランジスタとリセストランジスタとの構造の違いのため、Ｕ型トランジスタのチャネル長は非常に良好に制御可能である。加えて、ＨＳＳが固定されているため、Ｕ型トランジスタのドレインおよびソースのドーパント濃度プロファイルは、それぞれ、どのようにＵ型トランジスタのドレインおよびソースを完成させるかに関して後述される際により明確に説明するように、デバイス設計パラメータのばらつきが少なく、非常に制御可能である。加えて、２つの隣り合った長手方向の縞（酸化膜－３層１１０２および窒化膜－２層１１０４）間における自己整合によってＵ型トランジスタのゲート構造と長手方向のワード線とを同時に形成するため、ワード線はＨＳＳの下方になく、ワード線がＨＳＳの下方にないことは、一般的に使用されている埋め込みワード線とは非常に異なる設計および性能パラメータを示している。加えて、ワード線（すなわちゲート材料１３０６）の高さは、エッチバック技術（図１８（ａ）に示す）を使用することによって複合層（酸化膜－３層１１０２および窒化膜－２層１１０４から構成される）の高さよりも低くなるように設計される。
次に、酸化膜－７層から形成される酸化膜－７プラグは、ＨＳＳ－１／３の下のソース領域の中心に形成されるホール－１／３に形成され、金属層２８０２から形成されるタングステンプラグは、ＵＧＢＬ（ＨＳＳの下方のアンダーグラウンドビット線）と接続するためにドレイン領域に形成されるホール－１／２内部に形成され、ネックレス型導電性ｎ＋シリコン３２０２（ｎ＋シリコンドレインカラーと呼ばれる）は、アクセストランジスタＡＱ１、ＡＱ２それぞれのドレイン－１およびドレイン－２として、さらにＵＧＢＬとアクセストランジスタＡＱ１、ＡＱ２との間の導電性ブリッジ（すなわちブリッジ接点）（図１８（ｂ）に示す通り）として、ホール－１／２の２つの側部のＨＳＳに接続する。
高（ｅｌｅｖａｔｅｄ）ソース電極ＥＨ－１Ｓおよび高（ｅｌｅｖａｔｅｄ）ドレイン電極ＥＨ－１Ｄは、露出されたＨＳＳを種として使用して選択エピタキシーシリコン成長技術によってＨＳＳの垂直方向で上方にそれぞれ形成され、高ソース電極ＥＨ－２Ｓおよび高ドレイン電極ＥＨ－２Ｄは、高品質シリコン種（図１８（ｃ）に示す通り）としてソース電極ＥＨ－１Ｓおよびドレイン電極ＥＨ－１Ｄの露出されたシリコン表面を使用して別の選択的エピタキシャルシリコン成長プロセスを実行することによってそれぞれ形成される。
高ソース電極ＥＨ－１Ｓおよび高ドレイン電極ＥＨ－１Ｄは、露出されたＨＳＳを種として使用することによって徐々に良好に成長するため、多結晶または非晶質のシリコン材料ではなく純粋なシリコン材料でもよい。高ソース電極ＥＨ－１Ｓと高ドレイン電極ＥＨ－１Ｄとの両方は、Ｘ方向に沿って左側壁と右側壁上でゲート構造／ワード線と酸化膜－５スペーサとによって囲まれる。Ｙ方向に沿った他方の２つの側壁が広く開いているが、ＣＶＤ－ＳＴＩ－酸化膜２は、選択的エピタキシャルシリコンを成長させるためのシーディング機能を提供できず、したがって選択的エピタキシーシリコン成長は、結果として純シリコン材料が何らかの横方向過成長となるはずであり、ＣＶＤ－ＳＴＩ－酸化膜２の縁部において止まり、近傍の電極の接続を引き起こす可能性がない。加えて、高ソース電極ＥＨ－１Ｓまたは高ドレイン電極ＥＨ－１Ｄがトランジスタのチャネル領域とのより良好な電気接続を有するように、高ソース電極ＥＨ－１Ｓおよび高ドレイン電極ＥＨ－１Ｄの成長後、任意のＲＴＡ（急速な温度アニーリング）のステップが利用されて、高ソース電極ＥＨ－１Ｓまたは高ドレイン電極ＥＨ－１Ｄの下にＮＬＤＤ（ｎ＋低ドープドレイン）４０１２を形成することができる。
高ソース電極ＥＨ－２Ｓおよび高ドレイン電極ＥＨ－２Ｄを成長させるための選択的エピタキシャルシリコン成長プロセス中に、高ソース電極ＥＨ－２Ｓ（または高ドレイン電極ＥＨ－２Ｄ）と後で形成される積層蓄積コンデンサ（ＳＳＣ）の蓄積電極との間の低抵抗率接続に備えるために、適切に設計されたより高いその場のｎ＋ドーピング濃度が高ソース電極ＥＨ－２Ｓおよび高ドレイン電極ＥＨ－２Ｄで達成可能である。高ソース電極ＥＨ－１Ｓおよび高ソース電極ＥＨ－２Ｓの組み合わせは、高ソース電極ＥＨ－１＋２Ｓと呼ばれる（同様に、高ドレイン電極ＥＨ－１Ｄおよび高ドレイン電極ＥＨ－２Ｄの組み合わせは高ドレイン電極ＥＨ－１＋２Ｄと呼ばれる）。加えて、高ソース電極ＥＨ－１＋２Ｓを例にとると、高ソース電極ＥＨ－１＋２Ｓの上部分、すなわち高ソース電極ＥＨ－２Ｓは、何らかの高品質を有し、一側壁および反対側の側壁上のスペーサに直接当接するｎ＋ドープシリコン材料は、ゲート構造／ワード線に近く、他方の２つの側壁は長手方向のワード線に沿ってＹ方向で広く開いている。高ソース電極ＥＨ－１＋２Ｓの高さ（高ドレイン電極ＥＨ－１＋２Ｄの高さ）は、スペーサの高さよりも低くなるように適切に設計される。
図１８（ｄ）に示すように、酸化膜絶縁層（高品質酸化膜ｂｂ層４７０２の一部分）が、その後、この時点で蓄積コンデンサ用の蓄積電極の一部として使用可能なＥＨ－１＋２Ｄ電極の底部からドレイン領域を良好に絶縁するために形成される。
図１８（ｅ）に示すように、ＬＧＳ－２Ｄ領域およびＬＧＳ－２Ｓ領域は、それぞれ、高ソース電極ＥＨ－２Ｓと高ドレイン電極ＥＨ－２Ｄに基づいて選択的成長法によってドレイン側とソース側に形成される。さらに、ＬＧＳ－２ＤＳ領域も、ＬＧＳ－２Ｄ領域とＬＧＳ－２Ｓ領域とを接続するために選択的成長法によって形成される。
次に、図１８（ｆ）に示すように、以下の記載においてどのように完成させるかが示される蓄積コンデンサ用のツインタワー状の蓄積電極（電極の２つのツインタワーであり、それぞれ、ドレイン側で高く隆起した電極をＬＧＳ－２Ｄ－タワーと呼び、ソース側の他方の高く隆起した電極をＬＧＳ－２Ｓ－タワーと呼ぶ）を創製するための種として露出ＬＧＳ－２Ｄ領域および露出ＬＧＳ－２Ｓ領域を使用することによって、別の選択エピタキシーシリコン成長が実行される。その後、Ｍセル１８００（または、電極の形状がＨ字型のためＨＣｏＴセルと呼ぶ）は、高Ｋ誘電絶縁体と厚膜金属層（例えばタングステン）６１０２とを堆積し、その後、金属層６１０２をエッチバックするか、またはＣＭＰ法を使用して金属層６１０２を研磨し、結果として平坦な表面を得ることによって形成可能である。この新規発明のＨＣｏＴセルは、（蓄積コンデンサの）ツインタワー状のＨ字型蓄積電極が高Ｋ誘電絶縁体２ ６００２によって完全に囲まれており、その外部は固定電圧（例えば中間ＶＣＣ）でバスが駆動される（ｂｕｓｅｄ）対電極板金属層（すなわち金属層６１０２）によって完全に被覆される。
まとめると、提案されるＨＣｏＴセルは、ＤＲＡＭセルのサイズをコンパクトにするだけでなく、ＤＲＡＭ動作中の信号対雑音比を改善する。コンデンサがアクセストランジスタ上に配置されアクセストランジスタの大部分を包含するため、さらにはＤＲＡＭセルにおけるそれらの重要な微小構造の形状を配置および接続する垂直方向および水平方向の両方の自己整合技法を発明したことによって、新規のＨＣｏＴセルアーキテクチャは、最小物理的特性サイズが１０ナノメートルよりも大幅に小さい場合でも少なくとも４～１０個の四角形のユニットの利点を有し得る。Ｈコンデンサの面積は、ＨＣｏＴセルの面積の５０％～７０％を占有し得る。ＨＣｏＴセル構造の製造プロセスに関する詳細な説明については、２０２１年６月２日に出願され、「ＭＥＭＯＲＹ ＣＥＬＬ ＳＴＲＵＣＴＵＲＥ」と題した米国特許出願第１７／３３７，３９１号を参照してもよく、内容全体が本明細書に組み込まれている。
さらに、新規ＨＣｏＴセルアーキテクチャにおけるコンデンサの金属電極は、放熱のために効率的なルートを提供し、したがって動作中のＨＣｏＴセルの温度がそれに応じて低くなる場合があり、そのような低い温度は、したがって、コンデンサからの漏洩電流と熱雑音／動作雑音との両方を低減する。加えて、金属電極は、さらに、アクセストランジスタを通過するワード線を包含し、このような包含されたワード線とシリコン表面の下に形成されたアンダーグラウンドビット線（ＵＧＢＬ）との組み合わせが、異なるワード線／ビット線間の相互結合雑音を効果的に遮蔽でき、それによって従来のＤＲＡＭセルアレイ動作において問題となっているパターン感度事項が劇的に低減され得る。その上、本発明のシリコン表面の下のＵＧＢＬは、ビット線の抵抗率およびキャパシタンスを柔軟に下げることができ、したがってコンデンサとビット線との間の電荷共有期間中の信号感度が改善されることができ、それによってＨＣｏＴセルの新規アーキテクチャの動作速度も同様に改善され得る。
Ｍセルの面積として４λ２を例にとると、異なるテクノロジーノードに基づく２６ｍｍ×３３ｍｍのＳＭＦＡ内の総バイト数（５０％のＤＲＡＭセル使用率、すなわちＳＭＦＡの５０％がＤＲＡＭセルのために使用され、ＳＭＦＡの残りがＤＲＡＭの入出力回路のために使用されることを想定）は、本発明による新規ＳＲＡＭのサイズが１００λ２であるため、上記の表１のＳＲＡＭの総バイト数の２５倍となり得る。例えば、テクノロジーノード＝５ｎｍで、２６ｍｍ×３３ｍｍのＳＭＦＡは、少なくとも５３７ＧＢ（２１．５ＧＢ×２５）のＤＲＡＭを収容でき、使用率が５０％を上回る場合により多く提供し得る。２６ｍｍ×３３ｍｍのＳＭＦＡは、テクノロジーノード＝１４ｎｍで少なくとも６８．５ＧＢ（２．７４ＧＢ×２５）のＤＲＡＭ、テクノロジーノード＝１０ｎｍで１３４ＧＢ（５．３６ＧＢ×２５）のＤＲＡＭ、テクノロジーノード＝７ｎｍで２７２．５ＧＢ（１０．９ＧＢ×２５）のＤＲＡＭを収容できる。それによって、６４～５１２ＧＢ（６４ＧＢ、１２８ＧＢ、２５６ＧＢ、または５１２ＧＢなど）のモノリシックＤＲＡＭダイが利用可能となることができ、モノリシックＤＲＡＭダイの上部は対電極によって被覆される。当然ながら、許容範囲、ばらつき、従来のバックエンドオブライン技術を考慮すると、単一のモノリシックダイのＳＭＦＡ（２６ｍｍ×３３ｍｍ）は、上述した異なるテクノロジーノードで１／４～１／２倍のＤＲＡＭサイズなど、ＭセルＤＲＡＭのより小さいボリュームを収容し得る。例えば、単一のモノリシックダイは、本明細書で提案される異なる技術および従来のバックエンドオブライン技術の選択的使用のため、およそ１６～１２８ＧＢ（例えば、１６、３２、６４、または１２８ＧＢ）または３２～２５６ＧＢ（３２、６４、１２８、または２５６ＧＢなど）を収容し得る。
図１９（ａ）は、本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるサーバプロセッサ１９００を示す概略図である。図１９（ｂ）は、図１９（ａ）に示されるようなサーバプロセッサ１９００を示す断面図である。本実施形態では、サーバプロセッサ１９００は、単一のモールドパッケージに３つのモノリシックダイを備えており、１つのモノリシックダイは、論理回路（ＸＰＵおよびＹＰＵ、または３２個もしくは６４個を上回るコア）、入出力回路、および少数のＬ１およびＬ２レベルのキャッシュを備える単一のモノリシックダイ１９０１であり、もう１つのモノリシックダイは、２～１５ＧＢ（例えば、５～１５ＧＢのＳＲＡＭ、２．５ＧＢ～７．５ＧＢ、１０ＧＢ、２０ＧＢ、またはそれ以上のＬ３／Ｌ４キャッシュなど）を有するＳＲＡＭモノリシックダイ１９０２であり、残りのモノリシックダイは、１６～１２８ＧＢ（例えば、１６、３２、６４、または１２８ＧＢ）または３２～２５６ＧＢ（例えば、３２、６４、１２８、または２５６ＧＢなど）またはそれ以上を有するＤＲＡＭモノリシックダイ１９０３である。これらの３つのダイ１９０１、１９０２、および１９０３は、基板（ＡＢＦ基板またはシリコンインターポーザ基板など）１９１１上に垂直に積層され、モールドまたはシールドコンパウンド１９１２によって密閉される。これらの３つのダイ１９０１、１９０２、および１９０３は、それぞれ、はんだバンプ１９１４ならびにマイクロバンプ１９１５および１９１６のうちの少なくとも１つを介して、基板１９１１に電気的に接続され、ボールグリッドアレイ（ＢＧＡボール）１９１３によって外部装置（図示せず）に電気的に接続される。ＤＲＡＭモノリシックダイ１９０３の対電極１９０３ａの上部の金属は、放熱のために露出され得る。
ただし、単一のモールドパッケージの構造は、この点に限定されない。例えば、図２０は、本開示のさらに他の実施形態によるサーバプロセッサ２０００を示す断面図である。ＤＲＡＭモノリシックダイ１９０３の対電極１９０３ａの上部金属が、本実施形態では、基準電圧をＤＲＡＭモノリシックダイ１９０３の対電極１９０３ａに提供するだけでなく、ＤＲＡＭモノリシックダイ１９０３のための別の放熱ルートを提示する他の上部リードフレーム２００２によって被覆され得ることを除いて、サーバプロセッサ２０００の構造は、図１９（ｂ）に示すようなサーバプロセッサ１９００の構造と類似している。その後、モールド／シールドコンパウンド２００１は、３つのダイ１９０１、１９０２、および１９０３を囲む。
さらに、高性能コンピューティングのために、別の基板（ＡＢＦ基板またはＰＣＢ基板など）２１０１に取り付けられ金属シールドケース２１０２によって密閉された２つのＩＳＳＰサーバプロセッサ（例えば、上記で示すようなサーバプロセッサ２０００および２０００’など）を備える新規のＩＳＳＰラックサーバユニット２１００が提案される。図２１（ａ）は、本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるＩＳＳＰラックサーバユニット２１００を示す図である。図２１（ｂ）は、図２１（ａ）に示されるようなラックサーバユニット２１００を示す断面図である。このような新規のＩＳＳＰラックサーバユニット２１００は、３２～５１２ＧＢまたは１ＴＢのＤＲＡＭと、４～３０ＧＢまたは４０ＧＢのＳＲＡＭとを備え得る。さらに、全ＤＲＡＭがシールドコンパウンドおよび金属シールドケース２１０２によって密閉されるため、ＥＭＩ問題が改善され得る。加えて、ＤＲＡＭチップ（例えば、ＤＲＡＭモノリシックダイ１９０３など）が、各ＩＳＳＰサーバプロセッサ（例えば、サーバプロセッサ２０００など）において論理チップ（例えば、単一のモノリシックダイ１９０１）に非常に近い（数ｍｍ）ため、信号伝搬歪がＩＳＳＰラックサーバユニット２１００において劇的に低減される。
ＩＳＳＰラックサーバユニット２２００におけるＤＲＡＭ容量を増加するために、Ｍセル構造１８００に基づく２つのモノリシックＤＲＡＭチップ２２０１および２２０２がモールド／シールドコンパウンド２２０５に密閉され得る。図２２は、本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるＩＳＳＰラックサーバユニット２２００を示す図である。本実施形態では、ＤＲＡＭチップ（下部チップ）２２０１が上下反対になり、もう１つのＤＲＡＭチップ２２０２（上部チップ）へ接合され（マイクロバンピングまたは銅柱バンピングによるＲＤＬなど）、下部ＤＲＡＭチップ２２０１は、ワイヤボンディング２２０４によって基板（ＡＢＦ基板またはシリコンインターポーザ基板など）２２０３へ電気的に結合される。上部ＤＲＡＭチップ２２０２の信号は、下部ＤＲＡＭチップ２２０１を介して基板２２０３へ送信される。上部ＤＲＡＭチップ２２０２の対電極２２０２ａは、より良好な放熱のために露出され得る。図２２に示すようなこの「デュアルＤＲＡＭパッケージ」は、３２～５１２ＧＢ（２５６ＧＢ、５１２ＧＢなど）または１ＴＢの記憶容量を有し得る。
図２３（ａ）は、本開示のさらに他の実施形態による、統合スケーリングおよびストレッチングプラットフォーム（ＩＳＳＰ）によって提供されるＩＳＳＰラックサーバユニット２３００を示す図である。図２３（ｂ）は、図２３（ａ）に示されるようなサーバプロセッサ２３００を示す断面図である。本実施形態では、大記憶容量用の他のＩＳＳＰラックサーバユニット２３００が提案され、上述した１つのＩＳＳＰサーバプロセッサ（例えば、図１９（ａ）に示すようなサーバプロセッサ２０００）と、基板（ＡＢＦ基板またはＰＣＢ基板など）２３０１に取り付けられ金属シールドケース２３０２によって密閉される上述した２つの「デュアルＤＲＡＭパッケージ」（すなわち２２００および２２００’）とを備える。
このような新規のＩＳＳＰラックサーバユニット２３００は、８０～６４０ＧＢ（５１２ＧＢなど）と、１ＴＢまたは２ＴＢのＤＲＡＭと、２～１５ＧＢ（１０ＧＢなど）またはそれ以上のＳＲＡＭとを備え得る。さらに、全ＤＲＡＭがシールドコンパウンド１９１２および金属シールドケース２３０２によって密閉されるため、ＥＭＩ問題が改善され得る。加えて、ＩＳＳＰサーバプロセッサ（サーバプロセッサ１９００）およびデュアルＤＲＡＭパッケージ（ＩＳＳＰラックサーバユニット２２００）の上部が、ＤＲＡＭチップの対電極（例えばＤＲＡＭモノリシックダイ１９０３の対電極１９０３ａの上部金属および／または上部ＤＲＡＭチップ２２０２の対電極２２０２ａ）によって被覆されるため、金属シールドケース２３０２は、より良好な放熱のために上記の対電極１９０３ａおよび／または２２０２ａに熱的に結合され得る（図示せず）。
ムーアの法則の成功を可能にする単一のダイ上のモノリシック集積は、特に写真印刷技術の限界により、現在限界に直面している。一方では、ダイに印刷された最小フィーチャーサイズは、その寸法を拡大縮小するのに非常にコストがかかるが、また他方では、ダイサイズがスキャナ最大露光領域面積によって制限されている。しかし、プロセッサの機能が増え、多様化していることから、モノリシックダイに集積することが困難になっている。さらに、各々の主要な機能のダイ上の小型のｅＳＲＡＭと、外付けＤＲＡＭまたは内蔵ＤＲＡＭとがいささか重複して存在するということは、最適化された望ましいソリューションではない。モノリシックダイまたはＳＯＣダイにおける統合スケーリングおよび／またはストレッチングプラットフォーム（ＩＳＳＰ）に基づくと、以下が実現される。
（１）ＦＰＧＡ、ＴＰＵ、ＮＰＵ、ＣＰＵ、またはＧＰＵのような単一の主要な機能ブロックが大幅に小さいサイズに縮小可能である。
（２）モノリシックダイに、より多くのＳＲＡＭが形成され得る。
（３）このＩＳＳＰによって小型化した、ＧＰＵおよびＦＰＧＡ（または他の組み合わせ）などの２つ以上の主要な機能ブロックは、同一のモノリシックダイにおいてともに集積可能である。
（４）モノリシックダイに、より多くのレベルのキャッシュを存在させることができる。
（５）上記のようなＩＳＳＰモノリシックダイは、不均一集積に基づく他のダイ（例えばｅＤＲＡＭ）と組み合わせることができる。
（６）Ｌ１およびＬ２キャッシュを有するＨＰＣダイ１は、単一のパッケージにおけるＬ３およびＬ４キャッシュとして利用される１つまたは複数のＨＢＳＲＡＭダイ２に電気的に接続（ワイヤボンディングまたはフリップチップボンディングなど）可能であり、ＨＰＣダイ１およびＨＢＳＲＡＭダイ２のそれぞれがＳＭＦＡを有する。
（７）ＩＳＳＰにおいてＨＭＢメモリが必要ない、またはわずかなＨＢＭメモリしか必要でない。
（８）データセンタおよびクラウドコンピューティングアプリケーションに対して、単一のモールドパッケージにおいて３つのモノリシックダイを有するＩＳＳＰサーバプロセッサが提案され、１つのモノリシックダイが、論理回路（ＸＰＵおよびＹＰＵ、３２または６４個を上回る数のコアなど）と、入出力回路と、Ｌ１およびＬ２レベルの少数のＳＲＡＭキャッシュを備える単一のモノリシックダイであり、もう１つのモノリシックダイは、１０ＧＢ、２０ＧＢ、またはそれ以上のＬ３／Ｌ４キャッシュを有するＳＲＡＭモノリシックダイであり、残りのモノリシックダイは、１２８ＧＢ、２５６ＧＢ、５１２ＧＢ、またはそれ以上を有するＤＲＡＭモノリシックダイである。
（９）２つ以上のＩＳＳＰサーバプロセッサは、高性能コンピューティングのためのＩＳＳＰラックサーバユニットとして、ＰＣＢ基板に取り付けられ、金属シールドケースによって密閉され得る。
（１０）上述した１つのＩＳＳＰサーバプロセッサおよび２つの「デュアルＤＲＡＭパッケージ」が、大記憶容量のためのＩＳＳＰラックサーバユニットとして、ＰＣＢ基板に取り付けられ、その後、金属シールドケースによって密閉され得る。
本発明が、例として、さらに好適な実施形態に関して説明されたが、本発明がそれに限定されないことを理解されたい。逆に、様々な修正ならびに類似の構成および手順を網羅することが意図され、したがって添付の特許請求の範囲には、そのような修正ならびに類似の構成および手順を全て包含するように最も広い解釈が与えられるべきである。
７０２ｃ シリコン領域
７３１ａ 第１の導体柱部分
７３１ｂ 第３の導体柱部分
７３２ａ 第２の導体柱部分
７３２ｂ 第４の導体柱部分
３３ ゲート構造
３３１ ゲート誘電層
３３２ ゲート導電層
３３３ 誘電キャップ
３４ スペーサ
３４１ 酸化膜層
３４２ 窒化膜層
４８ 局所絶縁
４９ ＳＴＩ
５１ ＮＭＯＳトランジスタ
５２ ＰＭＯＳトランジスタ
５５ ソース領域
５６ ドレイン領域
１０００ 集積システム
１００１Ａ 論理回路
１００１Ｂ ＳＲＡＭ回路
１００１Ｃ パッド領域
１１００ ＩＳＳＰ集積システム
１１０１ モノリシックダイ
１１０１Ａ ＸＰＵ
１１０１Ｂ 入出力回路
１１０１Ｃ ＹＰＵ
１１０２ 酸化膜－３層
１１０４ 窒化膜－２層
１２０２ 単一のモノリシックダイ
１２０２Ａ 入出力回路
１２０２Ｂ 高帯域幅ＳＲＡＭ回路
１３００ 他のＩＳＳＰ集積システム
１３０１ 単一のモノリシックダイ
１３０１Ａ 広帯域幅入出力回路
１３０１Ｂ ＸＰＵ
１３０１Ｃ ＹＰＵ
１３０２ 単一のモノリシックダイ
１３０２Ａ ＳＲＡＭ入出力回路
１３０２Ｂ 広帯域幅入出力
１３０４ 絶縁層
１３０６ ゲート材料
１３１２ Ｕ字型チャネル
１４００ 集積システム
１４Ａ、１４Ｂ ウェーハ
１５００ ＩＳＳＰ集積システム
１６００ 上層サーバプロセッサ
１７００ サーバプロセッサ
１７０１、１７０２ 単一のモノリシックダイ
１７０１１、１７０１２ 処理チップ
１７０１３ 入出力回路および通信回路
１８００ Ｍセル
１９００ サーバプロセッサ
１９０１、１９０２、１９０３ モノリシックダイ
１９０３ａ 対電極
１９０２ シールドコンパウンド
１９１３ ＢＧＡボール
１９１４ はんだバンプ
１９１５、１９１６ マイクロバンプ
２２００ ＩＳＳＰラックサーバユニット
２２０１、２２０２ ＤＲＡＭチップ
２２０２ａ 対電極
２２０３ 基板
２２０４ ワイヤボンディング
２３００ ＩＳＳＰラックサーバユニット
２３０１ 基板
２３０２ 金属シールドケース

Claims (14)

  1. 基板と、
    処理ユニット回路が形成される第１のモノリシックダイと、
    複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイが形成される第２のモノリシックダイであって、前記複数のＳＲＡＭアレイが少なくとも２～１５Ｇバイトを有する、第２のモノリシックダイと、
    複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイが形成される第３のモノリシックダイであって、前記複数のＤＲＡＭアレイが少なくとも１６～２５６Ｇバイトを有する、第３のモノリシックダイと
    を備えるＩＣパッケージであって、
    前記第１のモノリシックダイ、前記第２のモノリシックダイ、および前記第３のモノリシックダイは、前記基板の上に垂直に積層される、
    ＩＣパッケージ。
  2. 前記第１のモノリシックダイが特定のテクノロジープロセスノードによって定義されるスキャナ最大露光領域面積と同一またはほぼ同一のダイ面積を有し、前記第２のモノリシックダイが前記特定のテクノロジープロセスノードによって定義される前記スキャナ最大露光領域面積と同一またはほぼ同一のダイ面積を有し、前記第３のモノリシックダイが前記特定のテクノロジープロセスノードによって定義される前記スキャナ最大露光領域面積と同一またはほぼ同一のダイ面積を有する、請求項１に記載のＩＣパッケージ。
  3. 前記スキャナ最大露光領域面積が、２６ｍｍ×３３ｍｍまたは８５８ｍｍ２以下である、請求項２に記載のＩＣパッケージ。
  4. 前記第１のモノリシックダイおよび前記第２のモノリシックダイが単一のパッケージ内に封入され、前記第３のモノリシックダイが前記第２のモノリシックダイを介して前記第１のモノリシックダイに電気的に接続される、請求項１に記載のＩＣパッケージ。
  5. 前記複数のＤＲＡＭアレイが、少なくとも１２８Ｇバイト、２５６Ｇバイト、または５１２Ｇバイトを備える、請求項１に記載のＩＣパッケージ。
  6. 前記処理ユニット回路が第１の処理ユニット回路および第２の処理ユニット回路を備えており、前記第１の処理ユニット回路が複数の第１の論理コアを備えており、前記複数の第１の論理コアのそれぞれが第１のＳＲＡＭセットを備えており、前記第２の処理ユニット回路が複数の第２の論理コアを備えており、前記複数の第２の論理コアのそれぞれが第２のＳＲＡＭセットを備えており、前記第１の処理ユニット回路または前記第２の処理ユニット回路が、グラフィック処理ユニット（ＧＰＵ）、中央演算装置（ＣＰＵ）、テンソル処理ユニット（ＴＰＵ）、ネットワーク処理ユニット（ＮＰＵ）、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）からなるグループから選択される、請求項１に記載のＩＣパッケージ。
  7. 前記複数のＤＲＡＭアレイが、前記第３のモノリシックダイの上に対電極を備える、請求項１に記載のＩＣパッケージ。
  8. 前記第１のモノリシックダイ、前記第２のモノリシックダイ、および前記第３のモノリシックダイを密閉するモールドまたはシールドコンパウンドをさらに備えており、前記対電極の上面は露出され、前記モールドまたはシールドコンパウンドによって被覆されない、請求項７に記載のＩＣパッケージ。
  9. 前記対電極および前記基板の前記上面に接触される上部リードフレームと、
    前記第１のモノリシックダイ、前記第２のモノリシックダイ、前記第３のモノリシックダイ、および前記上部リードフレームを密閉するモールドまたはシールドコンパウンドと
    をさらに備える、請求項８に記載のＩＣパッケージ。
  10. 基板と、
    第１の複数のＤＲＡＭアレイが形成される第１のＤＲＡＭモノリシックダイであって、前記第１の複数のＤＲＡＭアレイが少なくとも１６～２５６Ｇバイトを備えており、前記第１の複数のＤＲＡＭアレイが前記第１のＤＲＡＭモノリシックダイの上部分上に第１の対電極を含む、第１のＤＲＡＭモノリシックダイと、
    第２の複数のＤＲＡＭアレイが形成される第２のＤＲＡＭモノリシックダイであって、前記第２の複数のＤＲＡＭアレイが少なくとも１６～２５６Ｇバイトを備えており、前記第２の複数のＤＲＡＭアレイが前記第２のＤＲＡＭモノリシックダイの上部分上に第２の対電極を備える、第２のＤＲＡＭモノリシックダイと
    を備えるＩＣパッケージであって、
    前記第１のＤＲＡＭモノリシックダイおよび前記第２のＤＲＡＭモノリシックダイが前記基板の上に垂直に積層され、前記第２のＤＲＡＭモノリシックダイの前記第２の対電極が前記基板に接触され、前記第１のＤＲＡＭモノリシックダイが前記第２のＤＲＡＭモノリシックダイを介して前記基板に電気的に接続される、
    ＩＣパッケージ。
  11. 前記第２のＤＲＡＭモノリシックダイが電気的ボンディングによって前記基板に電気的に結合される、請求項１０に記載のＩＣパッケージ。
  12. キャリア基板と、
    請求項１に記載の第１のＩＣパッケージであって、前記第１のＩＣパッケージが前記キャリア基板に接合される、第１のＩＣパッケージと、
    請求項１または請求項１０に記載の第２のＩＣパッケージであって、前記第２のＩＣパッケージが前記キャリア基板に接合される、第２のＩＣパッケージと、
    前記第１のＩＣパッケージおよび前記第２のＩＣパッケージを密閉する金属シールドケースと
    を備える集積システム。
  13. 請求項１０に記載の第３のＩＣパッケージであって、前記第３のＩＣパッケージが前記キャリア基板に接合される、第３のＩＣパッケージと、
    前記第１のＩＣパッケージ、前記第２のＩＣパッケージ、および前記第３のＩＣパッケージを密閉する金属シールドケースであって、前記第２のＩＣパッケージが請求項１０に記載のＩＣパッケージである、金属シールドケースと
    をさらに備える、請求項１２に記載の集積システム。
  14. 前記金属シールドケースが前記第２のＩＣパッケージの前記第１のＤＲＡＭモノリシックダイの上部分上の第１の対電極に熱的に結合され、前記第３のＩＣパッケージの前記第１のＤＲＡＭモノリシックダイの上部分上の第１の対電極に熱的に結合される、
    請求項１３に記載の集積システム。
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