CN115083472A - Sram单元 - Google Patents

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CN115083472A CN202210241142.1A CN202210241142A CN115083472A CN 115083472 A CN115083472 A CN 115083472A CN 202210241142 A CN202210241142 A CN 202210241142A CN 115083472 A CN115083472 A CN 115083472A
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卢超群
黄立平
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Abstract

SRAM单元包括多个晶体管、耦接多个晶体管的一组接点、电耦接多个晶体管的字节线、电耦接多个晶体管的比特线和比特线条、电耦接多个晶体管的VDD接线，电耦接多个晶体管的VSS接线。其中，随着SRAM单元，在不同技术节点的最小特征尺寸(λ)逐渐变小，由最小特征尺寸的平方表示之该SRAM单元的面积尺寸相同或基本相同。

Description

SRAM单元
技术领域
本发明是有关于一种存储器结构，且特别是有关于一种能够精确控制尺寸以有效缩小静态随机存取存储器(Static Random Access Memory,SRAM)结构尺寸的SRAM结构。
背景技术
积体电路性能和成本的改进主要透过根据摩尔定律的制程缩放技术实现，但是随着微型化到28nm(或更低)制程的晶体管性能的制程变化是一个挑战。特别是，为提高储存密度而缩小SRAM元件、降低工作电压(VDD)以降低待机功耗、以及实现更大容量SRAM所需的提高产量，变得越来越难以实现。
SRAM是常用的存储器之一。SRAM通常包括SRAM阵列和外围电路，包括列位址解码器、行位址解码器和输入/输出电路等。SRAM阵列包括多个SRAM单元，每个SRAM单元包含一个静态锁存器(static latch)和两个交叉耦合的反相器(inverter)，因此它不需要DRAM周期性刷新来保留储存的信息，只要有足够的电源电压用于单元，即高电位电压VDD和低电位电压VSS。相同的高电位电压VDD和低电位电压VSS也连接到SRAM外围电路(解码器、I/O电路)。此外，高电位电压VDD通常对应于SRAM中储存的逻辑“1”，而低电位电压VSS对应于SRAM中储存的逻辑“0”。
图1绘示了SRAM单元架构，即六晶体管(6-T)SRAM单元。它由两个交叉耦合的反相器(PMOS上拉晶体管PU-1和PU-2以及NMOS下拉晶体管PD-1和PD-2)和两个存取晶体管(NMOS传输闸晶体管PG-1和PG-2)。高电位电压VDD耦接PMOS上拉晶体管PU-1和PU-2，低电位电压VSS耦接NMOS下拉晶体管PD-1和PD-2。当字节线(WL)被致能(即在阵列中选择一列)时，存取晶体管开启，并将储存节点(Node-1/Node-2)连接到垂直运行的比特线(BL和BLB)。
图2绘示SRAM的6个晶体管之间的布线和连接的“棍棒图”。棍棒图通常只包括主动区(垂直红线)和栅极线(水平蓝线)。当然，接点还是很多的，一方面直接耦接6个晶体管，另一方面耦接字节线(WL)、比特线(BL和BL Bar)、高电位电压VDD以及低电位电压VSS等。
然而，由于接点尺寸之间的干扰，甚至将制程小型化到28nm或更低(所谓的“最小特征尺寸”、“λ”或“F”)，连接字节线(WL)、比特线(BL和BLB)、高电位电压VDD和低电位电压VSS等的金属线布线，SRAM单元的总面积由λ2或F2表示当最小特征尺寸减小时显着增加，如图3所示(引用J.Chang等人，“15.1A5nm 135Mb SRAM in EUV and High-Mobility-ChannelFinFET Technology with Metal Coupling and Charge-Sharing Write-AssistCircuitry Schemes for High-Density and Low-VMIN Applications,”，2020年IEEE国际固态电路会议-(ISSCC)，2020年，第238-240页)。
当最小特征尺寸减小时，SRAM单元总面积(以λ2或F2表示)会急遽增加的原因如下:传统的6T SRAM有6个晶体管，通过多层内连线(multiple interconnections)连接，其第一内连线金属层M1连接至栅极Gate与源极区和漏极区的扩散层(通常称为晶体管的「扩散区」)。且有需要增加第二内连线金属层M2和/或第三内连线金属层M3以方便信号传输(例如，字节线WL和/或比特线(BL和BL Bar))。由于只需要使用第一内连线金属层M1，然后形成由某些类型的导电材料所组成的插塞结构Via-1来连接第二内连线金属层M2和第一内连线金属层M1，并不需要扩大晶粒的尺寸大小。其中，一个从扩散区通过接点Con连接到第一内连线金属层M1所形成的垂直结构称作「Diffusion-Con-M1」。类似地，另一种通过接点结构将栅极连接到第一内连线金属层M1所形成的结构可以称作「Gate-Con-M1」。另外，如果需要由第一内连线金属层M1通过插塞Via1连接到第二内连线金属层M2，其所形成的连接结构称作「M1-Via1-M2」。一种从栅极层Gate-level连接到第二内连线金属层M2互的更复杂的内连线结构可以称作为「Gate-Con-M1-Via1-M2」。此外，在堆迭的内连线系统中可能还包含有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」等结构。然而，由于两个存取晶体管(如第1A图所绘示的通过-闸晶体管PG-1和PG-2)中的栅极和扩散区必需连接到设置在第二内连线金属层M2或第三内连线金属层M3中的字节线WL和/或比特线(BL和BL Bar)，而在传统的SRAM结构中这样的金属连线必须先通过第一内连线金属层M1。也就是说，现有技术中(state-of-the-art)SRAM结构的内连线系统不允许栅极Gate或扩散区Diffusion在不经过第一内连线层M1的情况下直接连接到第二内连线层M2。因此，一个连接第一内连线层M1的内连线结构和另一个连接第一内连线层M1的内连线结构之间所必要的空间仍将会增加晶粒的尺寸，并且在某些情况下，这样的布线连接方式可能会阻碍使用某些有效通道直接将第二内连线金属层M2连接至第一内连线金属层M1区域的意图。此外，插塞Via1与接点Contact之间难以形成自对准结构(self-alignment structure)，插塞Via1与接点Contact分别连接到各自的内连线系统上。
另外，在传统的6T SRAM单元中，至少有一个NMOS晶体管和一个PMOS晶体管分别位于相邻的p型掺杂基材p-substrate和n型阱区N-well之中，而这两个区域是彼此相邻地形成在一个紧密的邻接区域之中，进而形成所谓n+/p/n/p+寄生双极元件(parasiticbipolar device)的寄生接面结构(parasitic junction structure)。其轮廓如第2A图所示，从NMOS晶体管的n+区到p型阱区再到相邻的n型阱区，再到PMOS晶体管的p+区。在n+/p接面或p+/n接面上都会出现明显的噪音(noises)，异常大的电流可能会异常地流过这个n+/p/n/p+接面，这可能会使CMOS电路的某些操作突然停止，并导致整个晶片的电路故障。这种称为闩锁(Latch-up)的异常现象对CMOS的操作是有害的，必须避免。一种提高闩锁(这是CMOS的一个弱点)的免疫力的方法，是增加从n+区域到p+区域之间的距离。而增加从n+区域到p+区域之间的距离以避免闩锁问题也会扩大SRAM单元的尺寸。
因此，当最小特征尺寸减小时，如何重新设计SRAM单元使得由λ2表示的SRAM单元的总面积可以保持在可接受的范围内是一个挑战。
发明内容
本发明实施例提供一种SRAM结构。SRAM单元包括多个晶体管、耦接多个晶体管的一组接点、电耦接多个晶体管的字节线、电耦接多个晶体管的比特线和比特线条、电耦接多个晶体管的VDD接线，电耦接多个晶体管的VSS接线。其中，，随着该SRAM单元，在不同技术节点的最小征尺寸(λ)逐渐变小，由最小特征尺寸的平方表示之该SRAM单元的面积尺寸相同或基本相同。
根据本发明的另一方面，随着SRAM单元的最小特征尺寸从28nm逐渐减小(如16nm、10nm、7nm、5nm、3nm等)，由最小特征尺寸的平方表示之该SRAM单元的面积尺寸相同或基本相同。
根据本发明的另一方面，当λ从28nm减小到5nm时，SRAM单元的面积尺寸在84λ2～139λ2之间。
根据本发明的另一方面，一个晶体管的长度在3～4λ之间。
根据本发明的另一方面，多个晶体管中的一个晶体管的栅极区不需透过低于一第一金属内连线的另一金属层而直接透过第一金属内连线连接到晶体管的源极区或漏极区。
根据本发明的另一方面，VDD接线或VSS接线分布在形成多个晶体管的基板的原始硅表面之下。
根据本发明的另一方面，多个晶体管中的NMOS晶体管的n+区的底面被第一绝缘体完全隔离，并且所述多个晶体管中的PMOS晶体管的p+区的底面由第二个绝缘体完全隔离。
根据本发明的另一方面，NMOS晶体管的n+区与PMOS晶体管的p+区之间的边缘距离在2λ～4λ之间。
根据本发明的另一方面，该组接点包括一组第一接点和一组第二接点，该组第一接点连接到第一金属层，并且该组第二接点连接到第二金属层，但与第一金属层断开。
本发明的一个目的可能是提供一种具有较小面积的SRAM结构。SRAM单元包括多个晶体管、耦接多个晶体管的一组接点、电耦接多个晶体管的字节线、电耦接多个晶体管的比特线和比特线条、电耦接多个晶体管的VDD接线、电耦接多个晶体管的VSS接线，其中SRAM单元的面积在最小特征尺寸为5nm时在84λ2～672λ2的范围内，当最小特征尺寸为7nm时，SRAM单元的面积在84λ2～440λ2的范围内，当最小特征尺寸在10nm到大于7nm之间时，SRAM单元的面积在84λ2～300λ2的范围内，当最小特征尺寸在16nm到大于10nm之间时，SRAM单元在84λ2～204λ2的范围内，当最小特征尺寸在22nm到大于16nm之间时，SRAM单元的面积在84λ2～152λ2的范围内，当最小特征尺寸在28nm到大于22nm之间时，SRAM单元的面积在84λ2～139λ2的范围内。
本发明的另一个实施例提供了一种从栅极/扩散直接连接到金属二层的SRAM结构。SRAM包括多个晶体管、耦接多个晶体管的多个接点、设置在多个晶体管之上并电耦接多个晶体管的第一金属层、设置在第一金属层之上并且电耦接多个晶体管的第二金属层、设置在第二金属层上方并电耦接多个晶体管的第三金属层，其中多个接点包括一组第一接点和一组第二接点，该组第一接点连接到第一金属层，且该组第二接点连接至第二金属层但与第一金属层断开。
根据本发明的另一方面，第一接点的垂直长度短于第二接点的垂直长度。
根据本发明的另一方面，多个晶体管中的一个晶体管的栅极区不需透过低于一第一金属内连线的另一金属层而直接透过第一金属内连线连接到晶体管的源极区或漏极区。
根据本发明的另一方面，所述多个晶体管中的NMOS晶体管的n+区的底面被第一绝缘体完全隔离，并且所述多个晶体管中的PMOS晶体管的p+区的底面被第二绝缘体完全隔离，其中，NMOS管的n+区与PMOS管的p+区的边缘距离在2λ～4λ之间。
本发明的另一个目的可能是提供一种具有微型晶体管的SRAM结构。SRAM包括多个晶体管。其中一个晶体管包括：一栅极结构，具有一长度、一通道区、一第一导电区电性耦接于该通道区，以及一第一接触孔位于该第一导电区上方，其中该第一接触孔的周边独立于一微影制程。
根据本发明的另一方面，第一接触孔包括由第一导电区的周线围绕的周边。
根据本发明的另一方面，多个晶体管中的一个晶体管的栅极区不需透过低于一第一金属内连线的另一金属层而直接透过第一金属内连线连接到晶体管的源极区或漏极区。
本发明的优点和精神可以透过下面的叙述连同附图来理解。在阅读了在各种附图和附图中绘示的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域具有通常知识者无疑将变得容易。
为了对本发明之上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
图1是常规6T SRAM的示意图。
图2是对应于图1中的6T SRAM的棍棒图，其中主动区对应于垂直线、栅极线对应于水平线。
图3是根据目前可用的制程说明对于不同制程尺寸λ(或F)的SRAM单元的总面积以λ2(或F2)表示的图。
图4是说明传统NMOS和PMOS结构的剖面的示意图。
图5是根据本发明的SRAM中使用的小型化金属氧化物半导体场效应晶体管(mMOSFET)的俯视图。
图6是说明垫氧化物层、基板上的垫氮化物层以及形成在基板中的STI-氧化物1的剖面的图。
图7是说明在主动区上方形成的真栅极(TG)和伪屏蔽栅极(DSG)的示意图。
图8是说明正在沉积的旋涂电介质(SOD)以及正在沉积和蚀刻的精心设计的栅极光罩层的图。
图9是说明去除伪屏蔽栅极(DSG)上方的氮化物层、DSG、对应于DSG的部分介电绝缘体以及对应于DSG的p型基板102的示意图。
图10是说明栅极光罩层被去除、SOD被蚀刻、以及氧化物2层被沉积以形成STI-氧化物2的示意图。
图11是说明沉积和蚀刻氧化物3层以形成氧化物3间隔物、在p型基板中形成轻掺杂漏极(LDD)、沉积氮化物层并回蚀刻以形成氮化物的图隔板，以及被去除的介电绝缘体。
图12是说明透过选择性磊晶生长(SEG)技术生长的本征硅电极的图。
图13是说明沉积和回蚀CVD-STI-oxide3层，去除本征硅电极，以及形成mMOSFET的源极(n+源极)和漏极(n+漏极)的图。
图14是说明沉积和蚀刻氧化物间隔物以形成接触孔开口的图。
图15(a)是说明沉积一层SOD以填充基板上的空位，并使用CMP使表面平整的示意图。
图15(b)是图15(a)的俯视图。
图16是说明形成在图15(b)的结构上的光阻层的图。
图17是说明各向异性蚀刻技术以去除显露的栅极延伸区域内的氮化物帽层以露出导电金属栅极层的图。
图18(a)是说明去除光阻层和SOD层以在源极区和漏极区的顶部形成开口区以及形成间隔物的图。
图18(b)是图18(a)的俯视图。
图19(a)是说明正在形成的Metal-1互连网路层的图。
图19(b)是图19(a)的俯视图，其中栅极透过Metal-1层连接到源极区。
图20(a)是绘示新的6T SRAM的晶体管的俯视图，直到其在栅极延伸区和漏极区的顶部制作多个开孔的构造阶段。
图20(b)和图20(c)是沿图20(a)所示的切割线1和切割线2的晶体管构成阶段位的两个剖面。
图21(a)是绘示了新的6T SRAM的晶体管的俯视图，直到其使用选择性磊晶生长技术(SEG)来生长重掺杂导电硅插塞(CoP)的构成阶段。
图21(b)和图21(c)是沿图21(a)所示的切割线1和切割线2的晶体管构成阶段的两个剖面。
图22(a)是绘示新的6T SRAM的晶体管的俯视图，直到其将氧化物层或低k介电层沉积到高于这些导体柱(CoP)的高度的构成阶段。
图22(b)和图22(c)是沿图22(a)所示的切割线1和切割线2的晶体管构成阶段的两个剖面。
图23(a)是绘示新的6T SRAM的晶体管的俯视图，直到其在金属M1层上沉积金属M1层和薄氧化物层的构成阶段，并使用这些显露的头部导体柱(CoP)作为种子，透过SEG方法形成重掺杂硅柱(CoP2)。
图23(b)和图23(c)是沿图23(a)所示的切割线1和切割线2的晶体管构成阶段的两个剖面。
图24(a)是绘示新的6T SRAM的晶体管的俯视图，直到其在金属M1层之间和上方沉积一层氧化物或低k电介质，然后沉积金属M2层的构成阶段连接重掺杂硅柱(CoP2)。
图24(b)和图24(c)是沿图24(a)所示的切割线1和切割线2的晶体管构成阶段的两个剖面。
图25(a)和图25(b)分别是说明在SRAM单元中使用的PMOS晶体管和NMOS晶体管的剖面的图。
图26(a)绘示图25(a)和图25(b)所示的新PMOS 52和新NMOS 51的组合结构的俯视图。
图26(b)是绘示新PMOS 52和新NMOS 51的组合沿图26(a)中的切割线(Y轴)的剖面图。
图27是绘示传统PMOS晶体管和NMOS晶体管的一种组合的截面图。
图28(a)是说明图25(a)和图25(b)所示的新PMOS 52和新NMOS 51的另一种组合结构的俯视图。
图28(b)是绘示新PMOS 52和新NMOS 51的组合沿图28(a)中的切割线(X轴)的截面图。
图29是说明传统PMOS和NMOS晶体管的另一种组合的剖面图。
图30是说明在新SRAM单元中使用的PMOS和NMOS晶体管的另一种组合结构的俯视图。
图31(a)是图2所示的“棍棒图”的示意图，图31(b)是根据本发明的具有尺寸的新型6T SRAM的棍棒图。
图32是说明图33～37中使用的不同光罩层的定义的列表。
图33(a)～(g)绘示本发明的一个实施方式。
图34(a)～(h)绘示根据本发明的另一个实施例。
图35(a)～(h)表示本发明的另一实施方式。
图36(a)～(h)表示本发明的另一实施方式。
图37(a)～(h)还绘示了根据本发明的另一个实施例。
图38绘示跨越来自三个不同代工厂A、B和C的不同技术节点以及本发明的SRAM单元区域(以λ2表示)。
附图标记说明
100:晶体管(mMOSFET)
101:栅极结构
103:源极
105:隔离区
107:漏极
109:接触孔
111:接触孔
102:基板
302:接垫氧化物层
304:接垫氮化物层
402:介电绝缘体
602:栅极层
604:氮化物层
608:硅区
802:栅极光罩层
702:旋涂电介质(SOD)
1502:间隔层
1504:轻掺杂漏极(LDD)
1506:氮化物间隔层
1602:本征硅电极
1704:源极区(n+源极)
1706:漏极区(n+漏极)
1802:氧化物间隔物
1902:光阻层
1903:栅极延伸区
1904:氧化物
2012,2010:开孔
2110:导体柱(CoP)
2120:介电层
2140:M1层
2180:硅柱
33:栅极结构
331:栅极介电层
332:栅极导电层
333:介电覆盖
341:氧化物层
342:氮化物层
34:隔离物
35:源极区
36:漏极区
48:局部隔离
491:STI-1层
492:STI-2层51:NMOS晶体管
52:PMOS晶体管
55:源极区
56:漏极区551:轻掺杂漏极(LDD)
552:重P+掺杂区
553:钨
G(L):长度
G(W):宽度
S(L):长度
S(W):宽度
D(L):长度
D(W):宽度
C-S(L):开口的长度
C-S(W):开口的宽度
C-D(L):开口的长度
C-D(W):开口的宽度
WL:字节线
BL,BLB:比特线
VDD:高电位电压
VSS:低电位电压
PD-1,PD-2,PG-1,PG-2,PU-1,PU-2:晶体管M1:第一内连线金属层
M2:第二内连线金属层
M3:第三内连线金属层
Xn+Xp:保留边缘距离
TEC-Si:复合源极/漏极区
具体实施方式
在传统的6T SRAM单元中，即使制造制程的小型化下降到28nm或更小(所谓的“最小特征尺寸”、“λ”或“F”)，晶体管的尺寸也无法达到成比例减少。本发明公开了一种新的SRAM结构，其中SRAM中晶体管的源极、漏极和栅极的线性尺寸被精确控制，线性尺寸可以小到最小特征尺寸(λ)。因此，当两个相邻的晶体管透过漏极/源极连接在一起时，两个相邻晶体管的栅极边缘之间的距离可以小到2λ。另外，在漏极区(源极区和栅极区)内，可以实现源极、漏极和栅极接触孔的线性尺寸小于λ，例如0.6λ～0.8λ。
图5是根据本发明的SRAM中使用的小型化金氧半场效晶体管(mMOSFET)100的示例。如图5所示，mMOSFET 100包括：(1)栅极结构101具有长度G(L)和宽度G(W)，(2)在栅极结构101的左侧，源极103具有从栅极结构101的边缘到隔离区105的边缘的线性尺寸的长度S(L)和宽度S(W)，(3)在栅极结构101的右侧，漏极107具有从栅极结构101的边缘到隔离区105的边缘的线性尺寸的长度D(L)和宽度D(W)，(4)在源极103的中心，透过自对准技术形成的接触孔109具有长度和宽度分别标记为C-S(L)和C-S(W)的开口，并且(5)同样在漏极107的中心，由自对准技术形成的接触孔111具有长度和宽度分别标记为C-D(L)和C-D(W)的开口。长度G(L)、长度D(L)和长度S(L)可以精确控制到最小特征尺寸λ。此外，标记为C-S(L)和C-S(W)的开口的长度和宽度或标记为D-S(L)和D-S(W)的开口的长度和宽度可以小于λ，例如0.6λ～0.8λ。
下面简要描述用于本发明的SRAM中的上述mMOSFET 100的制造过程。mMOSFET 100的结构及其制造制程的详细描述在2020年12月31日提交的美国专利申请号17/138,918中提出，标题为：“MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OFSOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD”以及美国专利申请号17/138,918的全部内容透过引用并入本文。
如图6所示，在基板102上形成接垫氧化物层302及接垫氮化物层304。mMOSFET的主动区也被限定并去除主动区之外的部分硅材料区域以创建沟槽结构。氧化物-1层被沉积在沟槽结构中并被回蚀刻以在硅基板(“HSS”)的原始水平表面下方形成浅沟槽隔离(STI-氧化物1)306。
去除接垫氧化物层302和接垫氮化物层304，并且在HSS上方形成介电绝缘体402。然后，在HSS上方沉积栅极层602和氮化物层604，并蚀刻栅极层602和氮化物层604以形成mMOSFET的真栅极(true gate)和与真栅极具有所需线性距离的伪屏蔽栅极(dummy shieldgate)，如图7所示。如图7所示，真栅极的长度为λ，伪屏蔽栅极的长度也为λ，真栅极的边缘和伪屏蔽栅极之间的距离也是λ。
然后，沉积一旋涂电介质(SOD)702，然后回蚀SOD 702。透过微影光罩技术形成设计良好的栅极光罩层802，如图8所示。此后，利用各向异性刻蚀技术，去除伪屏蔽栅极(DSG)上方的氮化层604，去除对应DSG的介质绝缘体402的DSG部分和对应DSG的p型基板102，如图9所示。
此外，如图10所示，去除栅极光罩层802，蚀刻SOD 702，沉积STI-oxide-2 1002，然后回蚀刻。然后，沉积并回蚀刻oxide-3层以形成oxide-3间隔层1502，在p型基板102中形成轻掺杂漏极(LDD)1504，沉积并回蚀氮化物层以形成氮化物间隔层1506，并去除介电绝缘体402，如图11所示。
此外，利用选择性磊晶生长(SEG)技术来生长本征硅电极(intrinsic siliconelectrode)1602，如图13所示。然后沉积和回蚀CVD-STI-oxide 3层1702，去除本征硅电极1602，并形成mMOSFET的源极区(n+源极)1704和漏极区(n+漏极)1706，如图13所示。由于源极区(n+源极)1704和漏极区(n+漏极)1706形成在mMOSFET之间。真栅极(TG)和CVD-STI-oxide3层1702，其位置最初被伪屏蔽栅极(DSG)占据，因此，源极区(n+源极)1704(或漏极区(n+漏极)1706)的长度和宽度小到λ。源极区(n+源极)1704(或漏极区(n+漏极)1706)的开口可以小于λ，例如0.8λ。如果形成另外的氧化物间隔物1802，则可以缩小这种开口，如图14所示。
此外，新的SRAM结构使第一内连线金属层(Ml层)透过自对准小型化接点直接连接栅极、源极和/或漏极区，而无需使用传统的接触孔开口光罩和/或用于M1连接的Matel-0转换层。在图13之后，沉积一层SOD 1901以填充基板上的空位，包括源极区(n+源极)1704(或漏极区(n+漏极)1706)的开口。然后使用CMP使表面平整，如图15(a)所示。图15(b)是图15(a)的俯视图，绘示水平方向的多个指。
此外，使用精心设计的光罩并实施光阻层1902，其导致沿图15(b)中X轴的一些条纹图案具有长度为GROC(L)的单独空间以显露图15(b)中沿Y轴的栅极延伸区面积，则结果如图16中的俯视图所示。GROC(L)＝λ时最积极的设计规则，如图16所示。然后，使用各向异性蚀刻技术去除显露的栅极延伸区内的氮化物覆盖层(Nitride-cap layer)，露出导电的金属栅极层(图17)。
此后，去除光阻层1902，然后去除SOD层1901，使得源极区1704和漏极区1706顶部上的那些开口区再次显露出来。然后沉积一层具有良好设计厚度的氧化物1904，然后利用各向异性蚀刻技术在源极区1704和漏极区1706的开口区以及显露的栅极延伸区1903的四个侧壁上形成间隔物。因此，在显露的栅极延伸区、源极区1704和漏极区1706中分别形成自然堆积的接触孔开口。图18(a)绘示这种晶体管结构的剖面。图18(b)绘示图18(a)中的这种晶体管结构的俯视图。显露的栅极延伸区1903中的开口的垂直长度CRMG(L)小于可以为λ的长度GROC(L)。
最后，形成具有精心设计的厚度的Metal-1层1905，以填充所有上述接触孔开口的孔，并在晶圆表面的形貌之后形成平滑的平坦表面。然后使用微影光罩技术分别在这些接触孔开口之间创建所有连接，以实现必要的Metal-1互连网路，如图19(a)所示。图19(b)是图19(a)所示的mMOSFET的俯视图。所以这个Metal-1层完成了实现接点填充和插塞连接到栅极和源极/漏极功能以及连接所有晶体管的直接互连功能的任务。这无需使用昂贵且非常严格控制的常规接触孔光罩并进行随后非常困难的接触孔开口钻孔制程，尤其是最困难挑战是进一步缩小数十亿水平几何形状的晶体管。此外，它消除了在接触孔开口中制作金属插塞和CMP制程以实现具有复杂积体加工步骤的金属螺柱(例如，创建某些前瞻技术肯定需要的零金属结构)。
此外，传统的SRAM单元或标准单元可能不允许栅极Gate或扩散区Diffusion在不经过第一内连线金属层M1的情况下直接连接到第二内连线金属层M2(或者不允许第一内连线金属层M1不经过第二内连线金属层M2结构的情况下直接连接到第三内连线金属层M3，或者是第一内连线金属层M1不经过M2至Mx等内连线结构的情况下直接连接到第x内连线金属层Mx)。本发明揭露了一种新的内连线结构，其栅极或扩散区(源极/漏极)区以自对准的方式，藉由一个由接点Contact-A和Via1-A所组成的垂直导电插塞，没有经过第一内连线金属层M1的过渡连接，直接连接到第二内连线金属层M2，而接点Contact-A和Via1-A分别是在制作接点Contact和插塞Via1的阶段，在同一晶粒的其他位置上形成。如此，第一内连线金属层M1与另一个内连线金属层之间的必要空间，以及内连线中的布线阻碍问题将会减少。下面简要介绍此种新的内连线结构，其中栅极Gate和扩散区Diffusion是以自对准的方式直接连接到第二内连线金属层M2而没有经过第一内连线金属层M1的过渡连接。
图20绘示新6T SRAM的晶体管的剖面和俯视图，直到其在栅极延伸区和扩散区的顶部制作多个开孔的构成阶段，其中图20(a)是晶体管的构成阶段的俯视图。图20(b)和图20(c)分别是沿图20(a)所示的切割线1和切割线2的晶体管构成阶段的两个剖面。类似于图17和图18(b)，开孔2010和2012分别形成在栅极延伸区和漏极区的顶部。围绕这些开孔2010和2012的都是绝缘体2014(例如氧化物或低k电介质)。主要区别之一在于，栅极延伸区还包括硅区608，当多晶硅栅极用作栅极导体602时，硅区608可以是多晶硅栅极的一部分，或是，当栅极金属用作栅极导体602时，硅区608可以是在栅极金属上形成的一层。如图20(c)所示，栅极延伸区还包括在硅区608上方的氮化物层604。如图20(b)图20(b)所示，开孔2010至少透过蚀刻部分氮化物层604而露出硅区608。
之后，使用选择性磊晶生长技术(SEG)(或选择性原子层沉积技术)来生长重掺杂导电硅插塞2110，称为导体柱(CoP)，如图21(图21(a)是该晶体管构成阶段的俯视图，图21(b)和图21(c)分别是该晶体管构成阶段沿图21(a)中的切割线1和切割线2的两个剖面)。然后将氧化物层或低k介电层2120沉积到高于这些导体柱2110的高度。然后使用CMP(化学机械抛光)或回蚀刻技术来获得平坦的晶片表面，如图中所示图22(图22(a)是该晶体管构成阶段的俯视图，图22(b)和图22(c)分别如图22(a)所示是该晶体管构成阶段沿切割线1和切割线2的两个剖面。导体柱(CoP)2110的那些“显露的头部”形成非常有用的着陆焊垫(LPad)，用于在金属内连线和导体柱(CoP)2110之间的后续连接成形，以分别连接栅极区或漏极区。
此外，在金属Ml层2140的顶部沉积金属Ml层2140和薄氧化物层2160。使用微影光罩技术、合适的氧化物去除技术，然后使用金属蚀刻技术来定义金属M1内连线的设计图案。这里，被设计用于分别连接栅极区或漏极区的特定导体柱面积之后直接连接到随后的金属M2层且没有被金属M1层2140覆盖，而是再次显露出它们的导体柱(CoP)2110的头部，透过使用这些显露的导体柱(CoP)2110的头部，可以在它们之上生长重掺杂硅柱(CoP2)2180，而那些重掺杂硅柱(CoP2)2180将完全用作Via导体(称为Via1-A)，如图23所示(第23(a)图是该晶体管构成阶段的俯视图，图23(b)和图23(c)分别是沿图23(a)所示的切割线1和切割线2的该晶体管构成阶段的两个剖面)。
然后沉积一层氧化物或低k电介质2410，其厚度足以在金属Ml层2140和随后的金属层之间进行隔离。该介电层2410的厚度可以制成略低于掺杂硅柱(CoP2)2180的高度，使得一些显露区可以自然地用作Via导体(称为Via1-A)。然后透过微影光罩技术沉积和限定金属M2层2420以完成金属M2内连线。因此，可以实现金属M2层与栅极或扩散区之间的直接连接，即M2-Via1.A-CoP-Gate或M2-Via1.A-CoP-Drain(或Source)，如图24所示(图24(a)是该晶体管构成阶段的俯视图，图24(b)和图24(c)分别是沿图24(a)所示的切割线1和切割线2的该晶体管构成阶段的两个剖面。当然，基于本实施例，第一金属层和第二金属层之间也可以存在其他金属层或介电层，导体柱可以连接第二金属层，但是从第一金属层和其他金属层断开。
此外，本发明公开了一种新的SRAM结构，其中NMOS和PMOS晶体管中的源极区和漏极区的n+和p+区分别由绝缘体完全隔离，这样的绝缘体不仅会增加对闩锁的问题，但也增加了进入硅基板的隔离距离，以分隔NMOS和PMOS晶体管中的接点，从而可以减小接点之间的表面距离(例如3λ)，因此SRAM的尺寸也是如此。下面简要介绍一种新的SRAM结构，其中NMOS和PMOS晶体管的源极区及漏极区的n+区和p+区分别被绝缘体完全隔离。PMOS和MNOS的新组合结构的详细描述在2021年5月12日提交的美国专利申请号17/318,097中提出，名称为“COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICONSUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP”，并且美国专利申请号17/318,097的全部内容引用并入本文。
请参考图25(a)和图25(b)。图25(a)是PMOS晶体管52的剖面图，图25(b)是NMOS晶体管51的剖面图。栅极结构33包括栅极介电层331和栅极导电层332(例如栅极金属)形成于半导体基板(例如硅基板)的水平表面或原始表面之上。介电覆盖333(例如氧化物层和氮化物层的复合物)位于栅极导电层332上方。此外，可包括氧化物层341和氮化物层342的复合物的隔离物34用于在栅极结构33的侧壁上方。在硅基板中形成沟槽，源极区35和漏极区36的全部或至少一部分分别位于对应的沟槽中。PMOS晶体管32中的源极(或漏极)区可以包括P+区或其他合适的掺杂分布区(例如从P-区域和P+区域逐渐或逐步改变)。此外，局部隔离48(例如氮化物或其他高k介电材料)位于一个沟槽中并位于源极区下方，而另一局部隔离48位于另一沟槽中并位于漏极区下方。这种局部隔离48在硅基板的水平硅表面(HSS)下方并且可以称为局部隔离硅基板(LISS)48。LISS 48可以是厚氮化物层或介电层的复合物。例如，局部隔离或LISS 48可以包括复合局部隔离，其包括覆盖沟槽的至少一部分侧壁的氧化物层(称为Oxide-3V层481)和覆盖沟槽的至少一部分底壁的另一个氧化物层(Oxide-3B层482)。Oxide-3V层481和Oxide-3B层482可以透过热氧化制程形成。复合局部隔离48还包括氮化物层483(称为Nitride-3)，其位于Oxide-3B层482之上并与Oxide-3V层481接触。氮化物层483或Nitride-3可以是只要Oxide-3V层保持最佳状态并且设计得当，就可以用任何合适的绝缘材料代替。此外，图25(a)和图25(b)中的STI(浅沟槽隔离)区可以包括复合STI49，其包括STI-1层491和STI-2层492，其中STI-1层491和STI-2层492可以分别采用不同制程的厚氧化物材料。
此外，图25(a)和图25(b)中的源极(或漏极)区可以包括复合源极区55和/或漏极区56。例如，如图25(a)所示，在PMOS晶体管52中，复合源极区55(或漏极区56)至少包括沟槽中的轻掺杂漏极(LDD)551和重P+掺杂区552。特别地，应注意轻掺杂漏极(LDD)551以均匀(110)晶向紧靠显露的硅表面。与栅极结构的边缘相比，显露的硅表面具有合适的凹陷厚度的垂直边界，栅极结构在图25(a)中标记为TEC(蚀刻掉晶体管的厚度，定义为有效通道长度的锐边)。显露的硅表面基本上与栅极结构对齐。显露的硅表面可以是晶体管通道的终端面。
轻掺杂漏极(LDD)551和重P+掺杂区域552可以基于选择性磊晶生长(SEG)技术(或可以是原子层沉积ALD或选择性生长ALD-SALD的其他合适技术)形成从显露的TEC区域生长硅，用作晶种以在LISS区域上形成新的组织良好的(110)晶格，这对改变复合源极区55或漏极区56新形成的晶体(110)的晶体结构没有晶种影响。这种新形成的晶体(包括轻掺杂漏极(LDD)551和重P+掺杂区552)可以命名为TEC-Si，如图25(a)所示。在一实施例中，TEC与栅极结构33的边缘对齐或基本对齐，LDD 551的长度可调，LDD 551与TEC相对的侧壁可与间隔物34的侧壁对齐。类似地，NMOS晶体管51的复合源极/漏极区的TEC-Si(包括LDD区和重N+掺杂区)如图25(b)所示。复合源极(或漏极)区还可以包括一些钨(或其他合适的金属材料)插塞553，其形成为与TEC-Si部分水平连接，以完成整个源极/漏极区，如图25(a)和图25(b)所示。如图25(a)所示，流向未来金属内连线如Metal-1层的主动通道电流透过LDD 551和重掺杂导电区552到达钨553(或其他金属材料)，直接进入透过一些良好的金属对金属欧姆接点连接到Metal-1，其电阻比传统的硅对金属接点低得多。
新的PMOS52和新的NMOS51的一种组合结构如图26(a)所示，图26(a)是俯视图，图26(b)绘示新的组合结构的剖面图。新的PMOS52和新的NMOS51沿图26(a)中的切割线(Y轴)。如图26(b)所示，在PMOS的P+源极/漏极区底部和n型N井之间存在复合局部隔离(或LISS48)，因此是另一种复合局部隔离(或LISS48)在NMOS的N+源极/漏极区底部和p型P井或基板之间。在图26(a)所示的这种新发明的CMOS结构中，n+区和p+区的底部被绝缘体完全隔离的优点清楚地显绘示来。如图26(b)所示，即从PMOS的P+区域底部到NMOS的N+区域底部的可能闩锁路径被LISS完全阻挡。另一方面，在传统的CMOS结构中，n+和p+区域没有被绝缘体完全隔离，如图27所示，可能的闩锁路径存在于从n+/p接面经过p-well/n-well接面到n/p+接面包括长度a、长度b和长度c(图27)。因此，从元件布线的角度来看，图26(b)中NMOS和PMOS之间的保留边缘距离(Xn+Xp)可能小于图27中的保留边缘距离(Xn+Xp)，(Xn+Xp)可能在2～4λ左右，例如3λ。
新的PMOS52和新的NMOS51的另一种组合结构如图28(a)所示，图28(a)是俯视图，图28(b)绘示新的PMOS52和新的NMOS51沿着图28(a)所示的切割线(X轴)的组合的剖面。如图28(b)所示，它导致从n+/p接面经由p井(或p基板)/n井接面到n/p+结的路径更长。从LDD-n/p接面透过p-well/n-well接面到n/LDD-p接面的可能闩锁路径包括长度①、长度②(一个LISS区的底壁长度)、长度③、长度④、长度⑤、长度⑥、长度⑦(另一个LISS区的底壁长度)，以及图28(b)中标记的长度⑧。另一方面，在图29所示的结合PMOS和NMOS结构的传统CMOS结构中，从n+/p接面透过p-well/n-well接面到n/p+接面的可能闩锁路径只是包括长度d、长度e、长度f和长度g(如图29所示)。图28(b)的这种可能的闩锁路径比图29中的长。因此，从元件布线的角度来看，图28(b)中NMOS和PMOS之间的保留边缘距离(Xn+Xp)可以小于图29中的保留边缘距离(Xn+Xp)。例如，保留边缘距离(Xn+Xp)可以在2～4λ左右，例如3λ。
此外，在传统的SRAM中，高电位电压VDD和低电位电压VSS(或接地)的金属线分布在硅基板的原始硅表面之上，这样的分布会干扰其他金属线与字节线(WL)、比特线(BL和BLBar)或其他连接金属线，如果这些金属线之间没有足够的空间。本发明公开了一种新的SRAM结构，其中用于高电位电压VDD和/或低电位电压VSS的金属线可以分布在硅基板的原始硅表面之下，因此，接点尺寸之间的干扰，即使缩小SRAM单元的尺寸，也可以避免连接字节线(WL)、比特线(BL和BL Bar)、高电位电压VDD和低电位电压VSS等的金属线的布线。如图27所示，在PMOS52的漏极区，钨或其他金属材料553直接耦接电连接至VDD的N井。另一方面，在NMOS51的源极区中，钨或其他金属材料553直接耦接电连接至P井或P型基板。因此，在新的SRAM结构中，原本用于将源极/漏极区与金属层2或金属层3电耦合以用于VDD或接地连接的源极/漏极区开口可以被省略。上述结构的结构及其制程的详细描述参见2020年8月12日提交的，名称为：“TRANSISTOR STRUCTURE AND RELATED INVERTER”的美国专利申请No.16/991,044，其中美国专利申请No.16/991,044的全部内容透过引用并入本文。
综上所述，新型6T SRAM单元至少具有以下优点：
(1)SRAM中晶体管的源极、漏极和栅极的线性尺寸被精确控制，线性尺寸可以小到最小特征尺寸Lamda(λ)。因此，当两个相邻晶体管透过漏极/源极连接在一起时，晶体管的长度尺寸将小至3λ，而相邻两个晶体管的栅极边缘之间的距离可小至2λ。当然，出于公差目的，晶体管的长度尺寸将在3λ～4λ左右。
(2)第一金属内连线(M1层)透过自对准小型化接点直接连接栅极、源极和/或漏极区域，而不使用传统的接触孔开口光罩和/或用于M1连接的Metal-0转换层。
(3)栅极和/或扩散(源极/漏极)区以自对准方式直接连接到M2内连线，没有过渡层M1。因此，一个M1内连线与另一个M1内连线之间的必要空间和一些布线连接中的阻塞问题将被减少。
(4)NMOS和PMOS晶体管的源极/漏极区的n+和p+区分别被绝缘体完全隔离，这样的绝缘体不仅可以增加对闩锁问题的抵抗力，而且可以增加到硅基板的隔离距离将NMOS和PMOS晶体管中的接点分开，因而可以减小接点之间的表面距离(例如3λ)，减小SRAM的尺寸。
(5)SRAM单元中用于高电位电压VDD和/或低电位电压VSS的金属线可以分布在硅基板的原始硅表面下，因此，接点尺寸之间的干扰，在布线之间即使缩小SRAM单元的尺寸，也可以避免连接字节线(WL)、比特线(BL和BL Bar)、高电位电压VDD和低电位电压VSS等的金属线。此外，在新的SRAM结构中，原本用于将源极/漏极区与金属层2或金属层3电连接以用于VDD或接地连接的源极/漏极区开口可以被省略。
图31(a)是图2的副本，绘示表示SRAM的6个晶体管之间的布线和连接的“棍棒图”，图31(b)是根据新的6T SRAM结构优势的具有尺寸的新6T SRAM的棍棒图。如图31(b)所示，晶体管的尺寸将小至3λ(由点矩形标记)，两个相邻晶体管的栅极边缘之间的距离可小至2λ。此外，进入硅基板以分离NMOS和PMOS晶体管中的接点的隔离距离可以减小到3λ(用虚线矩形标记)。两个PMOS晶体管中进入硅基板以分离接点的隔离距离可以减小到1.5～2.5λ之间，例如小到2λ(用一个点划线矩形标记)。
在图31(b)中，主动区(垂直线)的尺寸可以小到λ，栅极线(水平线)也是如此。此外，在图31(b)中，对于左上角的晶体管对应的图31(a)中的PG晶体管，为了避免后面将形成的两个接触孔之间的干扰。分别为作用区和栅极区，主动区边缘与SRAM单元或比特单元边界之间的水平距离为1.5λ(由两个点划线矩形标记)。图31(b)右下角的晶体管也是如此，它对应于图31(a)中的另一个PG晶体管。因此，对于图31(b)中的棍棒图，SRAM单元或比特单元的水平长度(x方向)为15λ，SRAM单元或比特单元的垂直长度(y方向)为6λ。因此，图31(b)的SRAM单元或比特单元的总面积为90λ2。
使用图31(b)中的棍棒图作为模板，在本发明中提出了至少五个SRAM单元结构，如图32～图37所示。图32是图33～图37中使用的不同光罩层的定义，其中缩写符号含义如下：
Figure BDA0003541809600000191
Figure BDA0003541809600000201
如图33(a)所示，其是图31(b)的副本，本实施例中的SRAM单元的面积是90λ2。在图33(b)中，形成多个CT_A(用于将AA(或Poly)连接到Metal-1层的开口VIA光罩层)和CT_B(用于将AA(或Poly)直接连接到Metal-2层的开口VIA光罩层)，如虚线椭圆所示。在图33(c)中，Metal-1光罩层(M1)形成为连接多个CT_A，然而，多个CT_B不连接到Metal-1光罩层(M1)。在图33(d)中，Metal-2光罩层(M2)形成为至少连接多个CT_B。一些Metal-2光罩层(M2)用作比特线(BL)和比特线条(BLB)，由两个虚线椭圆标记。在图33(e)中，形成了多个插塞VIA2，在图33(f)中，形成连接多个插塞VIA2的Metal-3光罩层(M3)，Metal-3光罩层(M3)用作字节线(WL)。图33(g)表示本发明的6个SRAM单元排列成二维阵列。在本实施例中，没有VIA1，SRAM单元中用于高电位电压VDD和/或低电位电压VSS的金属线分布在硅基板的原始硅表面之下，如图30所示。另外,如图33(c)所示，Metal-1光罩层(M1)直接连接栅极、源极和/或漏极区，而无需使用传统的接触孔开口光罩和/或Metal-0转换层。
图34(a)～(h)表示本发明的另一实施方式。如图34(a)所示，它是图31(b)的副本，本实施例中SRAM单元的面积仍然是90λ2。在图34(b)中，形成多个CT_A(用于将AA(或Poly)连接到Metal-1层的开口VIA光罩层)和CT_B(用于将AA(或Poly)直接连接到Metal-2层的开口VIA光罩层)。与图33(b)相比，在图34(b)中形成了另外两个CT_A(用虚线椭圆标记)，用于稍后电连接至Vss。在图34(c)中，Metal-1光罩层(M1)形成为连接多个CT_A，然而，多个CT_B不连接到Metal-1光罩层(M1)。在图34(d)中，形成了用于将Metal-1层连接到Metal-2层的多个插塞VIA1(由虚线椭圆标记)。在图34(e)中，Metal-2光罩层(M2)形成为至少连接多个CT_B和多个插塞VIA1。一些Metal-2光罩层(M2)用作比特线(BL)和比特线条(BLB)。在图34(f)中，形成了多个插塞VIA2，VIA2的一部分(由虚线椭圆标记)将用于电连接至Vss。在图34(g)中，形成Metal-3光罩层(M3)以连接多个VIA2。一个Metal-3光罩层(M3)用作字节线(WL)，另外两个Metal-3光罩层(由虚线椭圆标记)用作连接Vss的金属线。图34(h)表示本发明的6个SRAM单元排列成二维阵列。在本实施例中，SRAM单元中用于高电位电压VDD的金属线分布在原始硅表面之下，而用于低电位电压VSS的金属线分布在硅基板之上。此外，如图34(c)所示，Metal-1光罩层(M1)直接连接栅极、源极和/或漏极区，而无需使用传统的接触孔开口光罩和/或Metal-0转换层。
图35(a)～(h)表示本发明的另一实施方式。如图35(a)所示，其是图31(b)的副本，本实施例中的SRAM单元的面积仍为90λ2。在图35(b)中，形成多个CT_A(用于将AA(或Poly)连接到Metal-1层的开口VIA光罩层)和CT_B(用于将AA(或Poly)直接连接到Metal-2层的开口VIA光罩层)。与图34(b)相比，在图35(b)中又形成了两个CT_B(用虚线椭圆标记)，用于稍后电连接至Vdd。在图35(c)中，Metal-1光罩层(M1)形成为连接多个CT_A，然而，多个CT_B不连接到Metal-1光罩层(M1)。在图35(d)中，形成用于将Metal-1层连接到Metal-2层的多个插塞VIA1。在图35(e)中，Metal-2光罩层(M2)形成为至少连接多个CT_B和多个插塞VIA1。一些Metal-2光罩层(M2)用作比特线(BL)和比特线条(BLB)，一个Metal-2光罩层(M2)用作Vdd的金属线(用虚线椭圆标记)。在图35(f)中，形成多个插塞VIA2，部分插塞VIA2将用于电连接至Vss。在图35(g)中，形成Metal-3光罩层(M3)以连接多个插塞VIA2。一个Metal-3光罩层(M3)用作字节线(WL)，另外两个Metal-3光罩层用作连接Vss的金属线。图35(h)表示本发明的6个SRAM单元排列成二维阵列。在本实施例中，用于高电位电压VDD和低电位电压VSS的金属线分布在硅基板上方。此外，如图35(c)所示，Metal-1光罩层(M1)直接连接栅极、源极和/或漏极区，而无需使用传统的接触孔开口光罩和/或Metal-0转换层。
图36(a)～(h)表示本发明的另一实施方式。如图36(a)所示，与图31(b)或图35(a)稍有不同的是，进入硅基板以分离NMOS和PMOS晶体管中的接面的隔离距离设置为4.5λ(用椭圆划线标记)用于大电流应用。此外，主动区边缘与SRAM单元或比特单元边界之间的水平距离被积极地设置为1λ(由点划线椭圆标记)。因此，对于图36(a)中的棍棒图，SRAM单元或比特单元的水平长度(x方向)为17λ，而SRAM单元或比特单元的垂直长度(y方向)仍为6λ。因此，本实施例中SRAM单元的面积仍为102λ2。图36(b)～图36(h)中的其他过程与图35(b)～图35(h)相似。因此，省略对图36(b)～36(h)的描述而不重复。
图37(a)～(h)表示本发明的另一实施方式。在本实施例中，水平方向上相邻的SRAM比特单元共享比特线/比特线条，并且交错的字节线用于控制SRAM单元的操作。两个相邻SRAM比特单元的棍棒图如图37(a)所示。主动区边缘和SRAM比特单元边界之间的水平距离被积极设置为1λ(由点划线椭圆标记)，SRAM比特单元的其他尺寸与图33(b)中的相同。因此，SRAM单元或比特单元的水平长度(x方向)为14λ，而SRAM单元或比特单元的垂直长度(y方向)仍为6λ。因此，本实施例中SRAM单元的面积仍为84λ2。
在图37(b)中，形成多个CT_A(用于将AA(或Poly)连接到Metal-1层的开口VIA光罩层)和CT_B(用于将AA(或Poly)直接连接到Metal-2层的开口VIA光罩层)。与图33(b)相比，图37(b)中仅形成两个CT_B(由虚线椭圆标记)用于稍后电连接至交错字节线(WL1和WL2)。在图37(c)中，Metal-1光罩层(M1)形成为连接多个CT_A，然而，多个CT_B不连接到Metal-1光罩层(M1)。在图37(d)中，形成了用于连接Metal-1层和Metal-2层的多个插塞VIA1。在图37(e)中，Metal-2光罩层(M2)形成为至少连接多个CT_B和多个插塞VIA1。一些Metal-2光罩层(M2)用作共享比特线(BL)和共享比特线条(BLB)，如虚线椭圆标记。在图37(f)中，形成多个插塞VIA2，部分VIA2将用于电连接至交错的字节线(WL1/WL2)。在图37(g)中，形成Metal-3光罩层(M3)以连接多个插塞VIA2。Metal-3光罩层(M3)用作交错字节线(WL1/WL2)。图37(h)表示本发明的12个SRAM单元排列成二维阵列。在本实施例中，用于高电位电压VDD和低电位电压VSS的金属线分布在硅基板下方。此外，如图37(c)所示，Metal-1光罩层(M1)直接连接栅极、源极和/或漏极区，而无需使用传统的接触孔开口光罩和/或Metal-0转换层。当然，图37(a)～(h)中的实施例可以被修改，使得用于高电位电压VDD和/或低电位电压VSS的金属线分布在硅基板上方。
图38绘示来自三个不同代工厂A、B和C的不同技术节点的SRAM单元面积(以λ2表示)(资料收集自已公开的文献)。朝着更小的特征尺寸技术发展，可以观察到更大的SRAM单元尺寸(以λ2为单位)。透过本发明中描述的设计及其衍生设计，不同技术节点的SRAM单元面积可以保持平坦或对技术节点不敏感，即从28nm技术节点到5nm技术节点，根据本发明的SRAM单元面积可以保持在84λ2～102λ2的范围内。
当然，不必利用本发明的新SRAM单元结构中提出的所有改进技术，与传统的SRAM单元相比，仅就提出的技术中的一种就足以减小SRAM单元结构的面积。例如，根据本发明的主动区(或只有连接栅极/源极/漏极接点(“CT”)到第二金属层)的面积缩小可以使SRAM的面积在5nm技术节点上在84λ2～700λ2的范围内，7nm技术节点在84λ2～450λ2范围内，10nm至7nm以上技术节点上在84λ2～280λ2范围内，20nm至10nm以上技术节点上在84λ2～200λ2范围内，并且28nm到20nm以上的技术节点上在84λ2～150λ2范围内。例如，在5nm技术节点上，主动区面积缩小可能导致SRAM面积在160λ2～240λ2范围内(或更大，如果需要额外的公差)，导致在16nm的技术节点上SRAM面积在107λ2～161λ2范围内(或更多，如果需要额外的公差)。
与图3所示的传统SRAM的面积(λ2)相比，本发明的线性尺寸可以是图3所示的传统SRAM的线性尺寸的0.9倍(或更小，例如0.85、0.8或0.7)，则本发明的面积可以是图3的传统SRAM面积的至少0.81(或更小，例如0.72、0.64或0.5)倍，如下表所示。
Figure BDA0003541809600000231
因此，在本发明的另一实施例中，当最小特征尺寸(λ)为5nm时，本发明的SRAM单元的面积不大于672λ2。当最小特征尺寸为7nm时，SRAM单元的面积不大于440λ2(或400λ2或350λ2)。当最小特征尺寸在10nm至7nm以上时，SRAM单元的面积不大于300λ2(或268λ2)。当最小特征尺寸(λ)在16nm到大于10nm之间时，SRAM单元的面积不大于204λ2。当最小特征尺寸(λ)在22nm到大于16nm之间时，SRAM单元的面积不大于152λ2。当最小特征尺寸(λ)在28nm到大于22nm之间时，SRAM单元的面积不大于139λ2。
此外，在另一实施例中，当最小特征尺寸为5nm时，SRAM单元的面积在84λ2～672λ2的范围内。当最小特征尺寸为7nm时，SRAM单元的面积在84λ2～440λ2的范围内。当最小特征尺寸在10nm到7nm以上时，SRAM单元的面积在84λ2～300λ2的范围内。当最小特征尺寸在16nm到10nm以上时，SRAM单元的面积在84λ2～204λ2的范围内。当最小特征尺寸在22nm到16nm以上时，SRAM单元的面积在84λ2～152λ2的范围内。当最小特征尺寸在28nm到22nm以上时，SRAM单元的面积在84λ2～139λ2的范围内。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰。因此，本发明之保护范围当视后附之权利要求所界定者为准。

Claims (20)

1.一种SRAM单元，其特征在于，包括：
多个晶体管；
一组接点，耦接该多个晶体管；
一字节线，电耦接该多个晶体管；
一比特线及一比特线条，电耦接该多个晶体管；
一VDD接线，电耦接该多个晶体管；以及
一VSS接线，电耦接该多个晶体管；
其中，随着该SRAM单元，在不同技术节点的最小特征尺寸(λ)逐渐变小，由最小特征尺寸的平方表示之该SRAM单元的面积尺寸相同或基本相同。
2.如权利要求1所述的SRAM单元，其特征在于，当λ从28nm减小到5nm时，SRAM单元的面积大小在84λ2～102λ2之间。
3.如权利要求2所述的SRAM单元，其特征在于，一个晶体管的长度介于3～4λ之间。
4.如权利要求2所述的SRAM单元，其特征在于，该多个晶体管中的一个晶体管的栅极区不需透过低于一第一金属内连线的另一金属层而直接透过一第一金属内连线连接到该多个晶体管的源极区或漏极区。
5.如权利要求2所述的SRAM单元，其特征在于，该VDD接线或该VSS接线分布在形成该多个晶体管的一基板的原始硅表面之下。
6.如权利要求2所述的SRAM单元，其特征在于，该多个晶体管中的NMOS晶体管的n+区的底面被一第一绝缘体完全隔离，并且所述多个晶体管中的PMOS晶体管的p+区的底面被一第二个绝缘体完全隔离。
7.如权利要求6所述的SRAM单元，其特征在于，该NMOS晶体管的n+区与该PMOS晶体管的p+区之间的边缘距离在2λ～4λ之间。
8.如权利要求1所述的SRAM单元，其特征在于，该组接点包括一组第一接点和一组第二接点，该组第一接点连接到第一金属层，并且该组第二接点连接到第二金属层，但与该第一金属层断开。
9.一种SRAM单元，其特征在于，包括：
多个晶体管；
一组接点，耦接该多个晶体管；
一字节线，电耦接该多个晶体管；
一比特线和一比特线条，电耦接该多个晶体管；
一VDD接线，电耦接该多个晶体管；以及
一VSS接线，电耦接该多个晶体管；
其中，当最小特征尺寸(λ)为5nm时，该SRAM单元的面积不大于672λ2；或者当最小特征尺权利要求寸为7nm时，该SRAM单元的面积不大于440λ2；或者当最小特征尺寸在10nm至7nm以上时，该SRAM单元的面积不大于300λ2；或者当最小特征尺寸(λ)在16nm到10nm以上时，该SRAM单元的面积不大于204λ2；或者当最小特征尺寸(λ)在22nm到16nm以上时，该SRAM单元的面积不大于152λ2；或者当最小特征尺寸(λ)在28nm到22nm以上时，该SRAM单元的面积不大于139λ2。
10.如权利要求9所述的SRAM单元，其特征在于，当最小特征尺寸为5nm时，该SRAM单元的面积在84λ2～672λ2的范围内。
11.如权利要求10所述的SRAM单元，其特征在于，当最小特征尺寸为7nm时，该SRAM单元的面积在84λ2～440λ2的范围内。
12.如11所述的SRAM单元，其特征在于，当最小特征尺寸在16nm到10nm以上时，该SRAM单元的面积在84λ2～204λ2的范围内。
13.如权利要求12所述的静态随机存取存储器单元，其特征在于，当λ在28nm到22nm以上时，该SRAM单元的面积在84λ2～139λ2的范围内。
14.一种SRAM单元，其特征在于，包括：
多个晶体管；
多个接点，耦接至该多个晶体管；
一第一金属层，设置在该多个晶体管之上并电耦接该多个晶体管；
一第二金属层，设置于该第一金属层上方，并电耦接该多个晶体管；以及
一第三金属层，设置于该第二金属层上方，并电耦接该多个晶体管；
其中，该多个接点包括一组第一接点和一组第二接点，该组第一接点连接到该第一金属层，该组第二接点连接到该第二金属层，但与该第一金属层断开连接。
15.如权利要求14所述的SRAM单元，其特征在于，该第一接点的垂直长度比该第二接点的垂直长度短。
16.如权利要求14所述的SRAM单元，其特征在于，该多个晶体管中的一个晶体管的栅极区不需透过低于一第一金属内连线的另一金属层而直接透过一第一金属内连线连接到该多个晶体管的源极区或漏极区。
17.如权利要求14所述的SRAM单元，其特征在于，该多个晶体管中的一NMOS晶体管的n+区的底面被一第一绝缘体完全隔离，并且该多个晶体管中的一PMOS晶体管的p+区的底面被一第二绝缘体完全隔离，其中该NMOS晶体管的n+区与该PMOS晶体管的p+区的边缘距离在2λ～4λ之间。
18.一种SRAM单元，其特征在于，包括：
多个晶体管，其中一个晶体管包括：
一具有长度的栅极结构；
一通道区；
一第一导电区，电耦接该通道区；和
一第一接触孔，位于该第一导电区上方；
其中，该第一接触孔的周边独立于一微影制程。
19.如权利要求18所述的SRAM单元，其特征在于，该第一接触孔包括由该第一导电区的边界围绕的周边。
20.如权利要求18所述的SRAM单元，其特征在于，该多个晶体管中的一个晶体管的栅极区不需透过低于一第一金属内连线的另一金属层而直接透过一第一金属内连线连接到该多个晶体管的源极区或漏极区。
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