KR20220129692A - Sram 셀 구조 - Google Patents

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KR20220129692A
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춘 루 차오-
후앙 리-핑
추에 주앙-잉
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인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
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Abstract

SRAM 셀은 복수의 트랜지스터, 복수의 트랜지스터에 접속되는 콘택 세트, 복수의 트랜지스터에 전기적으로 접속되는 워드 라인, 복수의 트랜지스터에 전기적으로 접속되는 비트 라인 및 비트 라인 바, 복수의 트랜지스터에 전기적으로 접속되는 VDD 콘택 라인, 및 복수의 트랜지스터에 전기적으로 접속되는 VSS 콘택 라인을 포함하고, SRAM 셀의 최소 피처 크기가 28nm에서 점차 감소함에 따라, 최소 피처 크기(λ)의 제곱 단위로 SRAM 셀의 면적은 동일하거나 실질적으로 동일하다.

Description

SRAM 셀 구조{SRAM CELL STRUCTURES}
본 발명은 메모리 구조에 관한 것으로, 특히 정밀하게 제어된 치수를 가져 SRAM 구조의 크기를 효과적으로 축소시킬 수 있는 SRAM 구조에 관한 것이다.
집적회로에서 성능 및 비용의 개선은 주로, 무어의 법칙에 따른 공정 스케일링 기술에 의해 달성되었지만, 28nm (이하)까지 제조 공정의 소형화로 트랜지스터 성능의 공정 변화가 하나의 도전과제이다. 특히, 증가된 저장 밀도를 위한 SRAM 장치의 스케일링, 낮은 대기 전력 소비를 위한 작동 전압(VDD)의 감소, 및 더 큰 용량의 SRAM을 실현하기 위해 필요한 향상된 수율은, 달성하기 점점 더 어려워지고 있다.
SRAM은 통상적으로 사용하는 메모리 중 하나이다. SRAM은 보통 SRAM 어레이와, 행 어드레스 디코더, 열 어드레스 디코더, 및 입/출력 회로 등을 구비하는 주변 회로를 포함한다. SRAM 어레이는 다수의 SRAM 셀을 구비하며, 각 SRAM 셀은 2개의 교차 결합형 인버터를 지닌 정적 래치(static latch)를 포함하고 있다. 그래서, 셀에 대한 적절한 전원 전압, 즉 고전압(high level voltage, VDD) 및 저전압(low level voltage, VSS)이 있는 조건 하에서, 저장된 정보를 유지하기 위한 DRAM의 주기적인 리프레싱을 필요로 하지 않는다. 동일한 고전압(VDD) 및 저전압(VSS)이 SRAM 주변 회로 (디코더, I/O 회로)에도 연결되어 있다. 또한, 고전압(VDD)은 보통 SRAM에 저장된 로직 “1”에 대응하고, 저전압(VSS)은 SRAM에 저장된 로직 “0”에 대응한다.
도 1은 SRAM 셀 아키텍처, 즉 6-트랜지스터 (six-transistor, 6-T) SRAM 셀을 나타낸다. 이 셀은 2개의 교차 결합형 인버터 (PMOS 풀업 트랜지스터(PU-1, PU-2) 및 NMOS 풀다운 트랜지스터(PD-1, PD-2))와 2개의 액세스 트랜지스터 (NMOS 패스 게이트 트랜지스터(PG-1, PG- 2))로 구성된다. 고전압(VDD)은 PMOS 풀업 트랜지스터(PU-1, PU-2)에 접속되고, 저전압(VSS)은 NMOS 풀다운 트랜지스터(PD-1, PD-2)에 접속된다. 워드 라인(WL)이 이네이블되면 (즉, 어레이에서 행이 선택되면), 액세스 트랜지스터가 턴온되어, 스토리지 노드(Node-1/Node-2)를 수직으로 연장되는 비트 라인(BL, BL Bar)에 연결한다.
도 2는 SRAM내 6개의 트랜지스터들 간의 레이아웃 및 연결을 나타내는 “스틱 선도”를 도시한다. 스틱 선도는 보통 활성 영역(수직 적색)과 게이트 라인(수평 청색)만 포함한다. 물론, 한편으로는 6개의 트랜지스터에 직접 접속되고, 다른 한편으로는 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD), 및 저전압(VSS) 등에 접속되는 콘택이 여전히 많이 있다.
그러나 28nm 이하 (소위 “최소 피처 크기(minimum feature size)”, “λ” 또는 “F”)까지 제조 공정을 소형화하더라도, 콘택 크기들 간의 간섭, 및 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD) 및 저전압(VSS) 등을 연결하는 금속 와이어의 레이아웃들 간의 간섭으로 인해, λ2 또는 F2로 표시되는 SRAM 셀의 전체 면적은, 도 3에 도시된 바와 같이, 최소 피처 크기가 감소할 경우 급격히 증가한다 (J. Chang et al., “15.1 A 5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with Metal Coupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Density and Low-VMIN Applications,” 2020 IEEE International Solid- State Circuits Conference - (ISSCC), 2020, pp. 238-240에서 인용함).
최소 피처 크기가 감소할 경우, λ2 또는 F2로 표시되는 SRAM 셀의 전체 면적이 급격히 증가하는 몇 가지 이유를 다음과 같이 설명할 수 있다. 종래의 6T SRAM은 다수의 배선을 사용하여 연결된 6개의 트랜지스터를 가지며, 이는 트랜지스터의 게이트 레벨 (“게이트(Gate)”)과 소스 영역 및 드레인 영역의 확산 레벨 (일반적으로 “확산(Diffusion)”이라고 부름)을 연결하는 제 1배선층(M1)을 갖는다. M1만을 사용하여 다이 크기의 확대 없이, (워드 라인(WL) 및/또는 비트 라인(BL, BL Bar) 등의) 신호 전송을 용이하게 하기 위해, 제 2배선층(M2) 및/또는 제 3배선층(M3)을 증가시킬 필요가 있다. 다음에, M2를 M1에 연결하기 위해, 몇 가지 유형의 전도성 재료로 구성된 구조(비아-1)가 형성된다. 따라서, M1에 대한 콘택(Contact)(Con) 연결을 통해 확산으로 형성되는 수직 구조, 즉 “Diffusion-Con-M1”이 있다. 마찬가지로, 콘택 구조를 통해 게이트를 M1에 연결하는 또 다른 구조가 “게이트-Con-M1”로 형성될 수 있다. 추가로, 비아1을 통해 M1 배선에서 M2배선까지 연결되는 배선 구조를 형성할 필요가 있는 경우는, “M1-비아1-M2”로 명명한다. 게이트 레벨에서 M2 배선까지의 보다 복잡한 배선 구조는 “게이트-Con-M1-비아-M2”로 설명할 수 있다. 또한, 적층 배선 시스템은 “M1-비아1-M2-비아2-M3” 또는 “M1-비아1-M2-비아2-M3-비아3-M4” 구조 등을 가질 수 있다. 2개의 액세스 트랜지스터 (도 1에 도시된 바와 같이, NMOS 패스 게이트 트랜지스터(PG-1, PG-2) 내의 게이트 및 확산은 제 2배선층(M2) 또는 제 3배선층(M3)에 배치될 워드 라인(WL) 및/또는 비트 라인(BL, BL Bar)에 연결되어야 한다. 종래의 SRAM에서 이러한 금속 연결은 먼저 배선층(M1)을 통과해야 한다. 즉, SRAM의 최신 배선 시스템은 M1 구조를 우회하지 않고 게이트 또는 확산을 M2에 직접 연결하는 것이 가능하지 않을 수 있다. 그 결과, 하나의 M1 배선과 다른 M1 배선 사이에 필요한 공간이 다이 크기를 증가시키며, 일부 경우에는 배선 연결이 M2를 직접 사용하는 효율적인 채널링 의도를 차단하여 M1 영역을 억제할 수 있다. 또한, 비아1과 콘택 사이에 자기 정렬 구조를 형성함과 동시에, 비아1과 콘택 모두를 그들 각자의 배선 시스템에 연결하는 데에는 약간의 어려움이 있다.
또한, 종래의 6T SRAM 셀에 있어서, 가까운 이웃 내에서 서로 나란히 형성된 p-기판과 n-웰의 일부 인접 영역 내부에 각각 배치되는 적어도 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터가 있으며, n+/p/n/p+ 기생 바이폴라 소자라고 부르는 기생 접합 구조는 도 4에 도시된 바와 같이, NMOS 트랜지스터의 n+ 영역에서 시작하여 p-웰, 인접한 n-웰, 및 추가로 PMOS 트랜지스터의 p+ 영역까지 그의 윤곽에 의해 형성된다. n+/p 접합 또는 p+/n 접합에서 발생하는 상당한 노이즈가 있고, 이 n+/p/n/p+ 접합을 통해 매우 큰 전류가 비정상적으로 흐를 수 있으며, 이는 CMOS 회로의 일부 작동을 정지시켜 전체 칩의 오작동을 일으킬 수 있다. 이러한 래치업(Latch-up)이라고 부르는 비정상적인 현상은 CMOS의 작동에 악영향을 주며, 이는 반드시 피해야 한다. 확실히 CMOS와 관련한 하나의 약점인 래치업에 대한 내성을 높이는 한 가지 방법으로, n+ 영역에서 p+ 영역까지의 거리를 증가시키는 것이 있다. 따라서, 래치업 문제를 피하기 위해 n+ 영역에서 p+ 영역까지의 거리를 증가시키면, SRAM 셀의 크기도 늘어나게 된다.
그러므로, 최소 피처 크기가 감소할 경우, λ2으로 표시되는 SRAM 셀의 전체 면적이 허용 가능한 범위 내에서 유지될 수 있도록 SRAM 셀을 재설계하는 방법은 하나의 도전과제이다.
미국 특허 출원 제 17/138,918호
본 발명의 하나의 목적은 더 작은 면적을 갖는 SRAM 구조를 제공하는 것일 수 있다.
본 발명의 일 실시예는 SRAM 구조를 제공한다. SRAM 셀은 복수의 트랜지스터, 복수의 트랜지스터에 접속되는 콘택 세트, 복수의 트랜지스터에 전기적으로 접속되는 워드 라인, 복수의 트랜지스터에 전기적으로 접속되는 비트 라인 및 비트 라인 바, 복수의 트랜지스터에 전기적으로 접속되는 VDD 콘택 라인, 및 복수의 트랜지스터에 전기적으로 접속되는 VSS 콘택 라인을 포함한다. SRAM 셀의 최소 피처 크기가 28nm에서 (예컨대, 16nm, 10nm, 7nm, 5nm 또는 3nm로) 점차 감소함에 따라, 최소 피처 크기(λ)의 제곱 단위로 SRAM 셀의 면적 크기는 동일하거나 실질적으로 동일하다.
본 발명의 또 다른 양태에 따르면, SRAM 셀의 최소 피처 크기가 28nm에서 점차 감소함에 따라, 최소 피처 크기(λ)의 제곱 단위로 SRAM 셀의 면적 크기는 동일하거나 실질적으로 동일하다.
본 발명의 또 다른 양태에 따르면, λ가 28nm에서 5nm로 감소되면, SRAM 셀의 면적 크기는 84λ2~139λ2 이다.
본 발명의 또 다른 양태에 따르면, 하나의 트랜지스터의 길이는 3~4λ 이다.
본 발명의 또 다른 양태에 따르면, 복수의 트랜지스터 중 하나의 트랜지스터의 게이트 영역은 제 1금속 배선보다 낮은 또 다른 금속층 없이, 제 1금속 배선을 통해 트랜지스터의 소스 영역 또는 드레인 영역에 직접 연결된다.
본 발명의 또 다른 양태에 따르면, VDD 콘택 라인 또는 VSS 콘택 라인은 복수의 트랜지스터가 형성되는 기판의 원래 실리콘 표면 아래에 분포된다.
본 발명의 또 다른 양태에 따르면, 복수의 트랜지스터 중 NMOS 트랜지스터의 n+ 영역의 하부면은 제 1절연체에 의해 완전히 절연되고, 복수의 트랜지스터 중 PMOS 트랜지스터의 p+ 영역의 하부면은 제 2절연체에 의해 완전히 절연된다.
본 발명의 또 다른 양태에 따르면, NMOS 트랜지스터의 n+ 영역과 PMOS 트랜지스터의 p+ 영역 간의 에지 거리는 2λ~4λ 이다.
본 발명의 또 다른 양태에 따르면, 콘택 세트는 제 1콘택 세트 및 제 2콘택 세트를 포함하고, 제 1콘택 세트는 제 1금속층에 연결되며, 제 2콘택 세트는 제 2금속층에 연결되지만 제 1금속층과는 분리된다.
SRAM 셀은 복수의 트랜지스터, 복수의 트랜지스터에 접속되는 콘택 세트, 복수의 트랜지스터에 전기적으로 접속되는 워드 라인, 복수의 트랜지스터에 전기적으로 접속되는 비트 라인 및 비트 라인 바, 복수의 트랜지스터에 전기적으로 접속되는 VDD 콘택 라인, 및 복수의 트랜지스터에 전기적으로 접속되는 VSS 콘택 라인을 포함하고, 최소 피처 크기가 5nm이면, SRAM 셀의 면적은 84λ2~672λ2의 범위 내에 있으며, 최소 피처 크기가 7nm이면, SRAM 셀의 면적은 84λ2~440λ2의 범위 내에 있고, 최소 피처 크기가 7nm 초과 내지 10nm이면, SRAM 셀의 면적은 84λ2~300λ2의 범위 내에 있고, 최소 피처 크기가 10nm 초과 내지 16nm이면, SRAM 셀의 면적은 84λ2~204λ2의 범위 내에 있고, 최소 피처 크기가 16nm 초과 내지 22nm이면, SRAM 셀의 면적은 84λ2~152λ2의 범위 내에 있으며, 최소 피처 크기가 22nm 초과 내지 28nm이면, SRAM 셀의 먼적은 84λ2~139λ2의 범위 내에 있다.
본 발명의 또 다른 실시예는 게이트/확산에서부터 금속 2층까지의 직접 연결을 갖는 SRAM 구조를 제공한다. SRAM은 복수의 트랜지스터, 복수의 트랜지스터에 접속되는 복수의 콘택, 복수의 트랜지스터 상에 배치되어 그에 전기적으로 접속되는 제 1금속층, 제 1금속층 상에 배치되어 복수의 트랜지스터에 전기적으로 접속되는 제 2금속층, 제 2금속층 상에 배치되어 복수의 트랜지스터에 전기적으로 접속되는 제 3금속층을 포함하고, 복수의 콘택은 제 1콘택 세트 및 제 2콘택 세트를 포함하며, 제 1콘택 세트는 제 1금속층에 연결되고, 제 2콘택 세트는 제 2금속층에 연결되지만 제 1금속층과는 분리된다.
본 발명의 또 다른 양태에 따르면, 제 1콘택의 수직 길이는 제 2콘택의 수직 길이보다 짧다.
본 발명의 또 다른 양태에 따르면, 복수의 트랜지스터 중 하나의 트랜지스터의 게이트 영역은 제 1금속 배선보다 낮은 또 다른 금속층 없이, 제 1금속 배선을 통해 트랜지스터의 소스 영역 또는 드레인 영역에 직접 연결된다.
본 발명의 또 다른 양태에 따르면, 복수의 트랜지스터 중 NMOS 트랜지스터의 n+ 영역의 하부면은 제 1절연체에 의해 완전히 절연되고, 복수의 트랜지스터 중 PMOS 트랜지스터의 p+ 영역의 하부면은 제 2절연체에 의해 완전히 절연되며, NMOS 트랜지스터의 n+ 영역과 PMOS 트랜지스터의 p+ 영역 간의 에지 거리는 2λ~4λ 이다.
본 발명의 또 다른 목적은 소형 트랜지스터를 갖는 SRAM 구조를 제공하는 것일 수 있다. SRAM은 복수의 트랜지스터를 포함한다. 하나의 트랜지스터는 길이를 갖는 게이트 구조, 채널 영역, 채널 영역에 전기적으로 접속되는 제 1전도성 영역, 및 제 1전도성 영역에 위치되는 제 1콘택 홀을 포함하고, 제 1콘택 홀의 주변은 포토리소그래피 공정과 무관하다.
본 발명의 또 다른 양태에 따르면, 제 1콘택 홀은 제 1전도성 영역의 원주로 둘러싸인 주변을 포함한다.
본 발명의 또 다른 양태에 따르면, 복수의 트랜지스터 중 하나의 트랜지스터의 게이트 영역은 제 1금속 배선보다 낮은 또 다른 금속층 없이, 제 1금속 배선을 통해 트랜지스터의 소스 영역 또는 드레인 영역에 직접 연결된다.
본 발명의 일 실시에에 따르면, 더 작은 면적을 갖는 SRAM 구조가 제공될 수 있다.
본 발명의 장점 및 기술사상은 첨부한 도면과 함께 이루어지는 다음의 설명을 통해 이해할 수 있다. 본 발명의 이들 및 다른 목적은 다양한 그림 및 도면에 도시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 통상의 기술자에게 틀림없이 명백해질 것이다.
도 1은 통상적인 6T SRAM의 개략도이다.
도 2는 도 1의 6T SRAM에 대응하는 스틱 선도로, 활성 영역은 수직 라인에 대응하고 게이트 라인은 수평 라인에 대응한다.
도 3은 현재 이용가능한 제조 공정에 따른 상이한 공정 치수 λ (또는 F)에 대한 SRAM 셀의 전체 면적을 λ2 (또는 F2) 단위로 나타내는 선도이다.
도 4는 종래의 NMOS 및 PMOS 구조의 단면을 나타내는 단면도이다.
도 5는 본 발명에 따른 SRAM에 사용되는 소형 금속 산화물 반도체 전계 효과 트랜지스터(miniaturized metal-oxide-semiconductor field-effect transistor, mMOSFET)를 나타내는 평면도이다.
도 6은 기판 상의 패드-산화물층, 패드-질화물층, 및 기판에 형성된 STI-산화물1을 나타내는 단면도이다.
도 7은 활성 영역 위에 형성된 트루 게이트(true gate, TG) 및 더미 쉴드 게이트(dummy shield gate, DSG)를 나타내는 도면이다.
도 8은 증착 중인 스핀온 유전체(spin-on dielectric, SOD)와, 증착 및 에칭 중인 잘 설계된 게이트 마스크층을 나타내는 도면이다.
도 9는 더미 실드 게이트(DSG) 상의 질화물층, DSG, DSG에 대응하는 유전 절연체의 일부 및 DSG에 대응하는 p형 기판(102)이 제거된 것을 나타내는 도면이다.
도 10은 제거 중인 게이트 마스크층, 에칭 중인 SOD, STI-산화물2를 형성하기 위해 증착 중인 산화물-2층을 나타내는 도면이다.
도 11은 산화물-3 스페이서를 형성하기 위해 증착 및 에칭 중인 산화물-3 층, p-형 기판에 형성 중인 저농도 도핑 드레인(lightly Doped drain, LDD), 질화물 스페이서를 형성하기 위해 증착 및 에치 백 중인 질화물층, 및 제거 중인 유전 절연체를 나타내는 도면이다.
도 12는 선택적 에피택시 성장(selective epitaxy growth, SEG) 기술에 의해 성장 중인 고유 실리콘 전극을 나타내는 도면이다.
도 13은 증착 및 에치 백 중인 CVD-STI-산화물3층, 제거 중인 고유 실리콘 전극, 및 형성 중인 mMOSFET의 소스(n+ 소스) 및 드레인(n+ 드레인)을 나타내는 도면이다.
도 14는 콘택 홀 개구를 형성하기 위해 증착 및 에칭 중인 산화물 스페이서를 나타내는 도면이다.
도 15a는 SOD 층을 증착하여 기판의 빈 홀을 채우고, 표면 평탄화를 위해 CMP를 사용하는 것을 나타내는 도면이다.
도 15b는 도 15a의 평면도이다.
도 16은 도 15b의 구조물 상에 형성된 포토레지스트층(photo resistance layer)을 나타내는 도면이다.
도 17은 노출된 게이트 확장 영역 내의 질화물 캡 층을 제거하여 전도성 금속 게이트 층을 노출시키는 이방성 에칭 기술을 나타내는 도면이다.
도 18a는 소스 영역 및 드레인 영역 모두의 상부에 개구 영역을 형성하기 위해 제거 중인 포토레지스트층과 SOD, 및 형성 중인 스페이서를 나타내는 도면이다.
도 18b는 도 18a의 평면도이다.
도 19a는 형성 중인 금속-1 배선 네트워크 층을 나타내는 도면이다.
도 19b는 도 19a의 평면도로서, 게이트는 금속-1층을 통해 소스 영역에 연결된다.
도 20a는 게이트 확장 영역과 드레인 영역 모두의 상부에 다수의 개구 홀을 만드는 구성 단계까지, 신규 6T SRAM의 트랜지스터를 나타내는 평면도이다.
도 20b 및 20c는 도 20a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 구성 단계를 나타내는 2개의 단면도이다.
도 21a는 선택적 에피택시 성장(SEG) 기술을 이용하여 고농도 도핑 전도성 실리콘 플러그(conductive silicon plug, CoP)를 성장시키는 구성 단계까지, 신규 6T SRAM 트랜지스터를 나타내는 평면도이다.
도 21b 및 21c는 도 21a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 구성 단계까지를 나타내는 2개의 단면도이다.
도 22a는 전도체 필러(conductor pillar, CoP)보다 높은 높이까지 산화물층 또는 저유전율 유전층을 증착하는 구성 단계까지, 신규 6T SRAM의 트랜지스터를 나타내는 평면도이다.
도 22b 및 22c는 도 22a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 구성 단계를 나타내는 2개의 단면도이다.
도 23a는 금속 M1 층 및 금속 M1 층 상에 얇은 산화물층을 증착하고, 이들 전도체 필러(CoP)의 노출된 헤드를 시드로 사용하여 SEG 방법에 의해 고농도 도핑 실리콘 필러(CoP2)를 형성하는 구성 단계까지, 신규 6T SRAM의 트랜지스터를 나타내는 평면도이다.
도 23b 및 23c는 도 23a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 구성 단계를 나타내는 2개의 단면도이다.
도 24a는 금속 M1 층들 사이 및 그 위에 산화물 또는 저유전율 유전층을 증착한 다음, 금속 M2 층을 증착하여 고농도 도핑 실리콘 필러(CoP2)을 연결하는 구성 단계까지, 신규 6T SRAM의 트랜지스터를 나타내는 평면도이다.
도 24b 및 24c는 도 24a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 구성 단계를 나타내는 2개의 단면도이다.
도 25a 및 25b는 각각, SRAM 셀에 사용되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 나타내는 단면도이다.
도 26a는 도 25a 및 25b에 도시된 신규 PMOS(52) 및 신규 NMOS(51)의 결합 구조를 나타내는 평면도이다.
도 26b는 도 26a의 절단선(Y축)을 따라 신규 PMOS(52) 및 신규 NMOS(51)의 결합을 나타내는 단면도이다.
도 27은 종래의 PMOS 트랜지스터와 NMOS 트랜지스터의 결합을 나타내는 단면도이다.
도 28a는 도 25a 및 25b에 도시된 신규 PMOS(52) 및 신규 NMOS(51)의 또 다른 결합 구조를 나타내는 평면도이다.
도 28b는 도 28a의 절단선(X축)을 따라 신규 PMOS(52) 및 신규 NMOS(51)의 결합을 나타내는 단면도이다.
도 29는 종래의 PMOS 및 NMOS 트랜지스터의 또 다른 결합을 나타내는 단면도이다.
도 30은 신규 SRAM 셀에 사용되는 PMOS 및 NMOS 트랜지스터의 또 다른 결합 구조를 나타내는 평면도이다.
도 31a는 도 2에 도시된 바와 같은 “스틱 선도”를 나타내는 도면이고, 도 31b는 본 발명에 따른 치수를 갖는 신규 6T SRAM의 스틱 선도이다.
도 32는 도 33 내지 37에서 사용되는 상이한 마스크층에 관한 정의를 나타내는 목록이다.
도 33a~g는 본 발명에 따른 일 실시예를 나타낸다.
도 34a~h는 본 발명에 따른 또 다른 실시예를 나타낸다.
도 35a~h는 본 발명에 따른 또 다른 실시예를 나타낸다.
도 36a~h는 본 발명에 따른 또 다른 실시예를 나타낸다.
도 37a~h는 본 발명에 따른 또 다른 실시예를 나타낸다.
도 38은 3개의 상이한 파운드리 A, B, C 및 본 발명과 상이한 기술 노드에 걸친 SRAM 셀 면적(λ2단위)을 나타낸다.
종래의 6T SRAM 셀에 있어서, 28nm 이하 (소위 “최소 피처 크기”, “λ” 또는 “F”)까지 제조 공정을 소형화하더라도, 트랜지스터의 크기를 비례적으로 줄일 수는 없었다. 본 발명은 SRAM에서 트랜지스터의 소스, 드레인 및 게이트의 선형 치수가 정밀하게 제어되고, 선형 치수는 최소 피처 크기인 람다(λ)만큼 작을 수 있는 신규 SRAM 구조를 개시한다. 그러므로, 2개의 인접한 트랜지스터가 드레인/소스를 통해 함께 연결될 경우, 인접한 2개의 트랜지스터내 게이트 에지들 간의 거리는 2λ만큼 작을 수 있다. 또한, 소스, 드레인 및 게이트에 대한 콘택 홀의 선형 치수는 0.6λ~0.8λ 같이, λ보다 작을 수 있으며, 드레인 영역 내에서 달성될 수 있다 (소스 영역 및 게이트 영역 내에서도 마찬가지이다).
도 5는 본 발명에 따른 SRAM에 사용되는 소형 금속 산화물 반도체 전계 효과 트랜지스터(mMOSFET)(100)의 예이다. 도 5에 도시된 바와 같이, mMOSFET(100)는: (1) 길이 G(L) 및 폭 G(W)를 갖는 게이트 구조(101), (2) 게이트 구조(101)의 좌측에서, 게이트 구조(101)의 에지로부터 분리 영역(105)의 에지까지의 선형 치수인 길이 S(L) 및 폭 S(W)를 갖는 소스(103), (3) 게이트 구조(101)의 우측에서, 게이트 구조(101)의 에지로부터 분리 영역(105)의 에지까지의 선형 치수인 길이 D(L) 및 폭 S(W)를 갖는 드레인(107), (4) 소스의 중앙에서, 각각 C-S(L) 및 C-S(W)로 표시된 개구의 길이 및 폭을 갖고, 자기 정렬 기술에 의해 형성된 콘택 홀(109), (5) 마찬가지로 드레인(107)의 중앙에서, 각각 C-D(L) 및 C-D(W)로 표시된 개구의 길이 및 폭을 갖고, 자기 정렬 기술에 의해 형성된 콘택 홀(111)을 포함한다. 길이 G(L), 길이 D(L), 길이 S(L)는 최소 피처 크기 λ만큼 작고 정밀하게 제어할 수 있다. 또한, C-S(L) 및 C-S(W)로 표시된 개구의 길이 및 너비와, D-S(L) 및 D-S(W)로 표시된 개구의 길이 및 너비는 0.6λ~ 0.8λ 같이 λ미만일 수 있다.
다음에는 본 발명의 SRAM에 사용되는 전술한 mMOSFET(100)의 제조 공정을 간략하게 설명한다. mMOSFET(100)의 구조 및 그의 제조 공정에 관한 상세한 설명은 2020년 12월 31일에, “제어된 소스/드레인 치수 및 콘택 개구를 갖는 소형 트랜지스터 구조 및 관련 제조 방법 (MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD)”이란 명칭으로 출원한 미국 특허 출원 제 17/138,918호에 제시되어 있으며, 미국 특허 출원 제 17/138,918호의 전체 내용은 참조로서 본원에 통합된다.
도 6에 도시된 바와 같이, 기판(102) 상에 패드-산화물층(302)이 형성되고, 패드-질화물층(304)이 증착된다. mMOSFET의 활성 영역도 정의되고, 활성 영역 외부에 있는 실리콘 재료의 일부를 제거하여 트렌치 구조를 생성한다. 트렌치 구조에 산화물-1층이 증착되고 에치 백되어 원래 실리콘 기판의 수평면(“horizontal surface of the silicon substrate, HSS”) 아래에 얕은 트렌치 분리막(STI-산화물1)(306)을 형성한다.
패드-산화물층(302) 및 패드-질화물층(304)이 제거되고, HSS 상에 유전 절연체(402)가 형성된다. 다음에, HSS 상에 게이트 층(602) 및 질화물층(604)이 증착되고, 게이트 층(602) 및 질화물층(604)이 에칭되어, 도 7에 도시된 바와 같이, mMOSFET의 트루 게이트 및 트루 게이트에 대해 원하는 선형 거리를 갖는 더미 실드 게이트를 형성한다. 도 7에 도시된 바와 같이, 트루 게이트의 길이는 λ이고, 더미 실드 게이트의 길이도 λ이며, 트루 게이트와 더미 쉴드 게이트의 에지들 간의 거리 역시 λ이다.
다음에, 스핀온 유전체(SOD)(702)를 증착한 후, SOD(702)를 에치 백한다. 도 8에 도시된 바와 같이, 포토리소그래피 마스킹 기술에 의해 잘 설계된 게이트 마스크층(802)을 형성한다. 그 후, 도 9에 도시된 바와 같이, 이방성 에칭 기술을 이용하여 더미 실드 게이트(DSG) 상의 질화물층(604)을 제거하고, DSG, 이 DSG에 대응하는 유전 절연체(402)의 일부, 및 DSG에 대응하는 p형 기판(102)을 제거한다.
또한, 도 10에 도시된 바와 같이, 게이트 마스크층(802)을 제거하고, SOD(702)를 에칭하고, STI-산화물-2(1002)를 증착한 다음, 에치 백한다. 다음에, 도 11에 도시된 바와 같이, 산화물-3 층을 증착 및 에치 백하여 산화물-3 스페이서(1502)를 형성하고, p형 기판(102)에 저농도 도핑 드레인(LDD)(1504)을 형성하고, 질화물층을 증착 및 에치 백하여 질화물 스페이서(1506)를 형성한 후, 유전 절연체(402)를 제거한다.
게다가, 도 13에 도시된 바와 같이, 선택적 에피택시 성장(SEG) 기술을 이용하여 고유 실리콘 전극(1602)을 성장시킨다. 다음에, 도 13에 도시된 바와 같이, CVD-STI-산화물3 층(1702)을 증착 및 에치 백하고, 고유 실리콘(1602)을 제거하여, mMOSFET의 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)을 형성한다. 트루 게이트(TG)와 그 위치가 원래 더미 실드 게이트(DSG)에 의해 점유되는 CVD-STI-산화물3 층(1702) 사이에 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)이 형성되며, 따라서, 소스 영역(n+ 소스)(1704) (또는 드레인 영역(n+ 드레인)(1706))의 길이와 폭은 λ만큼 작다. 소스 영역(n+ 소스)(1704) (또는 드레인 영역(n+ 드레인)(1706))의 개구는 0.8λ같이 λ미만일 수 있다. 도 14에 도시된 바와 같이, 추가 산화물 스페이서(1802)가 형성되면, 이러한 개구는 축소될 수 있다.
또한, 신규 SRAM 구조는 종래의 콘택 홀-개구 마스크 및/또는 M1 연결용 금속-0 변환층을 사용하지 않고, 자기 정렬된 소형 콘택을 통해 제 1금속 배선(M1 층)이 게이트, 소스 및/또는 드레인 영역을 직접 연결하도록 한다. 도 13에 이어서, SOD(1901) 층이 증착되어, 소스 영역(n+ 소스)(1704) (또는 드레인 영역(n+ 드레인)(1706))의 개구를 포함한 기판 상의 빈 홀을 채운다. 다음에, 도 15a에 도시된 바와 같이, CMP를 사용하여 표면을 평탄하게 만든다. 도 15b는 도 15a의 평면도이며, 수평 방향으로 다수의 핑거를 나타낸다.
또한, 잘 설계된 마스크를 사용하고 길이 GROC(L)의 별도 공간으로 도 15b의 X축을 따라 일부 스트라이프 패턴을 가져오는 포토레지스트층(1902)을 수행하여 도 15b의 Y축을 따라 게이트 확장 영역을 노출시키면, 도 16의 평면도와 같은 결과가 나타난다. 도 16에 도시된 바와 같이, 가장 공격적인 설계는 GROC(L) = λ로 결정된다. 다음에, 이방성 에칭 기술을 이용하여 노출된 게이트 확장 영역 내의 질화물 캡 층을 제거함으로써, 전도성 금속 게이트 층을 노출시킨다 (도 17).
그 후, 포토레지스트층(1902)을 제거한 다음, SOD 층(1901)을 제거하여 소스 영역(1704) 및 드레인 영역(1706) 모두의 상부에서 이들 개구 영역이 다시 노출되도록 한다. 다음에, 잘 설계된 두께로 산화물층(1904)을 증착한 후에, 이방성 에칭 기술을 이용하여 소스 영역(1704), 드레인 영역(1706) 및 노출된 게이트 확장 영역(1903)의 개구 영역에서 4개의 측벽에 스페이서를 형성한다. 그러므로, 노출된 게이트 확장 영역, 소스 영역(1704) 및 드레인 영역(1706)에는 각각, 자연 빌트업 콘택 홀 개구가 형성된다. 도 18a는 이러한 트랜지스터 구조를 나타내는 단면도이다. 도 18b는 도 18a에 있는 이러한 트랜지스터 구조를 나타내는 평면도이다. 노출된 게이트 확장 영역(1903)에서 개구의 수직 길이 CRMG(L)는 λ일 수 있는 길이 GROC(L)보다 작다.
마지막으로, 잘 설계된 두께를 갖는 금속-1층(1905)을 형성하여, 전술한 모든 콘택 홀 개구를 채우고 웨이퍼 표면의 토포그래피를 따라 매끄러운 평탄면을 생성한다. 다음에, 도 19a에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 이용하여 이들 콘택 홀 개구들 간의 모든 연결을 각각 생성함으로써 필요한 금속-1 배선 네트워크를 달성한다. 도 19(b)는 도 19a에 도시된 mMOSFET의 평면도이다. 따라서, 이 금속-1층은 모든 트랜지스터를 연결하는 직접 배선 기능뿐만 아니라, 게이트 및 소스/드레인 기능 모두에 대한 콘택-충진 및 플러그 연결 모두를 달성하는 작업을 완성한다. 고가이며 매우 엄격하게 제어되는 종래의 콘택 홀 마스크를 사용할 필요가 없고, 특히 수십억개 트랜지스터의 수평 기하학적 크기를 추가로 감소시키는데 가장 어려운 도전과제가 되는 콘택 홀 개구를 천공하는 매우 힘든 후속 공정을 수행할 필요도 없다. 또한, 콘택 홀 개구 내에 금속 플러그를 만들고 (가령, 금속-0(제로) 구조를 생성하는 일부 첨단 기술에서 확실히 요구되는 바와 같은) 복잡한 집적 처리 단계로 금속 스터드를 달성하기 위한 CMP 공정 모두를 없앤다.
게다가, 언급한 바와 같이, 종래의 6T SRAM 셀은 M1 구조를 우회하지 않고 게이트 또는 확산을 M2에 직접 연결하는 것이 가능하지 않을 수 있다. 본 발명은 동일한 다이에서 다른 여러 위치에 콘택 및 비아1을 만드는 구성 단계 동안 각각 형성되는 콘택-A 및 비아1-A로 구성되는 하나의 수직 전도성 플러그를 통해 자기 정렬 방식으로 천이층(M1) 없이, 게이트 또는 확산(소스/드레인) 영역이 M2 배선층에 직접 연결되는 신규 SRAM 구조를 개시한다. 결과적으로, 하나의 M1 배선과 다른 M1 배선 사이에 필요한 공간 및 일부 배선 연결에서의 차단 문제가 감소하게 된다. 다음에는 전이층(M1) 없이 게이트 및 확산(소스/드레인) 영역이 자기 정렬 방식으로 M2 배선층에 직접 연결되는 신규 SRAM 구조에 대해 간략하게 설명한다.
도 20은 게이트 확장 영역과 확산 영역 모두의 상부에 다수의 개구 홀을 만드는 구성 단계까지, 신규 6T SRAM의 트랜지스터를 나타내는 단면도 및 평면도이다. 여기서, 도 20a는 트랜지스터의 구성 단계를 보인 평면도이고, 도 20b 및 20c는 각각, 도 20a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 구성 단계를 나타내는 2개의 단면도이다. 도 17 및 도 18b와 마찬가지로, 개구 홀(2010 및 2012)은 각각, 게이트 확장 영역 및 드레인 영역 모두의 상부에 형성된다. 이들 개구 홀(2010 및 2012)은 모두 절연체(2014) (가령, 산화물 또는 저유전율 유전체)가 둘러싸고 있다. 주요 차이점 중 하나는, 게이트 확장 영역이 실리콘 영역(608)을 더 포함하고, 폴리실리콘 게이트가 게이트 도전체(602)로서 사용될 경우, 실리콘 영역(608)은 폴리실리콘 게이트의 일부일 수 있거나, 게이트 금속이 게이트 전도체(602)로서 사용될 경우, 실리콘 영역(608)은 게이트 금속 상에 형성된 층일 수 있는 것이다. 도 20c에 도시된 바와 같이, 게이트 확장 영역은 실리콘 영역(608) 상에 질화물층(604)을 더 포함한다. 도 20b에 도시된 바와 같이, 개구 홀(2010)은 질화물층(604)의 적어도 일부를 에칭함으로써 실리콘 영역(608)을 노출시킨다.
그 후, 선택적 에피택시 성장(SEG) (또는 선택적 원자층 증착 기술(Selective Atomic Layer Deposition Technique)를 이용하여 도 21 (도 21a는 트랜지스터의 이러한 구성 단계를 보인 평면도이고, 도 21b 및 21c는 각각, 도 21a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 이러한 구성 단계를 나타내는 2개의 단면도이다)에 도시된 바와 같이, 전도체 필러(conductor pillar, CoP)라고 부르는, 고농도 도핑 전도성 실리콘 플러그(2110)를 성장시킨다. 다음에, 산화물층 또는 저유전율 유전층(2120)이 이들 전도체 필러(2110)보다 높은 높이까지 증착된다. 다음에, 화학적 기계 연마 (Chemical Mechanical Polishing, CMP) 또는 에치 백 기술을 이용하여, 도 22 (도 22a는 트랜지스터의 이러한 구성 단계를 보인 평면도이고, 도 22b 및 22c는 각각, 도 22a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 이러한 구성 단계를 나타내는 2개의 단면도이다)에 도시된 바와 같이, 웨이퍼 평탄면을 달성한다. 전도체 필러(CoP)(2110)의 이들 “노출된 헤드”는 게이트 또는 드레인 영역을 각각 연결하는 전도체 필러(CoP)(2110)와 금속 배선 사이에 이후 연결을 형성하는데 있어서 매우 유용한 랜딩 패드(LPad)를 형성한다.
또한, 금속 M1 층(2140) 상에 금속 M1 층(2140)과 얇은 산화물층(2160)을 증착한다. 포토리소그래피 마스킹 기술, 적절한 산화물 제거 기술 및 다음에 금속 에칭 기술을 이용하여 금속 M1 배선용으로 설계된 패턴을 정의한다. 여기서, 게이트 또는 드레인 영역을 각각 나중에 후속의 금속 M2 층에 직접 연결하도록 설계된 특정 전도체 필러 영역은 금속 M1 층(2140)으로 덮이지 않으나, 전도체 필러(CoP)(2110)의 헤드에 의해 다시 노출된다. 전도체 필러(CoP)(2110)의 이들 노출된 헤드를 사용함으로써, 고농도 도핑 실리콘 필러(CoP2)(2180)가 그 위에 성장될 수 있으며, 이들 고농도 도핑 실리콘 필러(CoP2)(2180)는, 도 23 (도 23a는 트랜지스터의 이러한 구성 단계를 보인 평면도이고, 도 23b 및 23c는 각각, 도 23a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 이러한 구성 단계를 나타내는 2개의 단면도이다)에 도시된 바와 같이, 비아1-A와 똑같이 사용하게 된다.
다음에, 금속 M1 층(2140)과 후속 금속층을 서로 분리하기에 충분한 두께로 산화물 또는 저유전율 유전체(2410)의 층이 증착된다. 일부 노출된 영역을 비아 전도체(비아1-A라고 부름)로 자연스럽게 사용할 수 있도록, 이 유전층(2410)의 두께는 도핑된 실리콘 필러(CoP2)(2180)의 높이보다 다소 낮게 만들 수 있다. 다음에, 포토리소그래피 마스킹 기술에 의해 금속 M2 층(2420)이 증착되고 정의되어, 금속 M2 배선을 완성한다. 따라서, 도 24(도 24a는 트랜지스터의 이러한 구성 단계를 보인 평면도이고, 도 24b 및 24c는 각각, 도 24a에 도시된 절단선 1 및 절단선 2를 따라 트랜지스터의 이러한 구성 단계를 나타내는 2개의 단면도이다)에 도시된 바와 같이, 금속 M2 층과 게이트 또는 확산 영역, 즉 M2-비아1.A-CoP-게이트 또는 M2-비아1.A-CoP-드레인 (또는 소스) 사이에 각각 직접적인 연결을 생성하는 것이 실현된다. 물론, 이 실시예에 기반하여, 제 1금속층과 제 2금속층 사이에 존재하는 다른 금속층(들) 또는 유전층(들)이 있을 수 있고, 전도체 필러는 제 2금속층에 연결될 수 있지만, 제 1금속층 및 다른 금속층(들)과는 분리되는 것이 가능하다.
또한, 본 발명은 NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역이 각각 절연체에 의해 완전히 절연되는 신규 SRAM 구조를 개시한다. 이러한 절연체는 래치업 문제에 대한 내성을 증가시킬 뿐만 아니라, 실리콘 기판 내로의 분리 거리를 증가시켜 NMOS 및 PMOS 트랜지스터에서 접합을 분리시킴으로써, 접합들 간의 표면 거리를 예컨대, (3λ로) 감소시킬 수 있고, 따라서 SRAM의 크기도 감소되도록 한다. 다음에는 NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역이 각각 절연체에 의해 완전히 절연되는 신규 SRAM 구조에 대해 간략하게 설명한다. PMOS와 MNOS의 신규 결합 구조에 대한 상세한 설명은 2021년 5월 12일에, “누출을 감소시키고 래치업을 방지하기 위한 국부적 분리막을 실리콘 기판에 갖는 상보적 MOSFET 구조 (COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP”이란 명칭으로 출원한 미국 특허 출원 제 17/318,097호에 제시되어 있으며, 미국 특허 출원 제 17/318,097호의 전체 내용은 참조로서 본원에 통합된다.
다음에 도 25a 및 25b를 참조한다. 도 25a는 PMOS 트랜지스터(52)를 나타내는 단면도이고, 도 25(b)는 NMOS 트랜지스터(51)를 나타내는 단면도이다. 게이트 유전층(331) 및 (게이트 금속 같은) 게이트 전도층(332)을 포함하는 게이트 구조가 (실리콘 기판 같은) 반도체 기판의 수평면 또는 원래의 표면 상에 형성된다. 게이트 도전층(332) 상에는 (산화물층과 질화물층의 복합체 같은) 유전체 캡(333)이 있다. 또한, 산화물층(341) 및 질화물층(342)의 복합체를 포함할 수 있는 스페이서(34)를 사용하여 게이트 전도층(332)의 측벽을 덮는다. 실리콘 기판에는 트렌치가 형성되고, 소스 영역(35) 및 드레인 영역(36)의 전부 또는 적어도 일부는 각각, 대응하는 트렌치에 위치된다. PMOS 트랜지스터(32)에서 소스 (또는 드레인) 영역은 P+ 영역 또는 (P- 영역 및 P+ 영역으로부터 점진적 또는 단계적 변화 같은) 다른 적절한 도핑 프로파일 영역을 포함할 수 있다. 또한, (질화물 또는 다른 고유전율 유전성 재료 등의) 국부적 분리막(48)이 하나의 트렌치에 배치되어 소스 영역 아래에 위치되며, 또 다른 국부적 분리막(48)이 또 다른 트렌치에 배치되어 드레인 영역 아래에 위치된다. 이러한 국부적 분리막(48)은 실리콘 기판의 수평 실리콘 표면(horizontal silicon surface, HSS) 아래에 있으며, 실리콘 기판 내로의 국부적 분리막(localized isolation into silicon substrate, LISS)(48)이라 부를 수 있다. LISS(48)는 두꺼운 질화물층 또는 유전층의 복합체일 수 있다. 예를 들어, 국부적 분리막 또는 LISS(48)는 트렌치 측벽의 적어도 일부를 덮는 산화물층 (산화물-3V층(481)이라고 부름)과 트렌치 하부벽의 적어도 일부를 덮는 또 다른 산화물층 (산화물-3B층(482) 이라고 부름)을 포함하는 복합 국부적 분리막을 포함할 수 있다. 산화물-3V층(481) 및 산화물-3B층(482)은 열 산화 공정에 의해 형성될 수 있다. 복합 국부적 분리막(48)은 산화물-3B층(482) 상에 있으면서 산화물-3V층(481)과 접촉하는 질화물층(483)(질화물-3이라고 부름)을 더 포함한다. 질화물층(483) 또는 질화물-3은 산화물-3V층이 설계된 대로 가장 잘 유지되는 한, 적절한 임의의 절연 재료로 대체할 수 있다. 또한, 도 25a 및 25b에서 얕은 트렌치 분리막(Shallow Trench Isolation, STI) 영역은 STI-1층(491) 및 STI-2층(492)을 포함하는 복합 STI(49)를 포함할 수 있으며, STI-1층(491) 및 STI-2층(492)은 각각, 상이한 공정을 통해 두꺼운 산화물 재료로 제조될 수 있다.
게다가, 도 25a 및 25b에서 소스 (또는 드레인) 영역은 복합 소스 영역(55) 및/또는 드레인 영역(56)을 포함할 수 있다. 예를 들어, 도 25a에 도시된 바와 같이, PMOS 트랜지스터에서, 복합 소스 영역(55) (또는 드레인 영역(56))은 트렌치 내에 저농도 도핑 드레인(LDD)(551) 및 고농도 P+ 도핑 영역(552)을 적어도 포함한다. 특히, 저농도 도핑 드레인(LDD)(551)은 균일한(110) 결정 배향을 갖는 노출된 실리콘 표면에 접하는 점을 주목한다. 노출된 실리콘 표면은 도 25a에서 TEC (잘 정의된 트랜지스터 본체로부터 에칭되어 유효 채널 길이의 날카로운 모서리가 되는 두께, Thickness of Etched-away Transistor-body Well-Defined to be the Sharp Edge of Effective Channel Length)로 표시된 게이트 구조의 에지에 비해 적절히 감소된 두께를 갖는 그의 수직 경계면을 갖는다. 노출된 실리콘 표면은 게이트 구조와 실질적으로 정렬된다. 노출된 실리콘 표면은 트랜지스터 채널의 단자면일 수 있다.
저농도 도핑 드레인(LDD)(551) 및 고농도 P+ 도핑 영역(552)은 선택적 에피택시얼 성장(SEG) 기술 (또는 원자층 증착(ALD) 또는 선택적 성장 ALD-SALD일 수 있는 다른 적절한 기술)에 기반하여 형성되어 노출된 TEC 영역으로부터 실리콘을 성장시킬 수 있으며, 이 TEC 영역은 결정화 시드로서 사용하여 복합 소스 영역(55) 또는 드레인 영역(56)의 새로 형성된 결정의 결정 구조를 변경(110)하는데 있어서 아무런 시딩 효과(seeding effect)가 없는 LISS 영역에 걸쳐 신규의 잘 조직된 (110) 격자를 형성한다. 이러한 새로 형성된 (저농도 도핑 드레인(LDD)(551) 및 고농도 P+ 도핑 영역(552)을 포함한) 결정은 도 25a에 표시된 바와 같이, TEC-Si라 명명할 수 있다. 일 실시예에서, TEC는 게이트 구조(33)의 에지와 정렬되거나 실질적으로 정렬되고, LDD(551)의 길이는 조절 가능하며, TEC와 대향하는 LDD(551)의 측벽은 스페이서의 측벽과 정렬될 수 있다. 마찬가지로, NMOS 트랜지스터(51)에 대한 복합 소스/드레인 영역의 (LDD 영역 및 고농도 N+ 도핑 영역을 포함한) TEC-Si가 도 25b에 도시되어 있다. 복합 소스 (또는 드레인) 영역은 도 25a 및 25b에 도시된 바와 같이, 전체 소스/드레인 영역의 완성을 위해 TEC-Si 부분에 수평으로 연결되며 일부 텅스텐 (또는 다른 적절한 금속 재료)으로 형성된 플러그(553)를 더 포함할 수 있다. 도 25a에 도시된 바와 같이, 금속-1층과 같은 향후 금속 배선으로 유동하는 능동 채널 전류는 LDD(551) 및 고농도 도핑 전도성 영역(552)을 통해 종래의 실리콘 대 금속 콘택(Silicon-to-Metal contact)보다 훨씬 낮은 저항으로 조금 우수한 금속 대 금속 옴 콘택(Metal-to-Metal Ohmic contact)에 의해 금속 1에 직접 연결되는 텅스텐(553) (또는 다른 금속 재료)으로 흘러간다.
신규 PMOS(52)와 신규 NMOS(51)의 결합 구조는 평면도인 도 26a에 도시되어 있으며, 도 26b는 도 26a의 절단선(Y축)을 따라 신규 PMOS(52)와 신규 NMOS(51)의 결합을 나타내는 단면도이다. 도 26b에 도시된 바와 같이, PMOS의 P+ 소스/드레인 영역 하부와 n형 N-웰 사이에는 복합 국부적 분리막 (또는 LISS(48))이 존재하며, NMOS의 N+ 소스/드레인 영역의 하부와 p형 P-웰 또는 기판 사이에도 또 다른 복합 국부적 분리막 (또는 LISS(48))이 존재한다. 이것의 장점은, 도 26b에 도시된 본 발명의 신규 CMOS 구조에서 n+ 및 p+ 영역의 하부가 절연체에 의해 완전히 절연되는 점, 즉 PMOS의 P+ 영역의 하부에서 NMOS의 N+ 영역의 하부까지의 가능한 래치업 경로가 LISS에 의해 완전히 차단되는 점이다. 반면에, 종래의 CMOS 구조에서 n+ 및 p+ 영역은 도 27에 도시된 바와 같이, 절연체에 의해 완전히 절연되지 않으며, n+/p 접합에서 n/p+ 접합까지 p-웰/n-웰 접합을 통해 길이ⓐ, 길이ⓑ, 및 길이ⓒ를 포함하는 가능한 래치업 경로가 존재한다 (도 27). 따라서, 소자 레이아웃 관점에서, 도 26b의 NMOS와 PMOS 간의 예비 에지 거리(Xn+Xp)는 도 27에서의 거리보다 작을 수 있다. 예를 들어, 예비 에지 거리(Xn+Xp)는 약 2~4λ, 예컨대 3λ일 수 있다.
신규 PMOS(52)와 신규 NMOS(51)의 다른 결합 구조가 평면도인 도 28a에 도시되어 있으며, 도 28b는 도 28a에서 절단선(X축)을 따라 신규 PMOS(52)와 신규 NMOS(51)의 결합을 나타내는 단면도이다. 도 28b에 도시된 바와 같이, n+/p 접합에서 n/p+ 접합까지 p-웰 (또는 p-기판)/n-웰 접합을 통해 훨씬 더 긴 경로가 생성된다. p-웰/n-웰 접합을 통한 LDD-n/p 접합에서 n/LDD-p 접합까지의 가능한 래치업 경로는 도 28b에 표시된 길이①, 길이② (하나의 LISS 영역의 하부벽 길이), 길이③, 길이④, 길이⑤, 길이⑥, 길이⑦ (또 다른 LISS 영역의 하부벽 길이), 및 길이⑧을 포함한다. 반면에, 도 29에 도시된 PMOS와 NMOS 구조를 결합한 종래의 CMOS 구조에서, p-웰/n-웰 접합을 통한 n+/p 접합에서 n/p+ 접합까지의 가능한 래치업 경로는 (도 29에 도시된 바와 같이) 길이ⓓ, 길이ⓔ, 길이ⓕ, 및 길이ⓖ를 포함한다. 도 28b의 이러한 가능한 래치업 경로는 도 29의 경로보다 길다. 그러므로, 소자 레이아웃 관점에서, 도 28b에서 NMOS와 PMOS 간의 예비 에지 거리(Xn+Xp)는 도 29에서의 거리보다 작을 수 있다. 예를 들어, 예비 에지 거리(Xn+Xp)는 약 2~4λ, 예컨대 3λ일 수 있다.
게다가, 종래의 SRAM에서, 고전압(VDD)용 금속 와이어와 저전압(VSS) (또는 접지)용 금속 와이어가 실리콘 기판의 원래 실리콘 표면 상에 분포되어 있으며, 이러한 분포는 이들 금속 와이어 사이에 충분한 공간이 없는 경우, 워드 라인(WL)용 다른 금속 와이어, 비트 라인(BL, BL Bar), 또는 다른 연결 금속선 간의 간섭을 유발하게 된다. 본 발명은 고전압(VDD) 및/또는 저전압(VSS)용 금속 와이어가 실리콘 기판의 원래 실리콘 표면 아래에 분포될 수 있으며, 따라서 SRAM 셀의 크기가 축소되어도, 콘택 크기들 간의 간섭, 및 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD), 및 저전압(VSS) 등을 연결하는 금속 와이어의 레이아웃들 간의 간섭을 피할 수 있는 신규 SRAM 구조를 개시한다. 도 27에 도시된 바와 같이, PMOS(52)의 드레인 영역에서, 텅스텐 또는 다른 금속 재료(553)는 VDD에 전기적으로 접속되는 N-웰에 직접 결합된다. 한편, NMOS(51)의 소스 영역에서, 텅스텐 또는 다른 금속 재료(553)는 접지에 전기적으로 접속되는 P웰 또는 P-기판에 직접 접속된다. 따라서, 소스/드레인 영역을 VDD 또는 접지 연결용 금속층 2 또는 금속층 3과 전기적으로 접속하는데 원래 사용했던 소스/드레인 영역의 개구를, 신규 SRAM 구조에서는 생략할 수 있다. 전술한 구조의 구성 및 그의 제조 공정에 대한 상세한 설명은 2020년 8월 12일에, “트랜지스터 구조 및 관련 인버터(TRANSISTOR STRUCTURE AND RELATED INVERTER)” 란 명칭으로 출원한 미국 특허 출원 제 16/991,044 호에 제시되어 있으며, 미국 특허 출원 제 16/991,044호의 전체 내용은 참조로서 본원에 통합된다.
요약하면, 신규 6T SRAM 셀은 적어도 다음과 같은 장점을 갖는다.
SRAM에서 트랜지스터의 소스, 드레인 및 게이트의 선형 치수는 정밀하게 제어되며, 선형 치수는 최소 피처 크기인 람다(λ)만큼 작을 수 있다. 그러므로, 2개의 인접한 트랜지스터가 드레인/소스를 통해 함께 연결될 경우, 트랜지스터의 길이 치수는 3λ만큼 작으며, 인접한 2개의 트랜지스터의 게이트 에지들 간의 거리는 2λ만큼 작을 수 있다. 물론, 허용오차 목적을 위해, 트랜지스터의 길이 치수는 약 3λ~4λ가 된다.
제 1금속 배선(M1 층)은 종래의 M1 연결용 콘택 홀-개구 마스크 및/또는 금속-0 변환층을 사용하지 않고, 자기 정렬된 소형 콘택을 통해 게이트, 소스 및/또는 드레인 영역을 직접 연결한다.
게이트 및/또는 확산(소스/드레인) 영역은 자기 정렬 방식으로 전이층(M1) 없이 M2 배선층에 직접 연결된다. 그러므로, 하나의 M1 배선과 다른 M1 배선 사이에 필요한 공간, 및 일부 배선 연결의 차단 문제가 줄어들게 된다.
NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역은 각각, 절연체에 의해 완전히 절연되며, 이러한 절연체는 래치업 문제에 대한 내성을 증가시킬 뿐만 아니라, 실리콘 기판 내로의 분리 거리를 증가시켜 NMOS 및 PMOS 트랜지스터에서 접합을 분리시킴으로써, 접합들 간의 표면 거리를 (예컨대, 3λ로) 감소시킬 수 있어, SRAM의 크기도 감소된다.
SRAM 셀에서 고전압(VDD) 및/또는 저전압(VSS)용 금속 와이어는 실리콘 기판의 원래 실리콘 표면 아래에 분포될 수 있으며, 따라서, SRAM 셀의 크기가 축소되어도, 콘택 크기들 간의 간섭, 및 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD), 및 저전압(VSS) 등을 연결하는 금속 와이어의 레이아웃들 간의 간섭을 피할 수 있다. 게다가, 소스/드레인 영역을 VDD 또는 접지 연결용 금속층 2 또는 금속층 3과 전기적으로 접속하는데 원래 사용했던 소스/드레인 영역의 개구를, 신규 SRAM 구조에서는 생략할 수 있다.
도 31a는 도 2의 사본으로, SRAM에서 6개의 트랜지스터들 간의 레이아웃 및 연결을 나타내는 “스틱 선도”이며, 도 31b는 신규 6T SRAM 구조의 장점에 따른 치수를 갖는 신규 6T SRAM의 스틱 선도이다. 도 31b에 도시된 바와 같이, 트랜지스터의 치수는 3λ (점선 직사각형으로 표시됨)만큼 작으며, 인접한 2개의 트랜지스터의 게이트 에지들 간의 거리는 2λ만큼 작을 수 있다. 또한, NMOS 및 PMOS 트랜지스터에서 접합을 분리하기 위한 실리콘 기판 내로의 분리 거리는 3λ (파선 직사각형으로 표시됨)만큼 감소될 수 있다. 2개의 PMOS 트랜지스터에서 접합을 분리하기 위한 실리콘 기판 내로의 분리 거리는 1.5~2.5λ 사이, 예컨대 2λ (일점쇄선 직사각형으로 표시됨)만큼 감소될 수 있다.
도 31b에서 활성 영역(수직선)의 치수는 λ만큼 작을 수 있어, 게이트 라인(수평선)도 작다. 또한, 도 31b에서, 도 31a에 있는 PG 트랜지스터에 대응하는 좌측 상부 코너의 트랜지스터에 대해, 나중에 활성 영역 및 게이트 영역에 각각 형성될 2개의 콘택 홀들 간의 간섭을 피하기 위해, 각각 활성 영역의 에지와 SRAM 셀 또는 비트 셀의 경계 간의 수평 거리는 1.5λ (이점쇄선 직사각형으로 표시됨)가 된다. 도 31a에 있는 또 다른 PG 트랜지스터에 대응하는 도 31b의 우측 하부 코너에 있는 트랜지스터도 마찬가지이다. 따라서, 도 31b의 스틱 선도에서, SRAM 셀 또는 비트 셀의 수평 길이(x 방향)는 15λ이고, SRAM 셀 또는 비트 셀의 수직 길이(y 방향)는 6λ이다. 그러므로, 도 31b의 SRAM 셀 또는 비트 셀의 전체 면적은 90λ2이다.
도 31b의 스틱 선도를 견본으로 사용하여, 도 32 내지 37에 도시된 바와 같이, 본 발명에서는 적어도 5개의 SRAM 셀 구조를 제안한다. 도 32는 도 33 내지 37에서 사용된 상이한 마스크층에 관한 정의이며, 축약 부호의 의미는 다음과 같다:
비트 셀 경계 단일 SRAM 셀의 영역의 경계
M3 금속-3 마스크층
비아2 금속-2층을 금속-3층에 연결하기 위한 비아 마스크층
M2 금속-2 마스크층
비아1 금속-1층을 금속-2층에 연결하기 위한 비아 마스크층
M1 금속-1 마스크층
CT_A AA (또는 폴리)를 금속-1층에 연결하기 위해 개구되는 비아 마스크층으로, “AA”는 활성 영역(소스 또는 드레인)을 의미하고, “폴리”는 게이트 영역을 의미한다.
CT_B AA (또는 폴리)를 금속-2층에 직접 연결하기 위해 개구되는 비아 마스크층
폴리(Poly) 폴리실리콘 게이트 또는 금속 게이트용 마스크층
AA (드레인 영역 또는 소스 영역 등의) 활성 영역용 마스크층
Nwell N-웰, N-웰용 마스크 영역
WL 워드 라인
BL/BLB 비트 라인/바트 라인 바
Vdd Vdd 전압원
Vss Vss 전압원
도 31b의 사본인 도 33a에 도시된 바와 같이, 이 실시예에서 SRAM 셀의 면적은 90λ2이다. 도 33b에서, 파선 타원으로 표시한 바와 같이, 복수의 CT_A (AA (또는 폴리)를 금속-1층에 연결하기 위해 개구되는 비아 마스크층) 및 CT_B (AA (또는 폴리(Poly))를 금속-2층에 직접 연결하기 위해 개구되는 비아 마스크층이 형성된다. 도 33c에서, 금속-1 마스크층(M1)을 형성하여 복수의 CT_A를 연결하지만, 복수의 CT_B는 금속-1 마스크층(M1)에 연결하지 않는다. 도 33d에서, 금속-2 마스크층(M2)을 형성하여 적어도 복수의 CT_B를 연결한다. 금속-2 마스크층(M2) 중 일부는 2개의 파선 타원으로 표시된 바와 같이, 비트 라인(BL) 및 비트 라인 바(BLB)로서 사용된다. 도 33e에서, 복수의 비아2가 형성되고, 도 3f에서, 금속-3 마스크층(M3)이 형성되어 복수의 비아2를 연결하며, 금속-3 마스크층(M3)은 워드 라인(WL)으로서 사용된다. 도 33g는 본 발명의 6개의 SRAM 셀이 2차원 어레이로 배열된 것을 나타낸다. 이 실시예에서, 비아1은 없으며, SRAM 셀에서 고전압(VDD) 및/또는 저전압(VSS)용 금속 와이어는 도 30에 도시된 바와 같이, 실리콘 기판의 원래 실리콘 표면 아래에 분포된다. 또한, 도 33c에 도시된 바와 같이, 금속-1 마스크층(M1)은 종래의 콘택 홀-개구 마스크 및/또는 금속-0 변환층을 사용하지 않고 직접 게이트, 소스 및/또는 드레인 영역을 연결한다.
도 34a~h는 본 발명에 따른 또 다른 실시예를 나타낸다. 도 31b의 사본인 도 34a에 도시된 바와 같이, 이 실시예에서 SRAM 셀의 면적은 여전히 90λ2이다. 도 34b에서, 복수의 CT_A (AA (또는 폴리)를 금속-1층에 연결하기 위해 개구되는 비아 마스크층) 및 CT_B (AA (또는 폴리)를 금속-2층에 직접 연결하기 위해 개구되는 비아 마스크층)이 형성된다. 도 33b와 비교하면, 나중에 Vss에 전기적으로 접속하기 위해 도 34b에서는 2개의 CT_A (파선 타원으로 표시됨)가 더 형성된다. 도 34c에서, 금속-1 마스크층(M1)을 형성하여 복수의 CT_A를 연결하지만, 복수의 CT_B는 금속-1 마스크층(M1)에 연결하지 않는다. 도 34d에서, 금속-1층을 금속-2층에 연결하기 위한 복수의 비아1 (파선 타원으로 표시됨)이 형성된다. 도 34e에서, 금속-2 마스크층(M2)이 형성되어 복수의 CT_B와 복수의 비아1을 적어도 연결한다. 금속-2 마스크층(M2) 중 일부는 비트 라인(BL) 및 비트 라인 바(BLB)로서 사용된다. 도 34f에서, 복수의 비아2가 형성되고 VIA2의 일부 (파선 타원으로 표시됨)는 Vss에 전기적으로 접속하는데 사용된다. 도 34g에서, 금속-3 마스크층(M3)이 형성되어 복수의 비아2를 연결한다. 하나의 금속-3 마스크층(M3)은 워드 라인(WL)으로서 사용되고, 다른 2개의 금속-3 마스크층 (파선 타원으로 표시됨)은 Vss를 연결하기 위한 금속 와이어로서 사용된다. 도 34h는 본 발명의 6개의 SRAM 셀이 2차원 어레이로 배열된 것을 나타낸다. 이 실시예에서, SRAM 셀에서 고전압(VDD)용 금속 와이어는 원래의 실리콘 표면 아래에 분포되지만, 저전압(VSS)용 금속 와이어는 실리콘 기판 상에 분포된다. 또한, 도 34c에 도시된 바와 같이, 금속-1 마스크층(M1)은 종래의 콘택 홀-개구 마스크 및/또는 금속-0 변환층을 사용하지 않고 직접 게이트, 소스 및/또는 드레인 영역을 연결한다.
도 35a~h는 본 발명에 따른 또 다른 실시예를 나타낸다. 도 31b의 사본인 도 35a에 도시된 바와 같이, 이 실시예에서 SRAM 셀의 면적은 여전히 90λ2이다. 도 35b에서, 복수의 CT_A (AA (또는 폴리)를 금속-1층에 연결하기 위해 개구되는 비아 마스크층) 및 CT_B (AA (또는 폴리)를 금속-2층에 직접 연결하기 위해 개구되는 비아 마스크층)이 형성된다. 도 34b와 비교하면, 나중에 Vdd에 전기적으로 접속하기 위해 도 35b에서는 2개의 CT_B (파선 타원으로 표시됨)가 더 형성된다. 도 35c에서, 금속-1 마스크층(M1)을 형성하여 복수의 CT_A를 연결하지만, 복수의 CT_B는 금속-1 마스크층(M1)에 연결하지 않는다. 도 35d에서, 금속-1층과 금속-2층을 연결하기 위한 복수의 비아1이 형성된다. 도 35e에서, 금속-2 마스크층(M2)이 형성되어 복수의 CT_B와 복수의 비아1을 적어도 연결한다. 금속-2 마스크층(M2) 중 일부는 비트 라인(BL) 및 비트 라인 바(BLB)로서 사용되며, 하나의 금속-2 마스크층(M2)은 Vdd (파선 타원으로 표시됨)용 금속 와이어로서 사용된다. 도 35f에서, 복수의 비아2가 형성되고, 비아2의 일부는 Vss에 전기적으로 접속하는데 사용하게 된다. 도 35g에서, 금속-3 마스크층(M3)이 형성되어 복수의 비아2를 연결한다. 하나의 금속-3 마스크층(M3)은 워드 라인(WL)으로서 사용되고, 다른 2개의 금속-3 마스크층은 Vss를 연결하기 위한 금속 와이어로서 사용된다. 도 35h는 본 발명의 6개의 SRAM 셀이 2차원 어레이로 배열된 것을 나타낸다. 이 실시예에서, 고전압(VDD) 및 저전압(VSS)용 금속 와이어는 실리콘 기판 상에 분포된다. 또한, 도 35c에 도시된 바와 같이, 금속-1 마스크층(M1)은 종래의 콘택 홀-개구 마스크 및/또는 금속-0 변환층을 사용하지 않고 직접 게이트, 소스 및/또는 드레인 영역을 연결한다.
도 36a~h는 본 발명에 따른 또 다른 실시예를 나타낸다. 도 36a에 도시된 바와 같이, 도 31b 또는 도 35a와 약간 다른 점은, NMOS 및 PMOS 트랜지스터에서 접합을 분리하기 위한 실리콘 기판 내로의 분리 거리가 고전류 인가를 위해 4.5λ (파선 타원으로 표시됨)로 설정되는 것이다. 또한, 활성 영역의 에지와 SRAM 셀 또는 비트 셀의 경계 간의 수평 거리는 적극적으로 1λ (일점쇄선 타원으로 표시됨) 로 설정된다. 따라서, 도 36a의 스틱 선도에서, SRAM 셀 또는 비트 셀의 수평 길이(x 방향)는 17λ이고, SRAM 셀 또는 비트 셀의 수직 길이(y 방향)는 여전히 6λ이다. 그러므로, 이 실시예에서 SRAM 셀의 면적은 여전히 102λ2이다. 도 36b~36h의 다른 공정은 도 35b~35h와 유사하므로, 도 36b~36h에 대한 중복 설명은 생략한다.
도 37a~h는 본 발명에 따른 또 다른 실시예를 나타낸다. 이 실시예에서, 수평 방향으로 인접한 SRAM 비트 셀은 비트 라인/비트 라인 바를 공유하며, 인터리브된 워드 라인은 SRAM 셀의 작동을 제어하는 데 사용된다. 2개의 인접한 SRAM 비트 셀의 스틱 선도는 도 37a에 도시되어 있다. 활성 영역의 에지와 SRAM 비트 셀의 경계 간의 수평 거리는 적극적으로 1λ (일점쇄선 타원으로 표시됨)로 설정되고, SRAM 비트 셀의 다른 치수는 도 33b의 치수와 동일하다. 따라서, SRAM 셀 또는 비트 셀의 수평 길이(x-방향)는 14λ이고, SRAM 셀 또는 비트 셀의 수직 길이(y-방향)는 여전히 6λ이다. 그러므로, 이 실시예에서 SRAM 셀의 면적은 여전히 84λ2이다.
도 37b에서, 복수의 CT_A (AA (또는 폴리)를 금속-1층에 연결하기 위해 개구되는 비아 마스크층) 및 CT_B (AA (또는 폴리)를 금속-2층에 직접 연결하기 위해 개구되는 비아 마스크층)이 형성된다. 도 33b와 비교하면, 도 37b에서는 나중에 인터리브된 워드 라인(WL1 및 WL2)에 전기적으로 접속하기 위해 2개의 CT_B (파선 타원으로 표시됨)만 형성된다. 도 37c에서, 금속-1 마스크층(M1)을 형성하여 복수의 CT_A를 연결하지만, 복수의 CT_B는 금속-1 마스크층(M1)에 연결하지 않는다. 도 37d에서, 금속-1층과 금속-2층을 연결하기 위한 복수의 비아1이 형성된다. 도 37e에서, 금속-2 마스크층(M2)을 형성하여 복수의 CT_B와 복수의 비아1을 적어도 연결한다. 일부 금속-2 마스크층(M2)은 파선 타원으로 표시된 바와 같이, 공유 비트 라인(BL) 및 공유 비트 라인 바(BLB)로서 사용된다. 도 37f에서, 복수의 비아2가 형성되고, 비아2의 일부는 인터리브된 워드 라인(WL1/WL2)에 전기적으로 접속하는데 사용하게 된다. 도 37g에서, 금속-3 마스크층(M3)을 형성하여 복수의 비아2를 연결한다. 금속-3 마스크층(M3)은 인터리브 워드 라인(WL1/WL2)으로서 사용된다. 도 37h는 본 발명의 12개의 SRAM 셀이 2차원 어레이로 배열된 것을 보여준다. 이 실시예에서, 고전압(VDD) 및 저전압(VSS)용 금속 와이어는 실리콘 기판 아래에 분포된다. 또한, 도 37c에 도시된 바와 같이, 금속-1 마스크층(M1)은 종래의 콘택 홀-개구 마스크 및/또는 금속-0 변환층을 사용하지 않고 직접 게이트, 소스 및/또는 드레인 영역을 연결한다. 물론, 도 37a~h의 실시예는 고전압(VDD) 및/또는 저전압(VSS)용 금속 와이어가 실리콘 기판 상에 분포되도록 수정할 수 있다.
도 38은 3개의 상이한 파운드리 A, B, C (공개된 문헌에서 수집한 데이터)의 상이한 기술 노드에 걸친 SRAM 셀 면적(λ2단위)을 나타낸다. 더 작은 피처 크기 기술로 이동할수록, 더 큰 SRAM 셀 크기(λ2으로)를 관찰할 수 있다. 본 발명에서 설명한 설계 및 그의 파생 설계로, 상이한 기술 노드에 걸친 SRAM 셀의 면적은 기술 노드, 즉 28nm의 기술 노드에서 5nm의 기술 노드까지 평탄하거나 덜 민감하게 유지될 수 있으며, 본 발명에 따른 SRAM 셀의 면적은 84λ2~102λ2의 범위 내에서 유지할 수 있다.
물론, 본 발명의 신규 SRAM 셀 구조에서 제안한 향상된 기술을 모두 이용할 필요는 없으며, 제안한 기술 중 하나만으로도 종래의 SRAM 셀과 비교하여, SRAM 셀 구조의 면적을 감소시킬 수 있다. 예를 들어, 본 발명에 따른 활성 영역 (또는 단지 게이트/소스/드레인 콘택(“CT”)을 제 2금속층에 연결하는)의 축소된 면적은 5nm의 기술 노드에서 84λ2~700λ2 범위 내, 7nm의 기술 노드에서 84λ2~450λ2 범위 내, 7nm 초과 내지 10nm의 기술 노드에서 84λ2~280λ2 범위 내, 10nm 초과 내지 20nm의 기술 노드에서 84λ2~200λ2 범위 내, 20nm 초과 내지 28nm의 기술 노드에서 84λ2~150λ2 범위 내의 SRAM 면적을 가져올 수 있다. 예를 들어, 활성 영역의 면적이 축소되면, 5nm의 기술 노드에서 160λ2~240λ2 (또는 추가 허용오차가 필요한 경우, 그 이상)의 범위 내에서 SRAM의 면적을 가져올 수 있고, 16nm의 기술 노드에서 107λ2~161λ2 (또는 추가 허용오차가 필요한 경우, 그 이상)의 범위 내에서 SRAM의 면적을 가져올 수 있다.
도 3에 도시된 종래의 SRAM(λ2) 면적과 비교하여, 본 발명의 선형 치수는 도 3에 있는 종래의 SRAM 선형 치수의 0.9 (이하, 예컨대 0.85, 0.8 또는 0.7)배 일 수 있으며, 다음에 본 발명의 면적은 다음의 표에 도시된 바와 같이, 도 3에 있는 종래의 SRAM 면적의 적어도 0.81 (이하, 예컨대 0.72, 0.64 또는 0.5)배 일 수 있다.
λ(nm) 28 22 20 16 14 10 7 5
도 3
(λ2)		 174 190 203 273 255 420 551 840
0.81까지 수축된 본 발명 (λ2) 139.2 152 162.4 218.4 204 336 440.8 672
0.72까지 수축된 본 발명 (λ2) 125.28 136.8 146.16 196.56 183.6 302.4 396.72 604.8
0.64까지 수축된 본 발명 (λ2) 111.36 121.6 129.92 174.72 163.2 268.8 352.64 537.6
따라서, 본 발명의 또 다른 실시예에서, 최소 피처 크기(λ)가 5nm이면, 본 발명의 SRAM 셀의 면적은 672λ2 이하이다. 최소 피처 크기가 7nm이면, SRAM 셀의 면적은 440λ2이하이다 (또는 400λ2 또는 350λ2). 최소 피처 크기가 7nm 초과 내지 10nm이면, SRAM 셀의 면적은 300λ2 이하이다 (또는 268λ2). 최소 피처 크기(λ)가 10nm 초과 내지 16nm이면, SRAM 셀의 면적은 204λ2 이하이다. 최소 피처 크기(λ)가 16nm 초과 내지 22nm이면, SRAM 셀의 면적은 152λ2 이하이다. 최소 피처 크기(λ)가 22nm 초과 내지 28nm이면, SRAM 셀의 면적은 139λ2 이하이다.
또한, 또 다른 실시예에서, SRAM 셀의 면적은 최소 피처 크기가 5nm이면, 84λ2~672λ2의 범위 내에 있다. 최소 피처 크기가 7nm이면, SRAM 셀의 면적은 84λ2~440λ2의 범위 내에 있다. 최소 피처 크기가 7nm 초과 내지 10nm이면, SRAM 셀의 면적은 84λ2~300λ2의 범위 내에 있다. 최소 피처 크기가 10nm 초과 내지 16nm이면, SRAM 셀의 면적은 84λ2~204λ2의 범위 내에 있다. 최소 피처 크기가 16nm 초과 내지 22nm이면, SRAM 셀의 면적은 84λ2~152λ2의 범위 내에 있다. 최소 피처 크기가 22nm 초과 내지 28nm이면, SRAM 셀의 면적은 84λ2~139λ2의 범위 내에 있다.
실시예를 참조하여 본 발명을 도시하고 설명하였지만, 본 발명은 개시한 실시예로 제한되지 않으며, 반대로, 본 발명은 첨부한 청구범위의 정신 및 범위에 포함된 다양한 수정 및 등가 배열을 포함하도록 의도한 것으로 이해해야 한다.
402: 유전 절연체
602: 게이트 층
702: SOD
1602: 고유 실리콘 전극
1704: 소스 영역
1706: 드레인 영역

Claims (20)

  1. SRAM 셀에 있어서,
    복수의 트랜지스터;
    상기 복수의 트랜지스터에 결합되는 콘택 세트;
    상기 복수의 트랜지스터에 전기적으로 결합되는 워드 라인;
    상기 복수의 트랜지스터에 전기적으로 결합되는 비트 라인 및 비트 라인 바;
    상기 복수의 트랜지스터에 전기적으로 결합되는 VDD 콘택 라인; 및
    상기 복수의 트랜지스터에 전기적으로 결합되는 VSS 콘택 라인을 포함하고,
    SRAM 셀의 최소 피처 크기(minimum feature size)가 28nm에서 점차 감소함에 따라, 최소 피처 크기(λ)의 제곱 단위로 SRAM 셀의 면적 크기는 동일하거나 실질적으로 동일한 SRAM 셀.
  2. 제 1항에 있어서, λ가 28nm에서 5nm로 감소되면, 상기 SRAM 셀의 면적 크기는 84λ2~102λ2인 SRAM 셀.
  3. 제 2항에 있어서, 하나의 트랜지스터의 길이는 3~4λ인 SRAM 셀.
  4. 제 2항에 있어서, 상기 복수의 트랜지스터 중 하나의 트랜지스터의 게이트 영역은 제 1금속 배선보다 낮은 또 다른 금속층 없이, 상기 제 1금속 배선을 통해 상기 트랜지스터의 소스 영역 또는 드레인 영역에 직접 연결되는 SRAM 셀.
  5. 제 2항에 있어서, 상기 VDD 콘택 라인 또는 VSS 콘택 라인은 상기 복수의 트랜지스터가 형성되는 기판의 원래 실리콘 표면 아래에 분포되는 SRAM 셀.
  6. 제 2항에 있어서, 상기 복수의 트랜지스터 중 NMOS 트랜지스터의 n+ 영역의 하부면은 제 1절연체에 의해 완전히 절연되고, 상기 복수의 트랜지스터 중 PMOS 트랜지스터의 p+ 영역의 하부면은 제 2절연체에 의해 완전히 절연된다.
  7. 제 6항에 있어서, 상기 NMOS 트랜지스터의 n+ 영역과 상기 PMOS 트랜지스터의 p+ 영역 간의 에지 거리는 2λ~4λ인 SRAM 셀.
  8. 제 1항에 있어서, 상기 콘택 세트는 제 1콘택 세트 및 제 2콘택 세트를 포함하고, 상기 제 1콘택 세트는 상기 제 1금속층에 연결되고, 상기 제 2콘택 세트는 상기 제 2금속층에 연결되지만 제 1금속층과는 분리되는 SRAM 셀.
  9. SRAM 셀에 있어서,
    복수의 트랜지스터;
    상기 복수의 트랜지스터에 접속되는 콘택 세트;
    상기 복수의 트랜지스터에 전기적으로 접속되는 워드 라인;
    상기 복수의 트랜지스터에 전기적으로 접속되는 비트 라인 및 비트 라인 바;
    상기 복수의 트랜지스터에 전기적으로 접속되는 VDD 콘택 라인; 및
    상기 복수의 트랜지스터에 전기적으로 접속되는 VSS 콘택 라인을 포함하고,
    최소 피처 크기(λ)가 5nm이면, 상기 SRAM 셀의 면적은 672λ2보다 크지 않고; 또는 상기 최소 피처 크기가 7nm이면, 상기 SRAM 셀의 면적은 440λ2보다 크지 않고; 또는 상기 최소 피처 크기가 7nm 초과 내지 10nm이면, 상기 SRAM 셀의 면적은 300λ2보다 크지 않고; 또는 상기 최소 피처 크기(λ)가 10nm 초과 내지 16nm이면, 상기 SRAM 셀의 면적은 204λ2보다 크지 않고; 또는 상기 최소 피처 크기(λ)가 16nm 초과 내지 22nm이면, 상기 SRAM 셀의 면적은 152λ2보다 크지 않고; 또는 상기 최소 피처 크기(λ)가 22nm 초과 내지 28nm이면, 상기 SRAM 셀의 면적은 139λ2 이하인 SRAM 셀.
  10. 제 9항에 있어서, 상기 최소 피처 크기(λ)가 5nm이면, 상기 SRAM 셀의 면적은 84λ2~672λ2의 범위 내에 있는 SRAM 셀.
  11. 제 10항에 있어서, 상기 최소 피처 크기(λ)가 7nm이면, 상기 SRAM 셀의 면적은 84λ2~440λ2의 범위 내에 있는 SRAM 셀.
  12. 제 11항에 있어서, 상기 최소 피처 크기(λ)가 10nm 초과 내지 16nm이면, 상기 SRAM 셀의 면적은 84λ2~204λ2의 범위 내에 있는 SRAM 셀.
  13. 제 12항에 있어서, 상기 최소 피처 크기(λ)가 22nm 초과 내지 28nm이면, SRAM 셀의 면적은 84λ2~139λ2의 범위 내에 있는 SRAM 셀.
  14. SRAM 셀에 있어서,
    복수의 트랜지스터;
    상기 복수의 트랜지스터에 접속되는 복수의 콘택;
    상기 복수의 트랜지스터 상에 배치되어 그에 전기적으로 접속되는 제 1금속층;
    상기 제 1금속층 상에 배치되어 상기 복수의 트랜지스터에 전기적으로 접속되는 제 2금속층; 및
    상기 제 2금속층 상에 배치되어 상기 복수의 트랜지스터에 전기적으로 접속되는 제 3금속층을 포함하고,
    상기 복수의 콘택은 제 1콘택 세트 및 제 2콘택 세트를 포함하고, 상기 제 1콘택 세트는 상기 제 1금속층에 연결되고, 상기 제 2콘택 세트는 상기 제 2금속층에 연결되지만 제 1금속층과는 분리되는 SRAM 셀.
  15. 제 14항에 있어서, 상기 제 1콘택의 수직 길이는 상기 제 2콘택의 수직 길이보다 짧은 SRAM 셀.
  16. 제 14항에 있어서, 상기 복수의 트랜지스터 중 하나의 트랜지스터의 게이트 영역은 상기 제 1금속 배선보다 낮은 또 다른 금속층 없이, 제 1금속 배선을 통해 상기 트랜지스터의 소스 영역 또는 드레인 영역에 직접 연결되는 SRAM 셀.
  17. 제 14항에 있어서, 상기 복수의 트랜지스터 중 NMOS 트랜지스터의 n+ 영역의 하부면은 제 1절연체에 의해 완전히 절연되고, 상기 복수의 트랜지스터 중 PMOS 트랜지스터의 p+ 영역의 하부면은 제 2절연체에 의해 완전히 절연되며, 상기 NMOS 트랜지스터의 n+ 영역과 상기 PMOS 트랜지스터의 p+ 영역 간의 에지 거리는 2λ~4λ인 SRAM 셀.
  18. SRAM 셀에 있어서,
    복수의 트랜지스터를 포함하고, 하나의 트랜지스터는:
    길이를 갖는 게이트 구조;
    채널 영역;
    상기 채널 영역에 전기적으로 접속되는 제 1전도성 영역; 및
    상기 제 1전도성 영역에 위치되는 제 1콘택 홀을 포함하고,
    상기 제 1콘택 홀의 주변은 포토리소그래피 공정과 무관한 SRAM 셀.
  19. 제 18항에 있어서, 상기 제 1콘택 홀은 상기 제 1전도성 영역의 원주로 둘러싸인 주변을 포함하는 SRAM 셀.
  20. 제 18항에 있어서, 상기 복수의 트랜지스터 중 하나의 트랜지스터의 게이트 영역은 상기 제 1금속 배선보다 낮은 또 다른 금속층 없이, 제 1금속 배선을 통해 상기 트랜지스터의 소스 영역 또는 드레인 영역에 직접 연결되는 SRAM 셀.
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