CN113594165B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在衬底的前侧上的SRAM位单元，其中，每个SRAM位单元包括交叉耦合在一起的两个反相器以及耦合至这两个反相器的第一传输门和第二传输门；第一位线，设置在衬底的前侧上并连接至第一传输门；以及第二位线，设置在衬底的背侧上并连接至第二传输门。本申请的实施例提供了半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
集成电路包括具有相应功能的各种电路，诸如具有多个存储器位单元以保持信息的存储器电路。存储器电路包括非易失性器件或易失性器件。例如，易失性器件包括静态随机存取存储器(SRAM)器件。通常需要具有鳍型有源区域的三维晶体管以增强器件性能。在鳍型有源区域上形成的那些三维场效应晶体管(FET)也称为FinFET。其他三维场效应晶体管包括全环栅FET。这些FET需要窄鳍宽度以用于短沟道控制，与平面FET相比，其获得更小的源极/漏极区域。这将减少对准裕度，并引起进一步缩小器件间距和增加封装密度的问题。此外，当金属互连件不断缩小尺寸以减小特征尺寸来提高电路布线密度时，现有的互连结构方案在更紧密间距的金属层中面临各种问题。例如，由于金属线或塞出于可靠性考虑而需要扩散阻挡金属层而存在金属填充问题，并且阻挡层进一步减小金属线和金属塞的尺寸。这些阻挡金属层将影响沟槽填充能力，因此导致金属电阻劣化甚至更糟，诸如通孔开口或电迁移(EM)问题。缩小器件尺寸的其他问题包括增加的布线电阻、增加的寄生电容、短路、泄漏、对准裕度、布局灵活性和封装密度。因此，需要一种用于SRAM结构的结构和方法及其制造方法，以增强的电路性能和可靠性以及增加的封装密度来解决这些问题。
发明内容
本申请的实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的第一单元包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；第一位线，设置在所述衬底的前侧上并连接至所述第一传输门；以及第二位线，设置在所述衬底的背侧上并连接至所述第二传输门。
本申请的实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的每一个均包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；所述SRAM位单元的第一单元，包括设置在所述衬底的前侧上并连接至所述第一传输门的位线和设置在所述衬底的背侧上并连接至所述第二传输门的互补位线；以及所述SRAM位单元的第二单元，包括设置在所述衬底的背侧上并连接至所述第二单元的第一传输门的位线和设置在所述衬底的前侧上并连接至所述第二单元的第二传输门的互补位线。
本申请的实施例提供了一种方法，包括：接收具有多个静态随机存取存储器(SRAM)单元的集成电路(IC)布局；识别所述SRAM单元中的电源线和信号线的接触部件；将所述接触部件分类为第一组和第二组；以及修改所述IC布局，使得第一组接触部件配置在衬底的前侧上，第二组接触部件以非对称结构配置在所述衬底的背侧上。在一些实施例中，还包括：根据修改的IC布局来制造IC结构。
本申请的实施例提供了具有非对称互连的SRAM结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。在附图中提供了各种图形和相关文本。具体而言，
图1是在一些实施例中根据本公开的各个方面构造的具有静态随机存取存储器(SRAM)器件的集成电路的俯视图。
图2是根据一些实施例的图1的集成电路中的SRAM位单元的示意图。
图3是根据一些实施例的图1的集成电路中的SRAM位单元的俯视图。
图4A是根据一些实施例的图3的SRAM位单元沿虚线AA'的部分截面图。
图4B是根据一些实施例的图4A的SRAM位单元的立体图。
图5是根据一些实施例的图1的集成电路中的SRAM位单元的俯视图。
图6是根据一些实施例的图1的集成电路中的SRAM位单元的截面图。
图7是根据一些实施例构造的具有互连结构的图3的SRAM位单元的俯视图。
图8A、图8B和图8C是根据一些实施例的沿虚线AA'、BB'和CC'的图7的SRAM位单元的截面图。
图9A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
图9B是根据一些实施例构造的沿虚线AA'的图9A的集成电路结构的截面图。
图9C和图9D是示出根据一些实施例构造的图9A和图9B的集成电路结构的特点的示图。
图10A是根据一些实施例构造的集成电路结构的截面图。
图10B是根据一些实施例构造的集成电路结构的截面图。
图11A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
图11B是根据一些实施例构造的沿虚线AA'的图11A的集成电路结构的截面图。
图12A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
图12B是根据一些实施例构造的沿虚线AA'的图12A的集成电路结构的截面图。
图13A是根据一些实施例构造的具有两个相邻SRAM位单元的集成电路结构的俯视图。
图13B是根据一些实施例构造的沿虚线AA'的图13A的集成电路结构的截面图。
图14是根据一些实施例构造的生成具有多个SRAM单元的集成电路的非对称布局的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。更进一步，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在包括所描述的数值的+/-10％内的竖直，除非另有说明。例如，词语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本公开提供静态随机存取存储器(SRAM)器件结构及其制造方法的各种实施例。特别地，本公开提供SRAM器件结构的各种实施例，其具有分布在衬底的前侧和背侧上的电源线(诸如较高电源线Vdd、较低电源线和Vss)、位线和字线，使得整体器件性能在各种折衷参数(诸如金属布线电阻和寄生电容)之间得到增强。
图1是在一个实施例中根据本公开的各个方面构造的集成电路(IC)结构100的俯视图。在一些实施例中，集成电路结构100形成在平坦的有源区域上并且包括场效应晶体管(FET)。在一些实施例中，集成电路100形成在鳍有源区域上，并且包括鳍场效应晶体管(FinFET)。在一些实施例中，集成电路结构100包括其他三维有源区域，诸如竖直堆叠在衬底上的多个沟道。对应的FET在竖直堆叠的多个沟道周围具有栅极堆叠件，因此也称为“全环栅FET”结构。集成电路结构100包括静态随机存取存储器(SRAM)电路，其具有以阵列形式配置的多个SRAM位单元(或SRAM单元)104的SRAM阵列102，其分为多行和多列。集成电路结构100可以进一步包括与SRAM器件集成的其他器件/电路模块(诸如逻辑器件、高频器件、图像感测器件、动态随机存取存储器(DRAM)器件或其组合)。在本实施例中，阵列中的SRAM位单元104的每一列跨越X方向，并且每一行跨越Y方向。例如，每一列可以包括沿X方向在一条线(列)中配置的N1个SRAM位单元，并且每一行可以包括沿Y方向在一条线(行)中配置的N2个SRAM位单元。换句话说，SRAM阵列102包括以N1行和N2列配置的SRAM位单元。在SRAM阵列102的一些示例中，每一列包括8、16、32、64或128个SRAM位单元，并且每一行可以包括4、8、16或32个SRAM位单元。在图1所示的示例中，SRAM阵列102包括4列和8行。
集成电路100还包括设置在SRAM阵列102的四个角上的角部伪单元106以及诸如设置在SRAM阵列102的行边缘上的字线边缘带(WL边缘带)108和设置在SRAM阵列102的列边缘上的位线边缘带(BL边缘带)112的边缘带。每个WL边缘带108包括沿X方向在一条线中配置的多个WL边缘单元110，每个BL边缘带112包括沿Y方向在一条线中配置的多个BL边缘单元114。那些边缘带(108和110)是电路区域，其不被设计成用作SRAM位单元，而是提供稍后描述的其他功能。
每个SRAM位单元104包括交叉耦合在一起以存储数据位的两个反相器，并且还包括与两个反相器电连接的传输门，以从SRAM位单元读取和向SRAM位单元写入。在图2中以示意图进一步示出了根据一些实施例构造的SRAM位单元104。SRAM位单元104包括连接到第一反相器中的第一上拉器件(“PU-1”)和第一下拉器件(“PD-1”)。SRAM位单元104还包括连接到第二反相器中的第二上拉器件(“PU-2”)和第二下拉器件(“PD-2”)。第一和第二反相器交叉耦合以形成数据存储单元。SRAM位单元104还包括传输门，该传输门电连接到两个反相器以用于数据读取和写入。在本实施例中，SRAM位单元104包括具有两个传输门(“PG-1”和“PG-2”)的双端口SRAM器件。SRAM位单元104包括场效应晶体管(FET)以形成传输门和反相器。在本实施例中，每个上拉器件(PU-1和PU-2)包括n型FET；每个下拉器件(PD-1和PD-2)包括n型FET；以及每个上拉器件(PU-1和PU-2)包括p型FET。下拉器件、上拉器件和传输门均可以包括一个以上对应的FET或不同数量的FET，以调节SRAM位单元的性能，诸如吸收电流、访问速度和/或器件可靠性。例如，下拉器件中的FET的数量大于传输门器件中的FET的数量。在一些实施例中，那些另附加下拉器件可以形成在附加鳍有源区域中。替代地，SRAM位单元104形成在竖直堆叠的多个沟道上，但是SRAM位单元104的下拉器件形成在竖直堆叠的沟道上，其沟道数量大于传输门器件或上拉器件。
具体地，第一上拉器件(PU-1)和第一下拉器件(PD-1)的漏极电连接在一起，从而限定第一漏极节点(或第一节点)202。第二上拉器件(PU-2)和第二下拉器件(PD-2)的漏极电连接在一起，从而限定第二漏极节点(或第二节点)204。PU-1和PD-1的栅极电连接在一起并耦合至第二节点204。PU-2和PD-2的栅极电连接在一起并耦合至第一节点202。PU-1和PU-2的源极电连接至电源线(Vdd线)。PD-1和PD-2的源极电连接至互补电源线(Vss线)。
仍参考图2，SRAM位单元104包括双端口：与第一传输门(PG-1)关联的第一端口和与第二传输门(PG-2)关联的第二端口。传输门器件均包括n型FET。在一些实施例中，每个传输门可以包括一个以上FET，如上所述。PG-1的漏极电连接到位线(“BL”)。PG-1的源极电连接到第一节点202。PG-1的栅极电连接到字线(“WL”)。PG-2的漏极电连接到互补位线或位线条(“BLB”)。PG-2的源极电连接到第二节点204。PG-2的栅极电连接到互补字线或字线条(“WLB”)。可以通过任何适当的技术来形成各种nFET和pFET，诸如包括n型FinFET(nFinFET)和p型FinFET(pFinFET)的鳍状FET(FinFET)。在一个实施例中，各种nFinFET和pFinFET通过包括蚀刻半导体以形成沟槽、部分填充(诸如通过包括沉积、化学机械抛光和蚀刻以开槽的过程)沟槽以形成浅沟槽隔离(STI)部件和鳍有源区域的工艺来形成。在本实施例的又一方面中，在鳍有源区域上选择性地形成外延半导体层。在另一实施例中，各种FinFET通过包括在半导体衬底上沉积介电材料层、蚀刻介电材料层以形成其开口、在半导体衬底上在开口内选择性外延生长半导体材料(诸如硅)以形成鳍有源区域和STI部件的工艺形成。在另一实施例中，各种FinFET可以包括应变部件以增强移动性和器件性能。例如，pFinFET可以在硅衬底上包括外延生长的硅锗。nFinFET可以在硅衬底上包括外延生长的碳化硅。在另一实施例中，使用高k/金属栅技术形成各种FinFET中的栅极堆叠件，其中栅极介电层包括高k介电材料，栅电极包括金属。
图3是根据一些实施例构造的集成电路100的一部分，特别是SRAM位单元104的俯视图。如图3所示，集成电路100包括形成在SRAM位单元104的中央的n型掺杂阱(n阱)302。n阱302可以具有沿X方向定向的细长形状，并且可以在多个SRAM位单元上方沿X方向延伸。集成电路100包括形成在n阱302的侧部中的第一p型掺杂阱(p阱)304和第二p阱306，每个都具有沿X方向定向的细长形状。p阱304和306也可以在多个SRAM位单元上方沿X方向延伸。集成电路100包括设置在相应掺杂阱(诸如302、304和306)中的各种有源区域308，在其上形成有各种FET。那些有源区域308被诸如STI部件的隔离部件围绕并限定。在一些实施例中，有源区域308是在隔离部件(诸如STI部件)上方延伸的鳍状有源区域。在一些实施例中，鳍状有源区域308具有沿X方向定向的细长形状，并且可以在多个SRAM位单元上方延伸。FET的栅极310形成在有源区域308上并沿Y方向定向。特别地，一些有源区域308从n阱302延伸到相邻的p阱(诸如304或306)，使得对应的FET(诸如PU-1和PD-1或PU-2和PD-2)共享公共栅极。在本实施例中，n阱302和p阱304两者上方的栅极310与用于n阱302中的第一上拉器件(PU-1)的pFET和用于p阱304中的第一下拉器件(PD-1)的nFET相关联；n阱302和p阱306两者上方的栅极310与n阱302中的第二上拉器件(PU-2)的pFET和p阱306中的第二下拉器件(PD-2)的nFET相关联；用于第一传输门(PG-1)的pFET形成在p阱304中；以及用于第二传输门(PG-2)的pFET形成在p阱306中。
图4A是根据一些实施例构造的集成电路100的部分截面图，诸如沿图3的虚线AA'的截面图。图4B是根据一些实施例构造的图4A的集成电路100的立体图。在图4A和图4B中，集成电路100包括半导体衬底402。半导体衬底402包括硅。替代地，半导体衬底402包括锗、硅锗或其他合适的半导体材料。集成电路100包括各种隔离部件404，诸如浅沟槽隔离(STI)部件。集成电路100还包括形成在半导体衬底402上的各种有源区域308，诸如鳍有源区域。在示出的实施例中，有源区域308是鳍状的，有源区域308被挤出在隔离部件404上方，并且被隔离部件404围绕并彼此隔离。集成电路100还包括形成在半导体衬底402上的p阱304和n阱302。在有源区域308上形成各种FET。nFET设置在p阱304内的有源区域308上，并且pFET设置在n阱302内的有源区域308上。
源极和漏极(S/D)406形成在有源区域308上，栅极310形成在有源区域308上并设置在对应的源极和漏极406之间。在本示例中，栅极310从p阱304内的第一有源区域延伸到n阱302内的第二有源区域，因此作为由对应nFET和pFET共享的公共栅极。栅极310包括栅极介电层和设置在栅极介电层上的栅电极。介电间隔件408可以进一步形成在栅极310的侧壁和有源区域308的侧壁上。沟道是有源区域308的在对应栅极310下面的部分。对应的源极和漏极406、栅极310、沟道耦合至场效应晶体管，诸如nFET或pFET。
在各个实施例中，隔离部件404利用诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)的隔离技术来限定并且电隔离各个区域。隔离部件404包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过任何合适的工艺来形成隔离部件404。作为一个实例，形成STI部件包括：使用光刻工艺以暴露衬底的一部分；在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)；用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)；以及通过诸如CMP的抛光工艺来平坦化衬底并去除介电材料的多余部分。在一些实例中，被填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬层。
在另一实施例中，栅极310替代地或附加地包括用于电路性能和制造集成的其他合适的材料。例如，栅极介电层包括高k介电材料层，诸如金属氧化物、金属氮化物或金属氮氧化物。在各个示例中，高k介电材料层包括通过合适的沉积方法形成的金属氧化物：ZrO2、Al2O3和HfO2。栅极介电层可以进一步包括介于半导体衬底402和高k介电材料之间的界面层。
栅电极包括金属，诸如铝、铜、钨、金属硅化物、掺杂的多晶硅、其他适当的导电材料或其组合。栅电极可以包括被设计为诸如覆盖层、功函数金属层、阻挡层和填充金属层(诸如铝或钨)的多个导电膜以及被设计为用于分别与nFET和pFET匹配的功函数的多个导电膜。在一些实施例中，用于nFET的栅电极包括功函数金属，其成分被设计为具有等于4.2eV或更低的功函数，并且用于pFET的栅电极包括功函数金属，其成分被设计为具有等于5.2eV或更高的功函数。例如，用于nFET的功函数金属层包括钽、钛铝、氮化钛铝或其组合。在其他示例中，用于pFET的功函数金属层包括氮化钛、氮化钽或其组合。
图5是根据一些实施例构造的集成电路100的一部分，特别是SRAM位单元104的俯视图。如图5所示，集成电路100包括形成在p阱304内的多个(N个)鳍有源区域308上的两个或更多个第一下拉(PD-1)器件和形成在p阱306内的多个(N个)鳍有源区域308上的两个或更多个第二下拉(PD-2)器件。在所示示例中，数量N为2。在其他示例中，数量N可以为3、4等。
图6是根据一些实施例构造的集成电路100的部分截面图。在图6中，集成电路100具有竖直堆叠的沟道结构，其中多个沟道竖直堆叠。特别地，集成电路100包括衬底602和形成在衬底602上方的多个沟道604。集成电路100还包括形成在沟道604周围的栅极606和设置在栅极606两侧的源极/漏极(S/D)部件608。特别地，栅极606环绕跨在栅极606的两侧上设置的S/D部件608之间的竖直堆叠的多个沟道604中的每一个。集成电路100还包括其他部件，诸如置于栅极606和S/D部件608之间的(一种或多种介电材料的)内部间隔件610、设置在栅极606的侧壁上的栅极间隔件612、掺杂阱614(诸如N阱或P阱)以及层间介电(ILD)层616。栅极606包括栅极介电层和栅电极。栅极介电层包括一种或多种介电材料，诸如高k介电材料。栅极介电层可以进一步包括位于高k介电材料下面的界面层(诸如氧化硅)。栅电极包括一种或多种导电材料，诸如覆盖层、功函数金属和填充金属。因此，SRAM位单元104的各种nFET和pFET形成为那些竖直堆叠的沟道。此外，上拉器件的沟道的第一数量N1和上拉器件的沟道的第二数量N2可以被不同地设计以调节SRAM单元的性能。例如，将比率N1/N2设计为大于1，诸如N1/N2＝2/1；3/2；5/3；等等。
SRAM位单元104的那些FET进一步连接以形成功能性SRAM电路。图7是根据一些实施例构造的集成电路100的部分局部俯视图。图7类似于图3，但是包括互连结构，该互连结构连接根据图2的FET。互连结构包括各种导电部件，诸如接触件(接触部件)、通孔(通孔部件)和分布在多个金属层中的金属线，配置为实现设计的连接。
在图7中，PU-1和PU-2的源极连接到具有较高电压的第一电源线Vdd；PD-1和PD-2的源极连接到具有较低电压的第二电源线Vss(例如，接地线)；PG-1和PG-2的漏极分别连接到位线(BL)和互补位线(BLB)；以及PG-1和PG-2的栅极分别连接到字线(WL)和互补字线(WLB)。在一些实施例中，仅WL或WLB与相邻的SRAM单元共享。在集成电路100的本实施例中，每个SRAM单元包括第一Vss和第二Vss，如图7所示。
那些电源线(Vdd和Vss)和信号线(BL、BLB、WL和WLB)并非都形成在集成电路结构100的前侧上，而是分布在集成电路结构100的前侧和背侧两者上。特别地，集成电路结构100包括前侧互连结构和背侧互连结构，其分别设置在集成电路结构100的前侧和背侧上，并被配置为连接上拉器件、下拉器件和传输门器件的各个组件以形成SRAM位单元104。在设计该配置时要考虑各种因素和参数，包括各种导电部件的尺寸、封装密度、导电部件的电阻、相邻导电部件之间的寄生电容、重叠偏移和处理裕度。例如，如果导电部件太靠近，则重叠偏移可能会导致短路和泄漏问题；导电部件的尺寸减小，导致电阻增加；寄生电容也增加；处理裕度减小；等等。如果导电部件的尺寸增加，则导电部件的电阻减小，但是相邻导电部件之间的间隔减小，导致寄生电容增加，并且处理裕度减小。如果将屏蔽导电部件放置在相邻的导电部件之间，则寄生电容减小。然而，封装密度降低，和/或导电部件的电阻增加。
在所描绘的实施例中，位线(BL和BLB)之一和电源线(Vdd和Vss)之一形成在集成电路结构100的前侧上，而位线(BL和BLB)中的另一者和电源线(Vdd和Vss)中的另一者形成在背侧上。在实施例的另一方面中，与PD-2器件连接的BL和第二电源线(Vss)形成在背侧上；与PD-1器件连接的BLB和第二电源线(Vss)以及与PU-1和PU-2器件连接的第一电源线(Vdd)形成在背侧上。集成电路结构100还包括对接接触件620以置于有源区域和栅极上。例如，一个对接接触件620(图7的左侧)连接到PU-2和PD-2的公共栅极以及PU-1和PD-1的漏极部件。另一对接接触件620(图7的右侧)连接到PU-1和PD-1的公共栅极以及PU-2和PD-2的漏极部件。此外，字线(WL和WLB)可以形成在前侧上、背侧上或两者上。例如，字线(WL和WLB)之一形成在前侧上，而另一者形成在背侧上。更具体地，相邻单元可以被不同地配置以适当地调节前侧和背侧上的布线图案密度。在所描绘的示例中，WL形成在背侧上，而WLB形成在前侧上。在该示例的又一方面中，SRAM单元中的WL和WLB与相邻单元共享。
这在图8A、图8B和图8C中进一步示出，作为分别沿虚线AA'、BB'和CC'的图7的局部截面图。集成电路结构100包括衬底702，其上形成有SRAM位单元104的各种器件(上拉器件、下拉器件和传输门器件)。集成电路结构100进一步包括形成在衬底702的前侧上的前侧互连结构704和形成在衬底702的背侧上的背侧互连结构706。前侧互连结构704可以包括接触部件710、通孔部件712和金属线714，其分布在多个金属层中，诸如靠近衬底的第一金属层、位于第一金属层上方的第二金属层和位于第二金属层上方的第三金属层，等等。特别地，前侧互连结构704包括位于诸如源极/漏极部件的器件部件上的接触部件710、位于接触部件710上的通孔部件712以及位于通孔部件710上的金属线714(诸如第一金属层中的金属线)。特别地，金属线714A通过通孔部件712A和接触部件710A向下连接到上拉器件(PU-1和PU-2)的源极，并且向上连接到第一电源线(Vdd)，因此也称为Vdd。金属线714B通过通孔部件712B和接触部件710B向下连接到下拉器件(PD-1)的源极，并且向上连接到第二电源线(Vss)，因此也称为Vss。金属线714C通过通孔部件712C和接触部件710C向下连接到传输门器件(PG-2)的漏极，并且向上连接到互补位线(BLB)，因此也称为BLB。金属线714D通过通孔部件712D和接触部件710D向下连接到传输门器件(PG-1)的栅电极，并且向上连接到字线(WL)，因此也称为WL。
背侧互连结构706可以包括多个金属层，诸如靠近衬底的第一金属层、第二金属层、第三金属层等。特别地，背侧互连结构706包括：接触部件(也称为通孔部件或背侧通孔部件)720，其位于诸如源极/漏极部件的器件部件上；以及金属线722(诸如最接近衬底的第一金属层的金属线)，其位于通孔部件720上。特别地，金属线722A通过通孔部件720A连接至传输门器件(PG-1)的漏极，作为位线(BL)。金属线722B通过通孔部件720B连接到下拉器件(PD-2)的源极，作为第二电源线(Vss)。金属线722C通过通孔部件720C连接到传输门器件(PG-2)的栅电极，作为互补字线(WLB)，因此也称为WLB。尽管前侧互连结构704示出了一个金属层中的金属线以及前侧和金属线之间的通孔部件和接触部件，但是本公开还考虑了附加金属线和附加导电部件(诸如相邻金属线之间的通孔部件)。类似地，尽管背侧互连结构706示出了单个金属层中的金属线以及背面与金属线之间的通孔部件，但是本公开还考虑了附加金属线和其他导电部件(诸如接触部件)。
在替代实施例中，与PG-1相关联的BLB和Vss的金属线和对应接触部件形成在背侧上，并且与PG-2相关联的BL、Vss以及Vdd的金属线和对应接触部件形成在衬底的前侧上。在一些实施例中，WL形成在背侧上，而WLB形成在前侧上，反之亦然，或者两者都形成在前侧上。在一些实施例中，单元仅包括WL或具有与相邻单元共享的WLB。此外，相邻SRAM位单元104的位线非对称地配置在衬底的前侧和背侧上。例如，一个SRAM位单元以如图7、图8A和图8B所示的布局配置，而相邻SRAM位单元104以如上述替代实施例中所述的布局配置。以这种非对称布局类似地配置阵列中的SRAM位单元104。这将在图9A和图9B中进一步描述和说明。图9A是根据一些实施例构造的集成电路结构100的俯视图，图9B是沿图9A的虚线AA'的集成电路结构100的截面图。为了更好的观看，图9B中未示出一些部件。可以以类似的非对称配置级联配置附加单元。
在图9A和图9B所示的实施例中，集成电路结构100包括两个SRAM位单元104A和104B。每个单元包括电源线(Vss和Vdd)和位线(BL和BLB)。特别地，第一单元104A包括分别用于BL和Vss(与PG-2相关联)的金属线(722A和722B)以及对应的接触部件，并且它们形成在背侧上。第一单元104A还包括分别用于Vss(与PG-1相关联)、Vdd和BLB的金属线(714B、714A和714C)和对应的接触部件，并且它们形成在衬底的前侧上。第一单元104A还包括用于WL的金属线714D和对应的接触部件，其形成在衬底的前侧上。
第二单元104B以各种方式非对称地设计，包括在背侧和前侧之间的金属线分布以及金属线位置、大小和形状。第二单元104B包括用于BLB和Vss(与PG-1相关联)的金属线(722A2和722B2)和对应的接触部件，以及用于BL、Vss(与PG相关联)和Vdd的金属线714B2、714A2和714C2以及对应的接触部件。然而，用于BLB和Vss(与PG-1器件相关联)的金属714C2和714B2形成在背侧上，而用于Vss(与PG-2器件相关联)、Vdd和BL的金属线722B2、714A2和722A2形成在衬底的前侧上，如图9B所示。注意，在图9B中以虚线示出未直接穿过线AA'切割的一些金属线(诸如714B和714D)。形成在背侧上的金属线均在图9A和图9B两者中以虚线示出。第二单元104B还包括用于WL的金属线714D2和对应的接触部件，其形成在衬底的前侧上。
图9C和图9D是根据一些实施例的诸如图9A和图9B中之一的集成电路结构100的特点的示图。在图9C和图9D中，如果BL形成在前侧上，则“BL0”代表在第一金属层中位于BL下方并与之电连接的对应接触部件。类似地，如果BLB形成在前侧上，则“BLB0”代表在第一金属层中位于BLB下方并与之电连接的对应接触部件；如果BLB形成在前侧的第一金属层中或者形成在背侧上，则“BLB1”代表对应的BLB。竖轴代表信号，诸如电压，而水平轴代表路径上的信号(在一个示例中，诸如从对应接触部件的顶部到底部的路径上的信号)。理想情况下，信号应保持在保存电平下而没有损失。例如，信号726表示BLB的理想信号，而没有损失，如图9C和图9D所示。在图9C中，“BL0攻击者”728表示由于BL0和BLB0之间的耦合而在BL0的影响下的BLB0的信号，其中BL和BLB都形成在前侧上。在图9D中，“BL0攻击者”730表示由于添加到BLB信号线中的附加电阻而在BLB1的影响下的BLB0的信号，其中BL和BLB都形成在前侧上。图9C和图9D示出BLB0的信号被BL0攻击者或BLB1攻击者大大地降低了。相反，当所公开的结构100具有非对称位线设计时，BLB0的对应信号更接近于理想信号，而来自BL0攻击者的损失减小，诸如图9C所示的732，或者来自BLB1攻击者的损失减小，诸如图9D中所示的734。注意，在集成电路结构100的前侧和背侧之间的各种导电部件的重新分布之后，诸如接触部件、通孔部件和金属线的导电部件被调节以优化间隔和尺寸。
所公开的SRAM位单元104的非对称布局具有各种考虑和优点。例如，由于金属尺寸的增加，位线的电阻减小；BL和BLB的耦合效应降低，因为它们在前侧和背侧上不对称分布并且相距很远；BL、BLB、Vdd、Vss和对接接触部件620(在图9A和图9B中标记为“BCT”)之间的寄生电容被配置为具有更大的间隔。
可以通过任何合适的方法来形成前侧互连结构，诸如镶嵌工艺、双镶嵌工艺或用于形成铝互连件的工艺。用于形成铝互连件的工艺包括金属沉积、金属图案化和ILD沉积(可能还包括CMP)。背侧互连结构类似地形成。例如，可以通过镶嵌工艺、双镶嵌工艺或用于形成铝互连件的工艺来形成背侧金属线以及对应的接触件和通孔。这些互连结构在图10A和图10B中进一步示出。图10A和图10B是根据各种实施例构造的集成电路结构100的截面图。
在图10A中，集成电路结构100包括其上形成有各种器件的衬底702、前侧互连结构704和背侧互连结构706。衬底702包括有源区域736、源极/漏极部件406以及栅极堆叠件310，其被配置为形成各种FET，诸如SRAM位单元104的上拉器件、下拉器件和传输门器件。前侧互连结构704包括形成在前侧ILD层744上的前侧接触部件740、设置在前侧并被配置为连接栅极堆叠件310和一些源极/漏极部件406的通孔和金属线。仅提供前侧接触部件740以用于说明。前侧接触部件740可以进一步包括形成在源极/漏极部件406上的硅化物部件742，以减小接触件电阻。前侧接触部件740位于源极/漏极部件406的前侧表面上。
背侧互连结构706包括形成在背侧ILD层754上的背侧接触部件750、金属线756和设置在背侧并配置为连接一些源极/漏极部件406(并且可以包括一些栅极堆叠件310)的通孔(可以进一步包括位于其他金属层上的金属线)。为了说明仅提供背侧接触部件750和金属线756。背侧接触部件750可以进一步包括形成在源极/漏极部件406上的硅化物部件752，以减小接触件电阻。背侧接触部件750位于源极/漏极部件406的背侧表面上。金属线756位于背侧接触部件750上，也被称为背侧电源轨。例如，金属线756可以包括图9B的金属线722、724、718B和716B。背侧接触部件750位于源极/漏极部件406的背侧表面上。集成电路结构100可以包括其他部件，诸如用于隔离的介电层758。
形成集成电路结构100的方法可以包括：前段制程(FEOL)工艺，以形成栅极堆叠件和源极/漏极部件；中段制程(MEOL)工艺，以形成前侧接触件；后段制程(BEOL)工艺，以形成前侧互连结构704和钝化件的金属线和通孔。该方法还包括将衬底接合到前侧，从背侧减薄衬底，形成背侧接触部件750、背侧金属线756等。
集成电路结构100可以形成在具有竖直堆叠的多个沟道的结构上，诸如图10B所示的结构。在图10B中，在一个源极/漏极部件406上形成前侧接触部件740，并且在另一源极/漏极部件406上形成背侧接触部件750，并且背侧金属线756连接到背侧接触部件750。
在公开的集成电路结构100中，各种金属线包括金属材料，诸如铜(Cu)、铝(Al)、钨(W)、钌(Ru)、钴(Co)、钼(Mo)或其组合；并且可以进一步包括阻挡层，诸如钛和氮化钛(Ti/TiN)或钽和氮化钽(Ta/TaN)。在一些示例中，阻挡层可以使用Ru。
在一些实施例中，可以将SRAM位单元104构造为不同的非对称布局以实现类似的优点。下面进一步描述一些实施例。
图11A是根据一些实施例构造的集成电路结构100的俯视图，图11B是沿图11A的虚线AA'的集成电路结构100的截面图。为了更好的观看，图11B中未示出一些部件。可以以类似的非对称配置级联配置附加单元。特别地，相邻SRAM单元的电源线Vdd也被非对称地设计，诸如一个单元中的Vdd形成在衬底的前侧，而相邻单元中的Vdd形成在背侧。
在图11A和图11B所示的实施例中，集成电路结构100包括两个SRAM位单元104A和104B。每个单元包括电源线(Vss和Vdd)和位线(BL和BLB)。特别地，第一单元104A包括分别用于Vdd、BL和Vss(与PG-2相关联)的金属线714A、722A和722B以及对应的接触部件，并且它们形成在背侧上。第一单元104A还包括分别用于Vss(与PG-1相关联)和BLB的金属线(714B和714C)和对应的接触部件，并且它们形成在衬底的前侧上。第一单元104A还包括用于WL的金属线714D和对应的接触部件，其形成在衬底的前侧上。
第二单元104B以各种方式非对称地设计，包括在背侧和前侧之间的金属线分布以及金属线位置、大小和形状。第二单元104B包括用于BLB和Vss(与PG-1相关联)的金属线722A2和722B2和对应的接触部件，以及用于BL、Vss(与PG相关联)和Vdd的金属线714B2、714A2和714C2以及对应的接触部件。然而，用于BLB和Vss(与PG-1器件相关联)的金属线714C2和714B2形成在背侧上，而用于Vss(与PG-2器件相关联)、Vdd和BL的金属线722B2、714A2和722A2形成在衬底的前侧上，如图11B所示。注意，在图11B中以虚线示出未直接穿过线AA'切割的一些金属线(诸如714B和714D)。形成在背侧上的金属线均在图11A和图11B两者中以虚线示出。第二单元104B还包括用于WL的金属线714D2和对应的接触部件，其形成在衬底的前侧上。
图12A是根据一些实施例构造的集成电路结构100的俯视图，图12B是沿图11A的虚线AA'的集成电路结构100的截面图。为了更好的观看，图12B中未示出一些部件。可以以类似的非对称配置级联配置附加单元。特别地，相邻SRAM单元的电源线Vdd也被非对称地设计，诸如一个单元中的Vdd形成在衬底的前侧，而相邻单元中的Vdd形成在背侧。
在图12A和图12B所示的实施例中，集成电路结构100包括两个SRAM位单元104A和104B。每个单元包括电源线(Vss和Vdd)和位线(BL和BLB)。特别地，第一单元104A包括分别用于BL和Vss(与PG-2相关联)的金属线722A和722B以及对应的接触部件，并且它们形成在背侧上。第一单元104A还包括分别用于Vdd、Vss(与PG-1相关联)和BLB的金属线714B、714A和714C和对应的接触部件，并且它们形成在衬底的前侧上。第一单元104A还包括用于WL的金属线714D和对应的接触部件，其形成在衬底的前侧上。
第二单元104B以各种方式非对称地设计，包括在背侧和前侧之间的金属线分布以及金属线位置、大小和形状。第二单元104B包括用于BLB和Vss(与PG-1相关联)的金属线(722A2和722B2)和对应的接触部件，以及用于BL、Vss(与PG相关联)和Vdd的金属线(714B2、714A2和714C2)以及对应的接触部件。然而，用于BLB、Vdd和BL的金属线714C2、714A2和722A2形成在背侧上，而用于Vss(与PG-2器件相关联)和Vss(与PG-1器件相关联)的金属线722B2和714B2形成在衬底的前侧上，如图12B所示。注意，在图12B中以虚线示出未直接穿过线AA'切割的一些金属线(诸如714B和714D)。形成在背侧上的金属线均在图12A和图12B两者中以虚线示出。第二单元104B还包括用于WL的金属线714D2和对应的接触部件，其形成在衬底的前侧上。
图13A是根据一些实施例构造的集成电路结构100的俯视图，图13B是沿图12A的虚线AA'的集成电路结构100的截面图。为了更好的观看，图12B中未示出一些部件。可以以类似的非对称配置级联配置附加单元。特别地，相邻SRAM单元的电源线Vdd也被非对称地设计，诸如一个单元中的Vdd形成在衬底的前侧，而相邻单元中的Vdd形成在背侧。
在图13A和图13B所示的实施例中，集成电路结构100包括两个SRAM位单元104A和104B。每个单元包括电源线(Vss和Vdd)和位线(BL和BLB)。特别地，第一单元104A包括分别用于BL和BLB的金属线722A和714C以及对应的接触部件，并且它们形成在背侧上。第一单元104A还包括分别用于Vss(与PG-1相关联)、Vdd和Vss(与PG-2相关联)的金属线714B、714A和722B和对应的接触部件，并且它们形成在衬底的前侧上。第一单元104A还包括用于WL的金属线714D和对应的接触部件，其形成在衬底的前侧上。
第二单元104B以各种方式非对称地设计，包括在背侧和前侧之间的金属线分布以及金属线位置、大小和形状。第二单元104B包括用于BLB和Vss(与PG-1相关联)的金属线722A2和722B2和对应的接触部件，以及用于BL、Vss(与PG相关联)和Vdd的金属线714B2、714A2和714C2以及对应的接触部件。然而，用于Vss(与PG-2器件相关联)、Vdd和Vss(与PG-1器件相关联)的金属线722B2、714A2和714B2形成在背侧上，而用于BLB和BL的金属线714C2和722A2形成在衬底的前侧上，如图13B所示。注意，在图13B中以虚线示出未直接穿过线AA'切割的一些金属线(诸如714B和714D)。形成在背侧上的金属线均在图13A和图13B两者中以虚线示出。第二单元104B还包括用于WL的金属线714D2和对应的接触部件，其形成在衬底的前侧上。
本公开考虑了其他非对称布局。下面详细提供一种生成具有非对称布局的SRAM单元(诸如图9A-图9B、图11A-图11B、图12A-图12B和图13A-图13B所示)的集成电路结构的方法。图14是根据一些实施例构造的方法800的流程图。
在方法800的框802处，接收具有多个SRAM单元的集成电路的布局作为初始布局。在初始布局中，各种位线(BL和BLB)、字线(WL和WLB)以及电源线(Vss和Vdd)配置在衬底的前侧上。在框804处，在每个SRAM单元中识别与各种位线(BL和BLB)、字线(WL和WLB)以及电源线(Vss和Vdd)相关的接触部件。在框806处，根据相关参数(诸如接触件电阻和RC常数)和设计规则(诸如接触件间隔、屏蔽效果、RC常数和其他相关因素，诸如下面进一步详细描述的)，将SRAM单元中识别出的接触部件分为两组：第一组和第二组。在框808处，修改集成电路中的SRAM单元的布局，使得第一组接触件和对应的导电部件(即，通孔部件和金属线)配置在衬底的前侧上，并且第一组接触件和对应的导电部件配置在衬底的前侧上。在框810处，该过程是根据各种因素(诸如上述因素)的迭代过程，直到SRAM单元中的布局最优化。框810也对其他SRAM单元重复该过程。例如，在处理第一SRAM单元之后，相邻的SRAM单元被类似地处理，特别地，根据相同的因素处理相邻的SRAM单元，并且另外，根据相同的因素另外处理相邻的SRAM单元之间的相互作用的影响，以实现非对称布局。特别地，对于单元间的第一SRAM单元评估那些因素，对于单元间和单元内的第二(相邻)SRAM单元评估那些因素。例如，由于第一单元和第二单元中的BLB更远，所以根据单元间效应和单元内效应，第一SRAM单元具有配置在背侧上的互补位线BLB，而第二SRAM单元具有配置在前侧上的互补位线BLB，以减少串扰。当该过程继续到其他SRAM单元时，它可能具有多个相邻单元，并且需要考虑单元内对多个相邻单元的影响。方法800还可以包括框812，其中根据修改的布局来制造集成电路。例如，根据修改的布局制造各种光掩模，并且使用光掩模在半导体衬底上制造集成电路。
返回参考框806，考虑各种因素，将接触件分类为第一组和第二组。可以根据这些因素的影响显著性来对这些因素进行顺序评估。在图14所示的一个实施例中，在框820至826中，根据因素顺序考虑各种因素。在框820处，首先考虑诸如接触件间隔的设计规则。那些间隔过窄或违反设计规则的接触件被认为是分为不同的组(诸如第一组中的一个，第二组中的另一个)。因此，可以增加接触件间隔，也可以增加接触件尺寸，并且可以减小接触件电阻。
在框822处，考虑屏蔽效果或串扰。串扰是指单条线之间不希望的信号传输。例如，位线BL和互补位线BLB可以承载不同的信号，并且这两个信号线之间的相互作用是不期望的。在这种情况下，BL和BLB分为不同的组。在当前步骤中，当分配到不同组的BL和BLB也可以大大减小接触件间隔，而不是重新分配其他两个接触部件(诸如Vss和Vdd)时，将BL和BLB分别重新分配到背侧和前侧。
在框824处，考虑寄生电容和RC常数。导电部件之间的寄生电容影响RC常数和电路速度。在该步骤中评估电路速度。可以根据电路速度要求进一步调整分组。例如，如果分组策略可以在不实质影响其他因素(诸如接触件间隔和屏蔽效果)的情况下，根据电路规格实质上提高电路速度或有效地调节局部速度，则可以相应地修改布局。
在框826处，电源线的电压电平可以被认为是形成两组以在衬底的前侧和背侧上进行再分配的效果。当分组仍具有自由度以进行进一步调整时，具有不同电压电平的电源线可以成为进一步调节分组的因素。例如，在同一单元或相邻单元中的Vss和Vdd可以被分类为不同的组。因此，可以减少高压电源线(Vdd)和低压(接地)电源线(Vss)的相互作用。
以上根据一些实施例描述了方法800。但是，可以以不同的顺序评估这些因素(诸如屏蔽效果，然后是接触件间隔、RC常数和电源线)，或者可以综合评估一些因素(诸如寄生电容和接触件间隔)。可以替代地或附加地考虑其他因素。例如，共享字线或重叠偏移。在该示例的又一方面中，使用不同的光掩模来制造一些接触部件或对应的导电部件，重叠偏移是要根据重叠偏移裕度来评估的附加因素。
本公开提供了包括具有非对称配置和连接的SRAM阵列的集成电路结构的各种实施例。BL、BLB、Vss和Vdd的子集形成在衬底的前侧上，BL、BLB、Vss和Vdd的另一子集形成在衬底的背侧上。在一些实施例中，相邻SRAM位单元被非对称地配置以增强电路性能，诸如感应的寄生电容、减小的电阻以及金属线BL、BLB、Vss和Vdd之间减少的耦合。
本发明提供了半导体结构及其制造方法。在一个方面中，本公开提供了一种半导体结构。该半导体结构包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在衬底的前侧上的SRAM位单元，其中，每个SRAM位单元包括交叉耦合在一起的两个反相器以及耦合至这两个反相器的第一传输门和第二传输门；第一位线，设置在衬底的前侧上并连接至第一传输门；以及第二位线，设置在衬底的背侧上并连接至第二传输门。
在本公开的另一方面中，涉及一种半导体结构，该半导体结构包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在衬底的前侧上的SRAM位单元，其中，每个SRAM位单元包括交叉耦合在一起的两个反相器以及耦合至这两个反相器的第一传输门和第二传输门；SRAM位单元的第一单元，包括设置在衬底的前侧上并连接至第一传输门的位线和设置在衬底的背侧上并连接至第二传输门的互补位线；以及SRAM位单元的第二单元，包括设置在衬底的背侧上并连接至第二单元的第一传输门的位线和设置在衬底的前侧上并连接至第二单元的第二传输门的互补位线。
在本公开的又一方面中，涉及一种半导体制造方法，该方法包括：接收具有多个静态随机存取存储器(SRAM)单元的集成电路(IC)布局；识别SRAM单元中的电源线和信号线的接触部件；将接触部件分类为第一组和第二组；以及修改IC布局，使得第一组接触部件配置在衬底的前侧上，第二组接触部件以非对称结构配置在衬底的背侧上。
本申请的实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的第一单元包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；第一位线，设置在所述衬底的前侧上并连接至所述第一传输门；以及第二位线，设置在所述衬底的背侧上并连接至所述第二传输门。在一些实施例中，还包括：第一电源线，设置在所述衬底的前侧上并连接至所述两个反相器的第一类型场效应晶体管(FET)；和第二电源线，设置在所述衬底的背侧上并连接至所述两个反相器的第二类型FET。在一些实施例中，第一电源线为高压电源线Vdd，所述第一类型FET为p型FET(pFET)；并且所述第二电源线为低压电源线Vss，所述第二类型FET为n型FET(nFET)。在一些实施例中，第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一nFET；并且所述第三电源线为低压电源线Vss。在一些实施例中，SRAM位单元的第二单元与所述SRAM位单元的第一单元相邻；所述SRAM位单元的第二单元的第一位线设置在所述衬底的背侧上并连接至所述SRAM位单元的第二单元的第二传输门；并且所述SRAM位单元的第二单元的第二位线设置在所述衬底的前侧上并连接至所述SRAM位单元的第二单元的第一传输门。在一些实施例中，前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和背侧接触部件，位于所述第二传输门的源极/漏极部件的底面上，其中所述第一电源线通过所述前侧接触部件连接至所述第一传输门，并且所述第二电源线通过所述前侧接触部件连接至所述第二传输门。在一些实施例中，前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和背侧接触部件，位于所述第二传输门的源极/漏极部件的底面上。在一些实施例中，前侧接触部件还包括设置在所述第一传输门的源极/漏极部件的顶面上的第一硅化物部件；并且所述背侧接触部件还包括设置在所述第二传输门的源极/漏极部件的底面上的第二硅化物部件。
本申请的实施例提供了一种半导体结构，包括：衬底，具有前侧和背侧；静态随机存取存储器(SRAM)电路，具有形成在所述衬底的前侧上的SRAM位单元，其中，所述SRAM位单元的每一个均包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；所述SRAM位单元的第一单元，包括设置在所述衬底的前侧上并连接至所述第一传输门的位线和设置在所述衬底的背侧上并连接至所述第二传输门的互补位线；以及所述SRAM位单元的第二单元，包括设置在所述衬底的背侧上并连接至所述第二单元的第一传输门的位线和设置在所述衬底的前侧上并连接至所述第二单元的第二传输门的互补位线。在一些实施例中，第二单元从一侧与所述第一单元相邻。在一些实施例中，其中所述SRAM位单元的第三单元从相反侧与所述第二单元相邻；并且所述SRAM位单元的第三单元包括设置在所述衬底的前侧上并连接至所述第三单元的第一传输门的位线和设置在所述衬底的背侧上并连接至所述第三单元的第二传输门的互补位线。在一些实施例中，SRAM位单元的第一单元还包括：第一电源线，设置在所述衬底的前侧上并连接至所述两个反相器的第一类型场效应晶体管(FET)；和第二电源线，设置在所述衬底的背侧上并连接至所述两个反相器的第二类型FET。在一些实施例中，第一电源线为高压电源线Vdd，所述第一类型FET为p型FET(pFET)；并且所述第二电源线为低压电源线Vss，所述第二类型FET为n型FET(nFET)。在一些实施例中，SRAM位单元的第一单元还包括第三电源线，所述第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一nFET，并且所述第三电源线是低压电源线Vss。在一些实施例中，第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一nFET；并且所述第三电源线为低压电源线Vss。在一些实施例中，第一单元还包括：前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和背侧接触部件，位于所述第二传输门的源极/漏极部件的底面上，其中所述第一电源线通过所述前侧接触部件连接至所述第一传输门，并且所述第二电源线通过所述前侧接触部件连接至所述第二传输门。在一些实施例中，前侧接触部件还包括设置在所述第一传输门的源极/漏极部件的顶面上的第一硅化物部件；并且所述背侧接触部件还包括设置在所述第二传输门的源极/漏极部件的底面上的第二硅化物部件。
本申请的实施例提供了一种方法，包括：接收具有多个静态随机存取存储器(SRAM)单元的集成电路(IC)布局；识别所述SRAM单元中的电源线和信号线的接触部件；将所述接触部件分类为第一组和第二组；以及修改所述IC布局，使得第一组接触部件配置在衬底的前侧上，第二组接触部件以非对称结构配置在所述衬底的背侧上。在一些实施例中，还包括：根据修改的IC布局来制造IC结构。在一些实施例中，将所述接触部件分类为第一组和第二组还包括：根据接触件间隔、屏蔽效果、RC常数和电压电平来将所述接触部件分类为第一组和第二组。
上面论述了若干实施例的部件。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底，具有前侧和背侧；
静态随机存取存储器电路，具有形成在所述衬底的前侧上的静态随机存取存储器位单元，其中，所述静态随机存取存储器位单元的第一单元包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；
第一位线，设置在所述衬底的前侧上并连接至所述第一传输门；以及
第二位线，设置在所述衬底的背侧上并连接至所述第二传输门。
2.根据权利要求1所述的半导体结构，还包括：
第一电源线，设置在所述衬底的前侧上并连接至所述两个反相器的第一类型场效应晶体管；和
第二电源线，设置在所述衬底的背侧上并连接至所述两个反相器的第二类型场效应晶体管。
3.根据权利要求2所述的半导体结构，其中
所述第一电源线为高压电源线Vdd，所述第一类型场效应晶体管为p型场效应晶体管；并且
所述第二电源线为低压电源线Vss，所述第二类型场效应晶体管为n型场效应晶体管。
4.根据权利要求3所述的半导体结构，其中
第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一n型场效应晶体管；并且
所述第三电源线为低压电源线Vss。
5.根据权利要求3所述的半导体结构，其中
所述静态随机存取存储器位单元的第二单元与所述静态随机存取存储器位单元的第一单元相邻；
所述静态随机存取存储器位单元的第二单元的第一位线设置在所述衬底的背侧上并连接至所述静态随机存取存储器位单元的第二单元的第二传输门；并且
所述静态随机存取存储器位单元的第二单元的第二位线设置在所述衬底的前侧上并连接至所述静态随机存取存储器位单元的第二单元的第一传输门。
6.根据权利要求2所述的半导体结构，还包括
前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和
背侧接触部件，位于所述第二传输门的源极/漏极部件的底面上，其中
所述第一电源线通过所述前侧接触部件连接至所述第一传输门，并且
所述第二电源线通过所述前侧接触部件连接至所述第二传输门。
7.根据权利要求1所述的半导体结构，还包括
前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和
背侧接触部件，位于所述第二传输门的源极/漏极部件的底面上。
8.根据权利要求7所述的半导体结构，其中
所述前侧接触部件还包括设置在所述第一传输门的源极/漏极部件的顶面上的第一硅化物部件；并且
所述背侧接触部件还包括设置在所述第二传输门的源极/漏极部件的底面上的第二硅化物部件。
9.一种半导体结构，包括：
衬底，具有前侧和背侧；
静态随机存取存储器电路，具有形成在所述衬底的前侧上的静态随机存取存储器位单元，其中，所述静态随机存取存储器位单元的每一个均包括交叉耦合在一起的两个反相器以及耦合至所述两个反相器的第一传输门和第二传输门；
所述静态随机存取存储器位单元的第一单元，包括设置在所述衬底的前侧上并连接至所述第一传输门的位线和设置在所述衬底的背侧上并连接至所述第二传输门的互补位线；以及
所述静态随机存取存储器位单元的第二单元，包括设置在所述衬底的背侧上并连接至所述第二单元的第一传输门的位线和设置在所述衬底的前侧上并连接至所述第二单元的第二传输门的互补位线。
10.根据权利要求9所述的半导体结构，其中，所述第二单元从一侧与所述第一单元相邻。
11.根据权利要求10所述的半导体结构，其中
所述静态随机存取存储器位单元的第三单元从相反侧与所述第二单元相邻；并且
所述静态随机存取存储器位单元的第三单元包括设置在所述衬底的前侧上并连接至所述第三单元的第一传输门的位线和设置在所述衬底的背侧上并连接至所述第三单元的第二传输门的互补位线。
12.根据权利要求9所述的半导体结构，其中，所述静态随机存取存储器位单元的第一单元还包括：
第一电源线，设置在所述衬底的前侧上并连接至所述两个反相器的第一类型场效应晶体管；和
第二电源线，设置在所述衬底的背侧上并连接至所述两个反相器的第二类型场效应晶体管。
13.根据权利要求12所述的半导体结构，其中
所述第一电源线为高压电源线Vdd，所述第一类型场效应晶体管为p型场效应晶体管；并且
所述第二电源线为低压电源线Vss，所述第二类型场效应晶体管为n型场效应晶体管。
14.根据权利要求13所述的半导体结构，其中，所述静态随机存取存储器位单元的第一单元还包括第三电源线，所述第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一n型场效应晶体管，并且所述第三电源线是低压电源线Vss。
15.根据权利要求14所述的半导体结构，其中
第三电源线设置在所述衬底的前侧上并连接至所述两个反相器的另一n型场效应晶体管；并且
所述第三电源线为低压电源线Vss。
16.根据权利要求13所述的半导体结构，其中，所述第一单元还包括：
前侧接触部件，位于所述第一传输门的源极/漏极部件的顶面上；和
背侧接触部件，位于所述第二传输门的源极/漏极部件的底面上，其中
所述第一电源线通过所述前侧接触部件连接至所述第一传输门，并且
所述第二电源线通过所述前侧接触部件连接至所述第二传输门。
17.根据权利要求16所述的半导体结构，其中
所述前侧接触部件还包括设置在所述第一传输门的源极/漏极部件的顶面上的第一硅化物部件；并且
所述背侧接触部件还包括设置在所述第二传输门的源极/漏极部件的底面上的第二硅化物部件。
18.一种形成半导体结构的方法，包括：
接收具有多个静态随机存取存储器单元的集成电路布局；
识别所述静态随机存取存储器单元中的电源线和信号线的接触部件；
将所述接触部件分类为第一组和第二组；以及
修改所述集成电路布局，使得第一组接触部件配置在衬底的前侧上，第二组接触部件以非对称结构配置在所述衬底的背侧上，
所述分类与所述第一组接触部件的配置和所述第二组接触部件的非对称结构配置使得所述半导体结构的电路性能增强。
19.根据权利要求18所述的形成半导体结构的方法，还包括：根据修改的集成电路布局来制造集成电路结构。
20.根据权利要求18所述的形成半导体结构的方法，其中，将所述接触部件分类为第一组和第二组还包括：根据接触件间隔、屏蔽效果、RC常数和电压电平来将所述接触部件分类为第一组和第二组。
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