CN111106115B - 半导体结构 - Google Patents

半导体结构 Download PDF

Info

Publication number
CN111106115B
CN111106115B CN201911020434.7A CN201911020434A CN111106115B CN 111106115 B CN111106115 B CN 111106115B CN 201911020434 A CN201911020434 A CN 201911020434A CN 111106115 B CN111106115 B CN 111106115B
Authority
CN
China
Prior art keywords
bit line
metal
metal layer
line
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911020434.7A
Other languages
English (en)
Other versions
CN111106115A (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111106115A publication Critical patent/CN111106115A/zh
Application granted granted Critical
Publication of CN111106115B publication Critical patent/CN111106115B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一种半导体结构包括：SRAM单元、位线边缘单元和字线边缘单元，其中SRAM单元布置成阵列，由位线边缘单元和字线边缘单元界定，每个SRAM单元包括交叉耦合在一起的两个反相器以及耦合到两个反相器的传输门，并且传输门包括FET；第一金属材料的第一位线，设置在第一金属层中，并且电连接到FET的漏极部件；第二金属材料的第一字线，并且电连接到FET的栅电极，并且设置在第二金属层中；以及第三金属材料的第二位线，电连接到第一位线，并且设置在第三金属层中。第一金属材料和第三金属材料的组分彼此不同。

Description

半导体结构
技术领域
本发明的实施例涉及半导体结构。
背景技术
集成电路包括具有相应的功能的各种电路，诸如具有多个存储器位单元以保持信息的存储器电路。存储器电路包括非易失性器件或易失性器件。例如，易失性器件包括静态随机存取存储器(SRAM)器件。当金属互连件持续按比例缩小以改善逻辑电路布线密度时，由于铜金属线需要扩散阻挡金属层以用于可靠性考虑，因此现有的铜镶嵌方案在更紧密间距的金属层方面面临铜填充问题。这些阻挡金属层将影响沟槽填充能力，并且因此导致金属电阻降低或甚至更糟，诸如通孔打开或电迁移(EM)问题。因此，期望具有存储器电路的新的结构和设计，以通过增加的封装密度解决上述问题。
发明内容
本发明的实施例提供了一种半导体结构，包括：静态随机存取存储器(SRAM)电路，形成在半导体衬底上，具有静态随机存取存储器位单元、位线边缘单元和字线边缘单元，其中，所述静态随机存取存储器位单元布置成列和行的阵列，由列边缘上的所述位线边缘单元界定，并且由行边缘上的所述字线边缘单元界定，每个所述静态随机存取存储器位单元包括交叉耦合在一起的两个反相器以及耦合到所述两个反相器的传输门，并且所述传输门包括场效应晶体管(FET)；第一金属材料的第一位线，设置在第一金属层中，并且电连接到所述场效应晶体管的漏极部件；第二金属材料的第一字线，电连接到所述场效应晶体管的栅电极，并且设置在所述第一金属层上方的第二金属层中；以及第三金属材料的第二位线，电连接到所述第一位线，并且设置在所述第二金属层上方的第三金属层中，其中，所述第一金属材料和所述第三金属材料的组分彼此不同。
本发明的另一实施例提供了一种半导体结构，包括：静态随机存取存储器(SRAM)电路，形成在半导体衬底上，具有静态随机存取存储器位单元、位线边缘单元和字线边缘单元，其中，所述静态随机存取存储器位单元布置成列和行的阵列，由列边缘上的所述位线边缘单元界定，并且由行边缘上的所述字线边缘单元界定，每个所述静态随机存取存储器位单元包括交叉耦合在一起的两个反相器和连接到所述两个反相器的传输门，并且其中，所述传输门包括场效应晶体管(FET)；以及互连结构，具有多个金属层并且设置在所述静态随机存取存储器电路上；其中，所述互连结构包括第一金属层、设置在所述第一金属上的第二金属层、设置在所述第二金属层上的第三金属层和设置在所述第三金属层上的第四金属层，其中，所述第一金属层包括第一金属材料的第一位线，并且电连接到所述场效应晶体管的漏极部件，所述第二金属层包括第二金属材料的第一字线，并且电连接到所述场效应晶体管的栅电极，所述第三金属层包括第三金属材料的第二位线，并且电连接到所述第一位线，所述第四金属层包括第四金属材料的第二字线，并电连接到所述第一字线，并且所述第一金属材料的电阻率大于所述第三金属材料的电阻率。
本发明的又一实施例提供了一种半导体结构，包括：静态随机存取存储器(SRAM)电路，形成在半导体衬底上，具有静态随机存取存储器阵列、位线边缘带和字线边缘带，其中，所述静态随机存取存储器阵列包括配置成沿着第一方向和第二方向跨越的阵列的静态随机存取存储器位单元，其中，所述位线边缘带包括沿着所述第二方向排列并且设置在所述静态随机存取存储器阵列的第一边缘上的位线边缘单元，其中，所述字线边缘带包括沿着所述第一方向排列并且设置在所述静态随机存取存储器阵列的第二边缘上的字线边缘单元，其中，所述静态随机存取存储器位单元包括交叉耦合在一起的两个反相器和连接到所述两个反相器的传输门，并且其中，所述传输门包括场效应晶体管(FET)；第一金属材料的第一位线，设置在第一金属层中，并且电连接到所述静态随机存取存储器位单元的所述传输门的漏极部件；第二金属材料的第一字线，电连接到所述场效应晶体管的栅电极，并且设置在所述第一金属层上方的第二金属层中；第三金属材料的第二位线，设置在所述第二金属层上方的第三金属层中，其中，所述第一金属材料和所述第三金属材料的组分彼此不同；以及晶体管，包括连接到所述第一位线的源极、连接到所述第二位线的漏极以及连接到信号线的栅电极，以控制所述第一位线和所述第二位线之间的连接。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。在幻灯片文件中提供了各个附图和相关文本。具体地，
图1是在一些实施例中根据本发明的各个方面构造的具有静态随机存取存储器(SRAM)器件的集成电路的顶视图。
图2是根据一些实施例的图1的集成电路中的SRAM位单元的示意图。
图3是根据一些实施例的图1的集成电路中的SRAM位单元的顶视图。
图4A是根据一些实施例的图3的SRAM位单元沿着虚线AA’的部分的截面图。
图4B是根据一些实施例的图4A的SRAM位单元的立体图。
图5是根据一些实施例的图3的SRAM位单元上方的互连结构的顶视图。
图6是根据一些实施例的图5的互连结构沿着虚线BB’的截面图。
图7是根据一些实施例构造的具有互连结构的图1的集成电路的顶视图。
图8是根据一些实施例构造的图7的集成电路沿着虚线CC’的截面图。
图9是根据一些实施例构造的图7的集成电路沿着虚线DD’的截面图。
图10是根据一些实施例构造的具有互连结构的图1的集成电路的顶视图。
图11是根据一些实施例构造的图10的集成电路沿着虚线EE’的截面图。
图12是根据一些实施例的图1的集成电路中的写入使能单元的示意图。
图13是根据一些实施例的图1的集成电路中的写入使能单元和相应连接的顶视图。
图14是根据一些实施例构造的互连结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。此外，除非另有说明，当用“约”、“近似”等描述数字或数字范围时，该术语旨在包括在所述数字的+/-10％内的数字。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
图1是在一个实施例中根据本发明的各个方面构造的集成电路(IC)100的顶视图。在一些实施例中，集成电路100形成在鳍有源区域上并且包括鳍状场效应晶体管(FinFET)。在一些实施例中，集成电路100形成在平坦鳍有源区域上并且包括效应晶体管(FET)。集成电路100包括静态随机存取存储器(SRAM)电路，SRAM电路具有以阵列配置的多个SRAM位单元(或SRAM单元)104的SRAM阵列102，沿着多行并且跨越多列。在本实施例中，每列沿着X方向跨越，并且每行沿着Y方向跨越。例如，每列可以包括沿着X方向成线(列)配置的N1SRAM位单元，并且每行可以包括沿着Y方向成线(行)配置的N2SRAM位单元。换句话说，SRAM阵列102包括配置在N1行和N2列中的SRAM位单元。在SRAM阵列102的一些实施例中，每列包括8、16、32、64或128个SRAM位单元，并且每行可包括4、8、16或32个SRAM位单元。在图1所示的示例中，SRAM阵列102包括4列和8行。
仍然返回参考图1，集成电路100还包括设置在SRAM阵列102的四个拐角上的拐角伪单元106和边缘带，诸如设置在SRAM阵列102的原始边缘上的字线边缘带(WL边缘带)108和设置在SRAM阵列102的列边缘上的位线边缘带(BL边缘带)112。每个WL边缘带108包括沿着X方向成线配置的多个WL边缘单元110，并且每个BL边缘带112包括沿着Y方向成线配置的多个BL边缘单元114。那些边缘带(108和112)是未设计成用作SRAM位单元但是提供如下所述的其他功能的电路区域。
每个SRAM位单元104包括交叉耦合在一起以存储数据位的两个反相器，并且还包括电连接到两个反相器的传输门，用于从SRAM位单元读取和写入SRAM位单元。根据一些实施例构造的SRAM位单元104在图2中以示意图进一步示出。SRAM位单元104包括连接成第一反相器的第一上拉器件(“PU-1”)和第一下拉器件(“PD-1”)。SRAM位单元104还包括连接成第二反相器的第二上拉器件(“PU-2”)和第二下拉器件(“PD-2”)。第一和第二反相器交叉耦合以形成数据存储单元。SRAM位单元104还包括电连接到两个反相器以进行数据读取和写入的传输门。在本实施例中，SRAM位单元104包括具有两个传输门(“PG-1”和“PG-2”)的双端口SRAM器件。SRAM位单元包括场效应晶体管(FET)以形成传输门和反相器。在本实施例中，每个上拉器件(PU-1和PU-2)包括p型FET；每个下拉器件(PD-1和PD-2)包括n型FET；并且每个传输门(PG-1和PG-2)包括n型FET。下拉器件、上拉器件和传输门均可以包括多于一个的相应FET或不同数量的FET，以调节SRAM位单元性能，诸如下沉电流、存取速度和/或器件可靠性。例如，下拉器件中的FET的数量大于传输门器件中的FET的数量。
具体地，第一上拉器件(PU-1)和第一下拉器件(PD-1)的漏极电连接在一起，限定第一漏极节点(或第一节点)202。第二上拉器件(PU-2)和第二下拉器件(PD-2)的漏极电连接在一起，限定第二漏极节点(或第二节点)204。PU-1和PD-1的栅极电连接在一起并且耦合到第二节点204。PU-2和PD-2的栅极电连接在一起并且耦合到第一节点202。PU-1和PU-2的源极电连接到电源线(Vdd线)。PD-1和PD-2的源极电连接到互补电源线(Vss线)。
仍然参考图2，SRAM位单元104包括双端口：与第一传输门(PG-1)相关联的第一端口和与第二传输门(PG-2)相关联的第二端口。传输门器件的每个都包括n型FET。在一些实施例中，如上所述，每个传输门可以包括多于一个的FET。PG-1的漏极电连接到位线(“BL”)。PG-1的源极电连接到第一节点202。PG-1的栅极电连接到字线(“WL”)。PG-2的漏极电连接到互补位线或位线条(“BLB”)。PG-2的源极电连接到第二节点204。PG-2的栅极电连接到互补字线或字线条(“WLB”)。各种nFET和pFET可以通过任何适当的技术形成，诸如包括n型FinFET(nFinFET)和p型FinFET(pFinFET)的鳍状FET(FinFET)。在一个实施例中，通过包括蚀刻半导体以形成沟槽，部分填充(诸如通过包括沉积、化学机械抛光和蚀刻到凹陷的过程)沟槽以形成浅沟槽隔离(STI)部件和鳍有源区域的工艺来形成各种nFinFET和pFinFET。在进一步的本实施例中，外延半导体层选择性地形成在鳍状有源区域上。在另一个实施例中，通过包括在半导体衬底上沉积介电材料层，蚀刻介电材料层以形成其开口，在开口内的半导体衬底上选择性外延生长半导体材料(诸如硅)以形成鳍有源区域和STI部件的工艺来形成各种FinFET。在另一个实施例中，各种FinFET可以包括应变部件，用于增强迁移率和器件性能。例如，pFinFET可以包括硅衬底上的外延生长的硅锗。nFinFET可以包括硅衬底上的外延生长的碳化硅。在另一实施例中，使用高k/金属栅极技术形成各个FinFET中的栅极堆叠件，其中栅极介电层包括高k介电材料，并且栅电极包括金属。
图3是根据一些实施例构造的集成电路100的部分(特别是SRAM位单元104)的顶视图。如图3所示，集成电路100包括形成在SRAM位单元104的中心的n型掺杂阱(n阱)302。n阱302可以具有在X方向上取向的伸长的形状，并且可以在多个SRAM位单元上方沿着X方向延伸。集成电路100包括形成在n阱302的侧面中的第一p型掺杂阱(p阱)304和第二p阱306，每个具有在X方向上取向的伸长的形状。p阱304和306也可以在多个SRAM位单元上方沿着X方向延伸。集成电路100包括设置在相应掺杂阱(诸如302、304和306)中的各种有源区域308，有源区域308上形成有各个FET。那些有源区域308由被隔离部件(诸如STI部件)围绕和限定。在一些实施例中，有源区域308是在隔离部件(诸如STI部件)之上延伸的鳍状有源区域。在一些实施例中，鳍状有源区域308具有在X方向上取向的伸长的形状，并且可以在多个SRAM位单元上方延伸。FET的栅极310形成在有源区域308上并且沿着Y方向取向。特别地，一些有源区域308从n阱302从相邻的p阱(诸如304或306)延伸，使得相应的FET(PU-1和PD-1，或PU-2和PD-2)共享共同的栅极。在本实施例中，p阱304和n阱302上方的栅极310对应于p阱304中的第一下拉器件(PD-1)的pFET和n阱302中的第一上拉器件(PU-1)的nFET；p阱306和n阱302上方的栅极310对应于p阱306中的第二下拉器件(PD-2)的pFET和n阱302中的第二上拉器件(PU-2)的nFET；第一传输门(PG-1)的pFET形成在p阱304中；并且第二传输门(PG-2)的pFET形成在p阱306中。
图4A是根据一些实施例构造的集成电路100的部分的截面图，诸如沿着图3的虚线AA’。图4B是根据一些实施例构造的图4A的集成电路100的立体图。在图4A和图4B中，集成电路100包括半导体衬底402。半导体衬底402包括硅。可选地，半导体衬底402包括锗、硅锗或其他合适的半导体材料。集成电路100包括各种隔离部件404，诸如浅沟槽隔离(STI)部件。集成电路100还包括形成在半导体衬底402上的各种有源区域308，诸如鳍有源区域。在有源区域308是鳍状的示出的实施例中，有源区域308突出在隔离部件404之上并且由隔离部件404围绕并且通过隔离部件404彼此隔离。集成电路100还包括形成在半导体衬底402上的p阱304和n阱302。在有源区域308上形成各种FET。nFET是设置在p阱304内的有源区域308上，并且pFET设置在n阱302内的有源区域308上。
源极和漏极(S/D)406形成在有源区域308上，并且栅极310形成在有源区域308上并且设置在相应的源极和漏极406之间。在本示例中，栅极310从p阱304内的第一有源区域上方延伸到n阱302内的第二有源区域上方，从而作为由相应的nFET和pFET共享的公共栅极。栅极310包括栅极介电层和设置在栅极介电层上的栅电极。电介质间隔件408可以进一步形成在栅极310的侧壁和有源区域308的侧壁上。沟道是相应栅极310下面的有源区域308的一部分。相应的源极和漏极406；栅极310；以及沟道耦合成场效应晶体管，诸如nFET或pFET。
在各个实施例中，隔离部件404利用适当的隔离技术，诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)，以限定和电隔离各个区域。隔离部件404包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。隔离部件404通过任何合适的工艺形成。作为一个示例，形成STI部件包括使用光刻工艺来暴露衬底的一部分，在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)，用一种或多种介电材料填充沟槽(例如，通过使用化学气相沉积工艺)，以及通过诸如CMP的抛光工艺平坦化衬底并去除介电材料的过量部分。在一些示例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
在另一个实施例中，栅极310可选地或另外包括用于电路性能和制造集成的其他适当材料。例如，栅极介电层包括高k介电材料层，诸如金属氧化物、金属氮化物或金属氮氧化物。在各种示例中，高k介电材料层包括通过合适的沉积方法形成的金属氧化物：ZrO2、Al2O3和HfO2。栅极介电层还可以包括插入在半导体衬底402和高k介电材料之间的界面层。
栅电极包括金属，诸如铝、铜、钨、金属硅化物、掺杂的多晶硅、其他适当的导电材料或它们的组合。栅电极可以包括设计的多个导电膜，诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)。多个导电膜设计为分别与nFET和pFET的功函数匹配。在一些实施例中，nFET的栅电极包括功函金属，该功函金属的组分设计为具有等于4.2eV或更小的功函数，并且pFET的栅电极包括功函金属，该功函金属的组分设计为具有等于5.2eV或者更大的功函数。例如，nFET的功函金属层包括钽、钛铝、氮化钛铝或它们的组合。在其他示例中，pFET的功函金属层包括氮化钛、氮化钽或它们的组合。
图5是顶视图，图6是根据一些实施例构造的沿着图5中的虚线BB’的集成电路100的部分(特别是SRAM位单元104上方的互连结构602)的截面图。在图6中，虚线604表示SRAM位单元104的边界。互连结构602包括各种导电部件，导电部件配置为将各种FET耦合成功能电路(诸如功能SRAM电路)或包括SRAM电路的逻辑电路。互连结构602包括分布在多个金属层中的金属线以提供水平布线并且包括相邻金属层(以及半导体衬底和金属部件之间的接触件)之间的通孔以提供垂直布线。
互连结构602设置在半导体衬底402上方。诸如栅极310、隔离部件404和有源区域308的各种器件部件未在图5和图6中示出。互连结构602包括多个金属层和相应的通孔和接触件。图5和图6仅示出了4个金属层：如图6所示的顺序堆叠的第一金属层(“M1”)；第二金属层(“M2”)；第三金属层(“M3”)；和第四金属层(“M4”)。可以理解，互连结构可以包括任何适当数量的金属层。每个金属层包括沿相应的方向取向的多条金属线。在本实施例中，第一金属层中的金属线在X方向上取向，第二金属层中的金属线在Y方向上取向，第三金属层中的金属线在X方向上取向，并且第四金属层中的金属线在Y方向上取向。如图6所示，不同金属层上的那些金属线通过相应的通孔层(“V1”、“V2”、“V3”和“V4”)中的通孔(也称为通孔部件)垂直连接。在第一通孔层和半导体衬底402之间插入有接触层(“C”)。图14是互连结构602的截面图，示出了不同层中的通孔部件和金属线的空间关系。在图14中，连接到栅极310的通孔部件称为“VG”。所有导电部件(金属线、通孔部件和接触件)嵌入层间电介质(ILD)1400中，以在各种导电部件之间提供分离和隔离。ILD 1400包括介电材料，诸如氧化硅、低k介电材料或它们的组合。
在进一步的本实施例中，第一金属层包括平行设置的第一金属线610、612和614。第一金属线610是第一位线(BL，参见图2)，其通过接触件606和第一通孔层中的通孔部件608连接到第一传输门(PG-1)中的nFET的漏极。第一金属线612是第一电源线(Vdd)，其通过相应的接触件和通孔连接到第一上拉器件(PU-1)中的pFET的源极。第一金属线614是第一位线条(BLB)，其通过相应的接触件和通孔部件连接到第二传输门(PG-2)中的nFET的漏极。
第二金属层包括平行设置的第二金属线620、622和624。例如，第二金属线622是第一字线(参见图2中的WL)，其通过各种接触件、通孔和第一金属线连接到第一传输门(PG-1)中的nFET的栅极。
第三金属层包括平行设置的第三金属线630、632、634和636。第三金属线630是互补电源线(Vss)，其通过相应的接触件和通孔连接到第一下拉器件(PD-1)中的nFET的源极。第三金属线632是第二位线，其通过各种通孔和第二金属线连接到第一位线610。第三金属线634是第二位线条，其通过各种通孔和第二金属线连接到第一位线条614。第三金属线636是互补电源线(Vss)，其通过相应的接触件和通孔连接到第二下拉器件(PD-2)中的nFET的源极。
第四金属层包括平行设置的第四金属线640和642。第四金属线640是互补电源线(Vss)，其通过第四通孔层中的中间通孔连接到下面的互补电源线630。第四金属线642是第二字线，其通过中间通孔和第三金属线连接到第一字线622。
总的来说，传输门的漏极连接到第一金属层中的第一位线，并且然后连接到第三金属层中的第二位线。类似地，传输门的栅极连接到第二金属层中的第一字线，并且然后连接到第四金属层中的第二字线。然而，那些位线和字线不仅连接到一个SRAM位单元而是连接到相应列或行中的多个SRAM位单元，诸如在顶视图中的集成电路100的图7中所示。图7类似于图1，但是添加了示例性位线和字线以示出那些金属线如何连接到多个SRAM位单元。只有一列和一行图示位线和字线，但应理解，每列和每行包括相同的位线和字线。图7中提供了示例性位线和字线：第一金属层中的第一位线610、第三金属层中的第二位线632、第二金属层中的第一字线622和第四金属层中的第二字线642，如图6所示的那些。
特别地，位线连接到SRAM阵列102的同一列中的大量SRAM位单元，诸如SRAM阵列102的列中的32、64或128个SRAM位单元。因此，金属线可能由于其自身的电阻率和长度而经历不可容忍的电压降。特别地，下部金属线(诸如第一金属层中的金属线)具有小得多的尺寸并且面临更严格的金属填充问题。不良的金属填充可能导致填充缺陷，诸如空隙，并且可能增加金属线的电阻。考虑到阻挡层用于金属线，相应金属线的尺寸进一步减小。所有这些因素都会导致位线的电阻和电压降，并降低存储器单元的性能甚至功能。通孔部件和接触件具有相同的问题。
在所公开的集成电路100中，第一、第二、第三和第四金属层分别使用第一、第二、第三和第四金属材料。第一金属材料与第三金属材料的组成不同。此外，第一金属材料的电阻率大于第三金属材料的电阻率。在本示例中，第一金属材料包括钌(Ru)、钴(Co)、钼(Mo)或它们的组合；并且第三金属材料包括铜，铜具有比上述第一金属材料(例如Ru、Co、Mo或它们的组合)更低的电阻率。
通常，这似乎不是合适的选择，因为下面的金属(诸如第一金属材料)具有较小的电阻率对于降低电压降是有利的。然而，通过实验，发现这样选择的第一金属材料能够用于金属线而不需要阻挡层，并且由于材料特性，仍然可以有效地防止相应的金属材料和相邻的介电材料之间的扩散。其次，电阻率较高的那些金属材料具有较好的回流效果，因此沟槽填充能力优于铜。另外，铜具有较长的平均自由路径(或平均自由路径)并且当相应的金属线具有小尺寸(诸如与平均自由路径相当)时经历导电率降低。这种导电率降低可能是由载流子和金属线的表面之间的干扰引起的。因此，使用第一金属材料(例如Ru、Co、Mo或它们的组合)，综合考虑所有因素，增强第一金属层中的第一位线，具有更小的电阻，更小的电压降和SRAM位单元的更均匀的性能。如上所述，第一金属层中的第一位线是无阻挡件的，而第三金属层中的第二位线还包括围绕铜金属线的阻挡件。在进一步的实施例中，相应的通孔部件可以使用相同的金属材料，具有相似的结构，并且由上面的金属线共同形成。例如，第一通孔层(V1)中的第一通孔部件和第一金属层(M1)中的第一金属线以相同的程序形成，诸如双镶嵌工艺。第一金属线和第一通孔部件都是无阻挡件的并且包括Ru、Co、Mo或它们的组合。在另一示例中，第三通孔层(V3)中的第三通孔部件和第三金属层(M3)中的第三金属线以相同的程序形成，诸如双镶嵌工艺。第三金属线和第三通孔部件都包括铜，并且还包括阻挡层，诸如钛和氮化钛(Ti/TiN)、或钽和氮化钽(Ta/TaN)。在一些示例中，阻挡层可以使用Ru。在这种情况下，第三金属线包括铜线，其中Ru膜围绕铜线。
对于第二金属层(M2)中的第一字线和第四金属层(M4)中的第二字线，相应的第二金属线和第四金属线如下所述地配置。在一些实施例中，第二金属线和第四金属线(以及相应的通孔部件)在组分、结构和形成方面类似于第一金属线和第三金属线(以及相应的通孔部件)的那些。更具体地，第二金属线的第二金属材料包括Ru、Co、Mo或它们的组合，而出于类似的考虑，诸如更小的电阻和更小的电压降，第四金属层中的第四金属材料包括铜。第二金属层中的第二金属线是无阻挡件的，而第四金属层中的第四金属线还包括围绕铜金属线的阻挡层。在进一步的实施例中，相应的通孔部件可以使用相同的金属材料，具有相似的结构，并且由上面的金属线共同形成。例如，第二通孔层(V2)中的第二通孔部件和第二金属层(M2)中的第二金属线以相同的程序形成，诸如双镶嵌工艺。第二金属线和第二通孔部件都是无阻挡件的并且包括Ru、Co、Mo或它们的组合。在另一示例中，第四通孔层(V4)中的第四通孔部件和第四金属层(M4)中的第四金属线以相同的程序形成，诸如双镶嵌工艺。第四金属线和第四通孔部件都包括铜，并且还包括阻挡层，诸如Ti/TiN或Ta/TaN。在一些实例中，阻挡层可以使用Ru。
在一些其他实施例中，在组分、结构和组成而言，第二金属线和第四金属线类似于第三金属线。更具体地，第二和第四金属线(以及相应的第二和第四通孔部件)包括铜，并且还包括阻挡层，诸如Ti/TiN或Ta/TaN。
在本实施例中，第一金属层中的第一位线和第三金属层中的第二位线通过位线边缘带中的中间通孔部件垂直连接；并且第二金属层中的第一字线和第四金属层中的第二字线通过字线边缘带中的中间通孔部件垂直连接。这在图8和图9中示出。图8和图9分别是根据一些实施例构造的沿着虚线CC’和DD’的图7的集成电路100的截面图。
图8包括SRAM阵列102和位线边缘带112。第二位线632通过第二通孔部件(V2)、第二金属线(M2)和第三通孔部件(V3)电连接到第一位线610。特别地，连接的第二通孔部件(V2)和第三通孔部件(V3)设置在位线边缘带112内，如虚线圆802和804中包括的那些。
图9包括SRAM阵列102和字线边缘带108。第二字线642通过第三通孔部件(V3)、第三金属线(M3)和第四通孔部件(V4)电连接到第一字线622。特别地，连接的第三通孔部件(V3)和第四通孔部件(V4)设置在字线边缘带108内，如虚线圆902和904中包括的那些。在一些实施例中，在SRAM阵列102内形成一个或多个附加连接，诸如包括在虚线圆906中的。
在一些实施例中，集成电路100具有不同的层，诸如图10中以顶视图示出的层。图10与图7不同，图10包括附加的位线间带1002，其具有沿着Y方向的多个位线间单元1004和在行边缘上的伪单元1006。在图11中，作为沿着虚线EE’的图10的截面图。第二位线和第一位线之间的附加连接可以在位线间带1002内进行，诸如包括在图11中的虚线圆1102中的。
在一些实施例中，集成电路100还包括在第一位线和第二位线之间布线的写入使能单元，以实现它们之间的连接。在写入操作中，位线经历更高的电流并且对位线的电阻更敏感。写入使能单元可以控制第一和第二位线之间的连接的导通和关闭，使得可以在写入操作期间接通连接并且在读取操作期间断开连接。因此，集成电路100的性能和效率更加平衡。当需要时，诸如在写入操作期间，能够进行更多连接以向各种SRAM位单元提供更均匀的电压。当没有必要时，关闭一些连接以减小电流。写入使能单元可以配置在位线边缘带和/或位线间带内的连接之间。在进一步的实施例中，写入使能单元包括晶体管，诸如图12中所示的。图12是写入使能单元1200的示意图。在一个示例中，写入使能单元1200包括nFET。其源极(“S”)连接到第一位线(“BL-1”)；其漏极(“D”)连接到第二位线(“BL-2”)；并且其栅极(“G”)连接到写入使能信号线，诸如第二金属层(M2)中的金属线。在一些示例中，写入使能单元1200包括两个或多个FET。
图13是集成电路100的顶视图，其部分包括写入使能单元1200以及相应的第一和第二位线。图13示出了如何在集成电路100中利用写入使能单元1200以实现第一和第二位线之间的连接。更具体地，集成电路100包括有源区域308和设置在有源区域308上的一个或多个栅极310，其中形成一个或多个FET以用作写入使能单元1200。在本实施例中，写入使能单元包括并联配置的两个FET，诸如包括在虚线圆中的那些1300和1302。标记了FET 1300和1302的相应源极(“S”)和漏极(“D”)。两个FET共享公共漏极。集成电路100还包括第一金属层中的第一金属线(“M1”)；第二金属层中的第二金属线(“M2”)；第三金属层中的第三金属线(“M3”)；接触件1304；以及不同通孔层中的通孔部件(如图例所示)。FET 1300和1302的栅极通过第一金属线(图13的右部)、第二金属线(图13的底部)和通孔连接到写入使能线。一条第一金属线(在图13的中间部分中)用作第一位线(BL-1)并且通过接触件和通孔连接到FET 1300和1302的源极。一条第三金属线用作第二位线(BL-2)并且通过第一金属线、第二金属线、接触件和通孔部件连接到FET 1300和1302的漏极。
本发明提供了具有SRAM阵列及其连接的集成电路的各个实施例。SRAM阵列的第一位线形成在第一金属层中，并且第二位线使用不同的金属材料形成在第三金属层中。第一金属层中的金属材料的电阻率大于第三金属层中的金属材料的电阻率。在本示例中，第一金属层的金属材料包括Ru、Co、Mo或它们的组合；并且第三金属层的金属材料包括Cu。各个实施例中可存在各种优点。通过利用所公开的互连结构，它增强了第一位线，具有更小的电阻和更小的电压降，以及SRAM位单元的更均匀的性能。
在一个示例方面，本发明提供了一种半导体结构，包括：静态随机存取存储器(SRAM)电路，形成在半导体衬底上，具有静态随机存取存储器位单元、位线边缘单元和字线边缘单元，其中静态随机存取存储器位单元布置成列和行的阵列，由列边缘上的位线边缘单元界定，并且由行边缘上的字线边缘单元界定，每个静态随机存取存储器位单元包括交叉耦合在一起的两个反相器以及耦合到两个反相器的传输门，并且传输门包括场效应晶体管(FET)；第一金属材料的第一位线，设置在第一金属层中，并且电连接到场效应晶体管的漏极部件；第二金属材料的第一字线，并且电连接到场效应晶体管的栅电极，并且设置在第一金属层上的第二金属层中；以及第三金属材料的第二位线，电连接到第一位线，并且设置在第二金属层上方的第三金属层中，其中第一金属材料和第三金属材料的组分彼此不同。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率，其中，所述第一金属材料包括钌、钴和钼中的一种；并且所述第三金属材料包括铜。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率，其中，所述第一位线是无阻挡件的，并且所述第二位线还包括围绕所述第三金属材料的阻挡层。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率，其中，所述第一位线是无阻挡件的，并且所述第二位线还包括围绕所述第三金属材料的阻挡层，其中，所述阻挡层包括钛和氮化钛(Ti/TiN)、钽和氮化钽(Ta/TaN)与Ru中的一种。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率，还包括：第一通孔部件，设置在所述第一金属层下面，所述场效应晶体管的所述漏极部件通过所述第一通孔部件之一电连接到所述第一位线；第二通孔部件，将所述第一金属层的第一金属线垂直连接到所述第二金属层的第二金属线；以及第三通孔部件，将所述第二金属层的所述第二金属线垂直连接到所述第三金属层的第三金属线，其中，所述第一金属层中的所述第一位线通过所述第二通孔部件中的第一个、所述第二金属线中的第一条和所述第三通孔部件中的第一个电连接到所述第三金属层中的所述第二位线，并且所述第二通孔部件中的所述第一个和所述第三通孔部件中的所述第一个设置在所述位线边缘单元内。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率，还包括：第一通孔部件，设置在所述第一金属层下面，所述场效应晶体管的所述漏极部件通过所述第一通孔部件之一电连接到所述第一位线；第二通孔部件，将所述第一金属层的第一金属线垂直连接到所述第二金属层的第二金属线；以及第三通孔部件，将所述第二金属层的所述第二金属线垂直连接到所述第三金属层的第三金属线，其中，所述第一金属层中的所述第一位线通过所述第二通孔部件中的第一个、所述第二金属线中的第一条和所述第三通孔部件中的第一个电连接到所述第三金属层中的所述第二位线，并且所述第二通孔部件中的所述第一个和所述第三通孔部件中的所述第一个设置在所述位线边缘单元内，还包括插入静态随机存取存储器阵列中的位线带，其中，所述第一位线通过所述第二通孔部件中的第二个、所述第二金属线中的第二条和所述第三通孔部件中的第二个另外连接到所述第二位线，并且所述第二通孔部件中的所述第二个和所述第三通孔部件中的所述第二个设置在所述位线带内。
在上述半导体结构中，其中，所述第一金属材料的电阻率大于所述第三金属材料的电阻率，还包括：第一通孔部件，设置在所述第一金属层下面，所述场效应晶体管的所述漏极部件通过所述第一通孔部件之一电连接到所述第一位线；第二通孔部件，将所述第一金属层的第一金属线垂直连接到所述第二金属层的第二金属线；以及第三通孔部件，将所述第二金属层的所述第二金属线垂直连接到所述第三金属层的第三金属线，其中，所述第一金属层中的所述第一位线通过所述第二通孔部件中的第一个、所述第二金属线中的第一条和所述第三通孔部件中的第一个电连接到所述第三金属层中的所述第二位线，并且所述第二通孔部件中的所述第一个和所述第三通孔部件中的所述第一个设置在所述位线边缘单元内，还包括插入静态随机存取存储器阵列中的位线带，其中，所述第一位线通过所述第二通孔部件中的第二个、所述第二金属线中的第二条和所述第三通孔部件中的第二个另外连接到所述第二位线，并且所述第二通孔部件中的所述第二个和所述第三通孔部件中的所述第二个设置在所述位线带内，还包括：第四金属材料的第四金属层，设置在所述第三金属层上方；第四通孔部件，将所述第三金属层的所述第三金属线垂直连接到所述第四金属层的第四金属线；以及第二字线，位于所述第四金属层中，并且通过所述第三通孔部件中的第三个、所述第三金属线中的第一条和所述第四通孔部件中的第一个电连接到所述第一字线，其中，所述第三通孔部件中的所述第三个和所述第四通孔部件中的所述第一个设置在所述字线边缘单元内。
在上述半导体结构中，还包括：写入使能单元，耦合在所述第一位线和所述第二位线之间，并且可操作以导通/关闭所述第一位线和所述第二位线之间的连接。
在上述半导体结构中，还包括：写入使能单元，耦合在所述第一位线和所述第二位线之间，并且可操作以导通/关闭所述第一位线和所述第二位线之间的连接，其中，所述写入使能单元包括晶体管，所述晶体管具有连接到所述第一位线的源极、连接到所述第二位线的漏极以及连接到信号线的栅电极以导通所述晶体管，从而使能所述连接。
本发明的另一个方面涉及半导体结构。半导体结构包括：静态随机存取存储器(SRAM)电路，形成在半导体衬底上，具有静态随机存取存储器位单元、位线边缘单元和字线边缘单元，其中静态随机存取存储器位单元布置成列和行的阵列，由列边缘上的位线边缘单元界定，并且由行边缘上的字线边缘单元界定，每个静态随机存取存储器位单元包括交叉耦合在一起的两个反相器和连接到两个反相器的传输门，并且其中传输门包括场效应晶体管(FET)；以及互连结构，具有多个金属层并且设置在静态随机存取存储器电路上；其中，互连结构包括第一金属层、设置在第一金属上的第二金属层、设置在第二金属层上的第三金属层和设置在第三金属层上的第四金属层。第一金属层包括第一金属材料的第一位线，并且电连接到场效应晶体管的漏极部件；第二金属层包括第二金属材料的第一字线，并且电连接到场效应晶体管的栅电极；第三金属层包括第三金属材料的第二位线，并且电连接到场效应晶体管的漏极部件；第四金属层包括第四金属材料的第二字线，并电连接到第一字线；第一金属材料的电阻率大于第三金属材料的电阻率。
在上述半导体结构中，其中，所述第二金属材料具有与所述第一金属材料相同的组分，并且其中，所述第四金属材料具有与所述第三金属材料相同的组分。
在上述半导体结构中，其中，所述第二金属材料具有与所述第一金属材料相同的组分，并且其中，所述第四金属材料具有与所述第三金属材料相同的组分，其中，所述第一金属材料包括钌、钴和钼中的一种；并且所述第三金属材料包括铜。
在上述半导体结构中，其中，所述第二金属材料具有与所述第一金属材料相同的组分，并且其中，所述第四金属材料具有与所述第三金属材料相同的组分，其中，所述第一金属材料包括钌、钴和钼中的一种；并且所述第三金属材料包括铜，其中，所述第二位线还包括围绕所述第三金属材料的阻挡层，并且所述第一位线是无阻挡件的，并且所述第一金属材料直接接触层间介电材料。
在上述半导体结构中，其中，所述第二金属材料具有与所述第一金属材料相同的组分，并且其中，所述第四金属材料具有与所述第三金属材料相同的组分，其中，所述第一金属材料包括钌、钴和钼中的一种；并且所述第三金属材料包括铜，其中，所述第二位线还包括围绕所述第三金属材料的阻挡层，并且所述第一位线是无阻挡件的，并且所述第一金属材料直接接触层间介电材料，其中，所述阻挡层包括钛和氮化钛(Ti/TiN)以及钽和氮化钽(Ta/TaN)中的一种。
在上述半导体结构中，还包括：第一通孔部件，设置在所述第一金属层下面，所述场效应晶体管的所述漏极部件通过所述第一通孔部件之一电连接到所述第一位线；第二通孔部件，将所述第一金属层的第一金属线垂直连接到所述第二金属层的第二金属线；以及第三通孔部件，将所述第二金属层的所述第二金属线垂直连接到所述第三金属层的第三金属线，其中，所述第一金属层中的所述第一位线通过所述第二通孔部件中的第一个、所述第二金属线中的第一条和所述第三通孔部件中的第一个电连接到所述第三金属层中的所述第二位线，并且所述第二通孔部件中的所述第一个和所述第三通孔部件中的所述第一个设置在所述位线边缘单元内。
在上述半导体结构中，还包括：写入使能单元，耦合在所述第一位线和所述第二位线之间，并且可操作以导通所述第一位线和所述第二位线之间的连接。
在上述半导体结构中，还包括：写入使能单元，耦合在所述第一位线和所述第二位线之间，并且可操作以导通所述第一位线和所述第二位线之间的连接，其中，所述写入使能单元包括晶体管，其中，所述晶体管包括连接到所述第一位线的源极、连接到所述第二位线的漏极以及连接到信号线的栅电极以导通所述晶体管，从而使能所述第一位线和所述第二位线之间的所述连接。
在上述半导体结构中，其中，所述第二金属材料、所述第三金属材料和所述第四金属材料具有相同的组分，所述相同的组分与所述第一金属材料的组分不同。
本发明的又一方面涉及半导体结构。该半导体结构包括：静态随机存取存储器(SRAM)电路，形成在半导体衬底上，具有静态随机存取存储器阵列、位线边缘带和字线边缘带，其中静态随机存取存储器阵列包括配置成沿着第一方向和第二方向跨越的阵列的静态随机存取存储器位单元，其中位线边缘带包括沿着第二方向排列并且设置在静态随机存取存储器阵列的第一边缘上的位线边缘单元，其中字线边缘带包括沿着第一方向排列并且设置在静态随机存取存储器阵列的第二边缘上的字线边缘单元，其中静态随机存取存储器位单元包括交叉耦合在一起的两个反相器和连接到两个反相器的传输门，并且其中传输门包括场效应晶体管(FET)；第一金属材料的第一位线，设置在第一金属层中，并且电连接到静态随机存取存储器位单元的传输门的漏极部件；第二金属材料的第一字线，并且电连接到场效应晶体管的栅电极，并且设置在第一金属层上方的第二金属层中；第三金属材料的第二位线，设置在第二金属层上方的第三金属层中，其中第一金属材料和第三金属材料的组分彼此不同；以及晶体管，包括连接到第一位线的源极、连接到第二位线的漏极，以及连接到信号线的栅电极，以控制第一位线和第二位线之间的连接。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
静态随机存取存储器电路，形成在半导体衬底上，具有静态随机存取存储器位单元、位线边缘单元和字线边缘单元，其中，所述静态随机存取存储器位单元布置成列和行的阵列，由列边缘上的所述位线边缘单元界定，并且由行边缘上的所述字线边缘单元界定，每个所述静态随机存取存储器位单元包括交叉耦合在一起的两个反相器以及耦合到所述两个反相器的传输门，并且所述传输门包括场效应晶体管；
第一金属材料的第一位线，设置在第一金属层中，并且电连接到所述场效应晶体管的漏极部件；
第二金属材料的第一字线，电连接到所述场效应晶体管的栅电极，并且设置在所述第一金属层上方的第二金属层中；以及
第三金属材料的第二位线，电连接到所述第一位线，并且设置在所述第二金属层上方的第三金属层中，其中，所述第一金属材料和所述第三金属材料的组分彼此不同，所述第一位线的所述第一金属材料的电阻率大于所述第二位线的所述第三金属材料的电阻率，所述第一位线是无阻挡件的，并且所述第二位线还包括围绕所述第三金属材料的阻挡层。
2.根据权利要求1所述的半导体结构，其中，所述第二金属材料和所述第三金属材料具有相同的组分。
3.根据权利要求1所述的半导体结构，其中，
所述第一金属材料包括钌、钴和钼中的一种；并且
所述第三金属材料包括铜。
4.根据权利要求1所述的半导体结构，其中，第二金属材料包括铜。
5.根据权利要求1所述的半导体结构，其中，所述阻挡层包括钛和氮化钛(Ti/TiN)、钽和氮化钽(Ta/TaN)与Ru中的一种。
6.根据权利要求1所述的半导体结构，还包括：
第一通孔部件，设置在所述第一金属层下面，所述场效应晶体管的所述漏极部件通过所述第一通孔部件之一电连接到所述第一位线；
第二通孔部件，将所述第一金属层的第一金属线垂直连接到所述第二金属层的第二金属线；以及
第三通孔部件，将所述第二金属层的所述第二金属线垂直连接到所述第三金属层的第三金属线，其中，
所述第一金属层中的所述第一位线通过所述第二通孔部件中的第一个、所述第二金属线中的第一条和所述第三通孔部件中的第一个电连接到所述第三金属层中的所述第二位线，并且
所述第二通孔部件中的所述第一个和所述第三通孔部件中的所述第一个设置在所述位线边缘单元内。
7.根据权利要求6所述的半导体结构，还包括插入静态随机存取存储器阵列中的位线带，其中，所述第一位线通过所述第二通孔部件中的第二个、所述第二金属线中的第二条和所述第三通孔部件中的第二个另外连接到所述第二位线，并且
所述第二通孔部件中的所述第二个和所述第三通孔部件中的所述第二个设置在所述位线带内。
8.根据权利要求7所述的半导体结构，还包括：
第四金属材料的第四金属层，设置在所述第三金属层上方；
第四通孔部件，将所述第三金属层的所述第三金属线垂直连接到所述第四金属层的第四金属线；以及
第二字线，位于所述第四金属层中，并且通过所述第三通孔部件中的第三个、所述第三金属线中的第一条和所述第四通孔部件中的第一个电连接到所述第一字线，其中，所述第三通孔部件中的所述第三个和所述第四通孔部件中的所述第一个设置在所述字线边缘单元内。
9.根据权利要求1所述的半导体结构，还包括：写入使能单元，耦合在所述第一位线和所述第二位线之间，并且可操作以导通/关闭所述第一位线和所述第二位线之间的连接。
10.根据权利要求9所述的半导体结构，其中，所述写入使能单元包括晶体管，所述晶体管具有连接到所述第一位线的源极、连接到所述第二位线的漏极以及连接到信号线的栅电极以导通所述晶体管，从而使能所述连接。
11.一种半导体结构，包括：
静态随机存取存储器电路，形成在半导体衬底上，具有静态随机存取存储器位单元、位线边缘单元和字线边缘单元，其中，所述静态随机存取存储器位单元布置成列和行的阵列，由列边缘上的所述位线边缘单元界定，并且由行边缘上的所述字线边缘单元界定，每个所述静态随机存取存储器位单元包括交叉耦合在一起的两个反相器和连接到所述两个反相器的传输门，并且其中，所述传输门包括场效应晶体管；以及
互连结构，具有多个金属层并且设置在所述静态随机存取存储器电路上；其中，所述互连结构包括第一金属层、设置在所述第一金属上的第二金属层、设置在所述第二金属层上的第三金属层和设置在所述第三金属层上的第四金属层，其中，
所述第一金属层包括第一金属材料的第一位线，并且电连接到所述场效应晶体管的漏极部件，
所述第二金属层包括第二金属材料的第一字线，并且电连接到所述场效应晶体管的栅电极，
所述第三金属层包括第三金属材料的第二位线，并且电连接到所述第一位线，
所述第四金属层包括第四金属材料的第二字线，并电连接到所述第一字线，并且
所述第一金属材料的电阻率大于所述第三金属材料的电阻率，所述第二位线还包括围绕所述第三金属材料的阻挡层，所述第一位线是无阻挡件的，并且所述第一金属材料直接接触层间介电材料。
12.根据权利要求11所述的半导体结构，其中，所述第二金属材料具有与所述第一金属材料相同的组分，并且其中，所述第四金属材料具有与所述第三金属材料相同的组分。
13.根据权利要求12所述的半导体结构，其中，
所述第一金属材料包括钌、钴和钼中的一种；并且
所述第三金属材料包括铜。
14.根据权利要求11所述的半导体结构，其中，第二金属材料包括铜。
15.根据权利要求14所述的半导体结构，其中，所述阻挡层包括钛和氮化钛(Ti/TiN)以及钽和氮化钽(Ta/TaN)中的一种。
16.根据权利要求11所述的半导体结构，还包括：
第一通孔部件，设置在所述第一金属层下面，所述场效应晶体管的所述漏极部件通过所述第一通孔部件之一电连接到所述第一位线；
第二通孔部件，将所述第一金属层的第一金属线垂直连接到所述第二金属层的第二金属线；以及
第三通孔部件，将所述第二金属层的所述第二金属线垂直连接到所述第三金属层的第三金属线，其中，
所述第一金属层中的所述第一位线通过所述第二通孔部件中的第一个、所述第二金属线中的第一条和所述第三通孔部件中的第一个电连接到所述第三金属层中的所述第二位线，并且
所述第二通孔部件中的所述第一个和所述第三通孔部件中的所述第一个设置在所述位线边缘单元内。
17.根据权利要求11所述的半导体结构，还包括：写入使能单元，耦合在所述第一位线和所述第二位线之间，并且可操作以导通所述第一位线和所述第二位线之间的连接。
18.根据权利要求17所述的半导体结构，其中，所述写入使能单元包括晶体管，其中，所述晶体管包括连接到所述第一位线的源极、连接到所述第二位线的漏极以及连接到信号线的栅电极以导通所述晶体管，从而使能所述第一位线和所述第二位线之间的所述连接。
19.根据权利要求11所述的半导体结构，其中，所述第二金属材料、所述第三金属材料和所述第四金属材料具有相同的组分，所述相同的组分与所述第一金属材料的组分不同。
20.一种半导体结构，包括：
静态随机存取存储器电路，形成在半导体衬底上，具有静态随机存取存储器阵列、位线边缘带和字线边缘带，其中，所述静态随机存取存储器阵列包括配置成沿着第一方向和第二方向跨越的阵列的静态随机存取存储器位单元，其中，所述位线边缘带包括沿着所述第二方向排列并且设置在所述静态随机存取存储器阵列的第一边缘上的位线边缘单元，其中，所述字线边缘带包括沿着所述第一方向排列并且设置在所述静态随机存取存储器阵列的第二边缘上的字线边缘单元，其中，所述静态随机存取存储器位单元包括交叉耦合在一起的两个反相器和连接到所述两个反相器的传输门，并且其中，所述传输门包括场效应晶体管；
第一金属材料的第一位线，设置在第一金属层中，并且电连接到所述静态随机存取存储器位单元的所述传输门的漏极部件；
第二金属材料的第一字线，电连接到所述场效应晶体管的栅电极，并且设置在所述第一金属层上方的第二金属层中；
第三金属材料的第二位线，设置在所述第二金属层上方的第三金属层中，其中，所述第一金属材料和所述第三金属材料的组分彼此不同，所述第一位线的所述第一金属材料的电阻率大于所述第二位线的所述第三金属材料的电阻率，所述第一位线是无阻挡件的，并且所述第二位线还包括围绕所述第三金属材料的阻挡层；以及
晶体管，包括连接到所述第一位线的源极、连接到所述第二位线的漏极以及连接到信号线的栅电极，以控制所述第一位线和所述第二位线之间的连接。
CN201911020434.7A 2018-10-25 2019-10-25 半导体结构 Active CN111106115B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862750642P 2018-10-25 2018-10-25
US62/750,642 2018-10-25
US16/414,434 US10868018B2 (en) 2018-10-25 2019-05-16 SRAM structure and connection
US16/414,434 2019-05-16

Publications (2)

Publication Number Publication Date
CN111106115A CN111106115A (zh) 2020-05-05
CN111106115B true CN111106115B (zh) 2023-04-07

Family

ID=70327719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911020434.7A Active CN111106115B (zh) 2018-10-25 2019-10-25 半导体结构

Country Status (5)

Country Link
US (2) US10868018B2 (zh)
KR (1) KR102253271B1 (zh)
CN (1) CN111106115B (zh)
DE (1) DE102019114224A1 (zh)
TW (1) TWI768249B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868018B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and connection
US11735592B2 (en) * 2019-12-20 2023-08-22 Samsung Electronics Co., Ltd. Integrated circuit including integrated standard cell structure
US11659720B2 (en) * 2020-07-15 2023-05-23 Weebit Nano Ltd. Silicon over insulator two-transistor one-resistor in-series resistive memory cell
DE102021109480A1 (de) * 2020-12-14 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung
CN115915749B (zh) * 2023-01-19 2023-06-02 合肥晶合集成电路股份有限公司 半导体结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
CN107104121A (zh) * 2016-02-22 2017-08-29 三星电子株式会社 存储器件以及制造存储器件的方法
CN107564561A (zh) * 2016-06-30 2018-01-09 台湾积体电路制造股份有限公司 存储器件、存储器阵列结构及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10050042B2 (en) * 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell and logic cell design
JP2017147013A (ja) * 2016-02-19 2017-08-24 株式会社東芝 半導体記憶装置
US10115728B1 (en) * 2017-04-27 2018-10-30 International Business Machines Corporation Laser spike annealing for solid phase epitaxy and low contact resistance in an SRAM with a shared PFET and NFET trench
US10868018B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and connection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
CN107104121A (zh) * 2016-02-22 2017-08-29 三星电子株式会社 存储器件以及制造存储器件的方法
CN107564561A (zh) * 2016-06-30 2018-01-09 台湾积体电路制造股份有限公司 存储器件、存储器阵列结构及其制造方法

Also Published As

Publication number Publication date
DE102019114224A1 (de) 2020-04-30
US11201159B2 (en) 2021-12-14
TW202021053A (zh) 2020-06-01
CN111106115A (zh) 2020-05-05
US10868018B2 (en) 2020-12-15
KR102253271B1 (ko) 2021-05-21
US20210104530A1 (en) 2021-04-08
KR20200049488A (ko) 2020-05-08
US20200135741A1 (en) 2020-04-30
TWI768249B (zh) 2022-06-21

Similar Documents

Publication Publication Date Title
US11910586B2 (en) Integrated circuit and static random access memory thereof
US9870815B2 (en) Structure and method for a SRAM circuit
US11031073B2 (en) SRAM cells with vertical gate-all-round MOSFETs
CN111106115B (zh) 半导体结构
US20190147928A1 (en) Cell Structure for Dual-Port SRAM
US9502419B2 (en) Structure for FinFETs
US20180012650A1 (en) Dual-Port SRAM Connection Structure
US8653630B2 (en) Layout for multiple-Fin SRAM cell
KR102494318B1 (ko) 비대칭 상호연결을 가진 sram 구조물
US11587872B2 (en) Interconnect structure for improving memory performance and/or logic performance
US9768179B1 (en) Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits
CN115083472A (zh) Sram单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant