KR20210134513A - 비대칭 상호연결을 가진 sram 구조물 - Google Patents

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KR20210134513A
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물은, 전면 및 후면을 갖는 기판; 상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(SRAM) 회로 - 상기 SRAM 비트 셀들의 각각은, 함께 교차 결합되는 2 개의 인버터, 및 상기 2 개의 인버터에 결합되는 제1 및 제2 패스 게이트를 포함함 -; 상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 제1 비트 라인; 및 상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 제2 비트 라인을 포함한다.

Description

비대칭 상호연결을 가진 SRAM 구조물{SRAM STRUCTURE WITH ASYMMETRIC INTERCONNECTION}
우선권 데이터
본 출원은 2020년 4월 30일자로 출원된 미국 가특허 출원 제63/017,768호에 대한 우선권을 주장하며, 그 전체 개시 내용은 본 명세서에 참고로 포함된다.
집적 회로는 정보를 유지하기 위한 복수의 메모리 비트 셀을 갖는 메모리 회로와 같은, 각각의 기능을 갖는 다양한 회로를 포함한다. 메모리 회로는 비휘발성 디바이스 또는 휘발성 디바이스를 포함한다. 예를 들어, 휘발성 디바이스는 SRAM(static-random-access memory) 디바이스를 포함한다. 핀형(fin-like) 활성 영역을 가진 3 차원 트랜지스터는, 디바이스 성능 향상을 위해 종종 필요하다. 핀형 활성 영역에 형성된 이러한 3 차원 전계 효과 트랜지스터(FET)는 또한 FinFET으로 지칭된다. 다른 3 차원 전계 효과 트랜지스터는 게이트-올-어라운드 FET를 포함한다. 이러한 FET는 짧은 채널 제어를 위해 좁은 핀 너비가 필요하므로, 이는 평면형 FET의 소스/드레인 영역보다 작은 소스/드레인 영역을 야기할 수 있다. 이는 정렬 마진을 감소시키고 디바이스 피치를 더 줄어들게 하고 패킹 밀도를 증가시키는 문제를 야기한다. 또한, 금속 상호연결부가 회로 라우팅 밀도 향상을 위해 더 작은 피처 크기로 지속적으로 축소될 때, 기존의 상호연결 구조물 스킴(scheme)은 더 타이트한 피치 금속층에서 다양한 문제에 직면한다. 예를 들어, 금속 라인 또는 플러그로 인한 금속 충전 문제가 있으며 신뢰성 고려를 위해 확산 장벽 금속층이 필요하며, 상기 장벽 층은 금속 라인 및 금속 플러그의 크기를 더욱 감소시킨다. 이러한 장벽 금속층은 트렌치 충전 능력에 영향을 미치므로, 금속 저항 저하를 초래하거나 심지어는 예를 들어 비아 개방 또는 전자이동(EM) 문제를 야기한다. 디바이스 크기의 축소와 관련된 다른 문제는, 라우팅 저항 증가, 기생 커패시턴스 증가, 단락, 누설, 정렬 마진, 레이아웃 유연성, 및 패킹 밀도를 포함한다. 따라서, 향상된 회로 성능 및 신뢰성, 증가된 패킹 밀도로 이러한 문제를 해결하기 위해, SRAM 구조물 및 이를 제조하는 방법에 대한 구조물 및 방법이 필요하다.
본 개시 내용의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다. 특히, 다양한 도면 및 관련 텍스트가 파워 포인트 파일에 제공된다.
도 1은 일부 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된, 정적 랜덤 액세스 메모리(SRAM) 디바이스를 갖는 집적 회로의 평면도이다.
도 2는 일부 실시예에 따른 도 1의 집적 회로의 SRAM 비트 셀의 개략도이다.
도 3은 일부 실시예에 따른 도 1의 집적 회로의 SRAM 비트 셀의 평면도이다.
도 4a는 일부 실시예에 따른 파선 AA’를 따른 도 3의 SRAM 비트 셀의 부분 단면도이다.
도 4b는 일부 실시예에 따른 도 4a의 SRAM 비트 셀의 사시도이다.
도 5는 일부 실시예에 따른 도 1의 집적 회로의 SRAM 비트 셀의 평면도이다.
도 6은 일부 실시예에 따른 도 1의 집적 회로의 SRAM 비트 셀의 단면도이다.
도 7은 일부 실시예에 따라 구성된, 상호연결 구조물을 갖는 도 3의 SRAM 비트 셀의 평면도이다.
도 8a, 도 8b 및 도 8c는 일부 실시예에 따른 파선 AA’, BB’ 및 CC’를 따른 도 7의 SRAM 비트 셀의 단면도이다.
도 9a는 일부 실시예에 따라 구성된, 2 개의 인접한 SRAM 비트 셀을 갖는 집적 회로 구조물의 평면도이다.
도 9b는 일부 실시예에 따라 구성된, 파선 AA’를 따른 도 9a의 집적 회로 구조물의 단면도이다.
도 9c 및 도 9d는 일부 실시예에 따라 구성된, 도 9a 및 도 9b의 집적 회로 구조물의 특성을 설명하기 위한 그래픽 도면이다.
도 10a는 일부 실시예에 따라 구성된 집적 회로 구조물의 단면도이다.
도 10b는 일부 실시예에 따라 구성된 집적 회로 구조물의 단면도이다.
도 11a는 일부 실시예에 따라 구성된, 2 개의 인접한 SRAM 비트 셀을 갖는 집적 회로 구조물의 평면도이다.
도 11b는 일부 실시예에 따라 구성된, 파선 AA’를 따른 도 11a의 집적 회로 구조물의 단면도이다.
도 12a는 일부 실시예에 따라 구성된, 2 개의 인접한 SRAM 비트 셀을 갖는 집적 회로 구조물의 평면도이다.
도 12b는 일부 실시예에 따라 구성된, 파선 AA’를 따른 도 12a의 집적 회로 구조물의 단면도이다.
도 13a는 일부 실시예에 따라 구성된, 2 개의 인접한 SRAM 비트 셀을 갖는 집적 회로 구조물의 평면도이다.
도 13b는 일부 실시예에 따라 구성된, 파선 AA’를 따른 도 13a의 집적 회로 구조물의 단면도이다.
도 14는 일부 실시예에 따라 구성된, 복수의 SRAM 셀을 갖는 집적 회로의 비대칭 레이아웃을 생성하는 방법의 흐름도이다.
이하의 개시 내용은, 발명의 상이한 피처들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시 내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 피처 위 또는 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하지 않는다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 피처(들)과의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 기술어도 그에 따라 마찬가지로 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 “약”, “대략” 등으로 기술 될 때, 용어는 달리 명시되지 않는 한, 기술된 숫자의 +/- 10% 내에 있는 숫자를 포함하도록 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
본 개시 내용은 정적 랜덤 액세스 메모리(SRAM) 디바이스 구조물 및 그 제조 방법의 다양한 실시예를 제공한다. 특히, 본 개시 내용은 전체 디바이스 성능이 금속 라우팅 저항 및 기생 커패시턴스와 같은 다양한 트레이드-오프 파라미터들 간에 향상되도록, 기판의 전면 및 후면 상에 분포된 전력 라인(예를 들어, 고전력 라인 Vdd, 저전력 라인 Vss), 비트 라인, 및 워드 라인을 갖는 SRAM 디바이스 구조물의 다양한 실시예를 제공한다.
도 1은 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 집적 회로(IC) 구조물(100)의 평면도이다. 일부 실시예에서, 집적 회로 구조물(100)은 평탄한(flat) 활성 영역 상에 형성되고 전계 효과 트랜지스터(FET)를 포함한다. 일부 실시예에서, 집적 회로(100)는 핀 활성 영역 상에 형성되고, 핀 전계-효과 트랜지스터(FinFET)를 포함한다. 일부 실시예에서, 집적 회로 구조물(100)는 기판 상에 수직으로 적층된 다중 채널과 같은 다른 3 차원 활성 영역을 포함한다. 대응하는 FET는 수직으로 적층된 다중 채널 스택 주위에 게이트 스택을 가지므로, 게이트-올-어라운드(gate-all-around) FET 구조물로도 지칭된다. 집적 회로 구조물(100)은 어레이로 구성된 복수의 SRAM(static-random-access memory) 비트 셀(또는 SRAM 셀)(104)의 SRAM 어레이(102)를 갖는 SRAM 회로를 포함하고, 복수의 행(row)을 따라 복수의 열(column)로 확장된다. 집적 회로 구조물(100)은 SRAM 디바이스와 통합된 다른 디바이스/회로 모듈(예를 들어, 논리 디바이스, 고주파 디바이스, 이미지 감지 디바이스, 동적 랜덤 액세스 메모리(DRAM) 디바이스 또는 이들의 조합)을 더 포함할 수 있다. 본 실시예에서, 상기 어레이 내의 SRAM 비트 셀(104)의 각 열은, X 방향을 따라 확장되고, 각 행은 Y 방향을 따라 확장된다. 예를 들어, 각 열은 X 방향을 따라 라인(열)으로 구성된 N1 SRAM 비트 셀을 포함할 수 있고, 각 행은 Y 방향을 따라 라인(행)으로 구성된 N2 SRAM 비트 셀을 포함할 수 있다. 즉, SRAM 어레이(102)는 N1 행 및 N2 열로 구성된 SRAM 비트 셀을 포함한다. SRAM 어레이(102)의 일부 예에서, 각 열은 8, 16, 32, 64 또는 128 SRAM 비트 셀을 포함하고, 각 행은 4, 8, 16 또는 32 SRAM 비트 셀을 포함할 수 있다. 도 1에 예시된 예에서, SRAM 어레이(102)는 4 개의 열과 8 개의 행을 포함한다.
집적 회로(100)는, SRAM 어레이(102)의 4 개의 코너에 배치된 코너 더미 셀(106), 및 SRAM 어레이(102)의 행(row) 에지 상에 배치된 워드 라인 에지 스트랩(WL 에지 스트랩)(108) 및 SRAM 어레이(102)의 열(column) 에지 상에 배치된 비트 라인 에지 스트랩(BL 에지 스트랩)(112)과 같은 에지 스트랩을 포함한다. 각각의 WL 에지 스트랩(108)은 X 방향을 따른 라인으로 구성된 복수의 WL 에지 셀(110)을 포함하고, 각각의 BL 에지 스트랩(112)은 Y 방향을 따른 라인으로 구성된 복수의 BL 에지 셀(114)을 포함한다. 이러한 에지 스트랩(108 및 110)은 SRAM 비트 셀로서 기능하도록 설계되지 않지만 이후에 설명하는 다른 기능을 제공하도록 설계된 회로 영역이다.
각각의 SRAM 비트 셀(104)은 데이터의 비트를 저장하기 위해 함께 교차 결합된 2 개의 인버터를 포함하고, SRAM 비트 셀로부터의 판독 그리고 SRAM 비트 셀로의 기록을 위한 2 개의 인버터에 전기적으로 연결된 패스 게이트를 더 포함한다. SRAM 비트 셀(104)은 일부 실시예에 따라 구성된 개략도로 도 2에 더 도시되어 있다. SRAM 비트 셀(104)은 제1 인버터에 연결된 제1 풀업 디바이스(“PU-1”) 및 제1 풀다운 장치(“PD-1”)를 포함한다. SRAM 비트 셀(104)은 제2 인버터에 연결된 제2 풀업 디바이스(“PU-1”) 및 제2 풀다운 디바이스(“PD-1”)를 더 포함한다. 제1 및 제2 인버터는 교차 결합되어 데이터 저장 유닛을 형성한다. SRAM 비트 셀(104)은 데이터 판독 및 기록을 위해 2 개의 인버터에 전기적으로 연결된 패스 게이트를 더 포함한다. 본 실시예에서, SRAM 비트 셀(104)은 2 개의 패스 게이트(“PG-1” 및 “PG-2”)를 갖는 이중 포트 SRAM 디바이스를 포함한다. SRAM 비트 셀(104)은 패스 게이트(들) 및 인버터를 형성하기 위한 전계 효과 트랜지스터(FET)를 포함한다. 본 실시예에서, 각각의 풀업 디바이스(PU-1 및 PU-2)는 n-형 FET를 포함하고; 각각의 풀다운 디바이스(PD-1 및 PD-2)는 n-형 FET를 포함하고; 각각의 풀업 디바이스(PU-1 및 PU-2)는 p-형 FET를 포함한다. 풀다운 디바이스, 풀업 디바이스 및 패스 게이트 각각은 싱크(sink) 전류, 액세스 속도, 및/ 또는 디바이스 신뢰성과 같은 SRAM 비트 셀 성능을 조정하기 위해 하나 이상의 대응하는 FET 또는 상이한 수의 FET를 포함할 수 있다. 예를 들어, 풀다운 디바이스의 FET 수는 패스 게이트 디바이스의 FET 수보다 크다. 일부 실시예에서, 이러한 추가 풀다운 디바이스는 추가 핀 활성 영역에 형성될 수 있다. 대안적으로, SRAM 비트 셀(104)은 수직으로 적층 된 다중 채널 상에 형성되지만, SRAM 비트 셀(104)의 풀다운 디바이스는 패스 게이트 디바이스 또는 풀업 디바이스에 대한 채널보다 더 많은 수의 채널을 갖는 수직으로 적층된 채널 상에 형성된다.
구체적으로, 제1 풀업 디바이스(PU-1) 및 제1 풀다운 디바이스(PD-1)의 드레인은 전기적으로 함께 연결되어, 제1 드레인 노드(또는 제 1 노드)(202)를 정의한다. 제2 풀업 디바이스(PU-2)의 드레인 및 제2 풀다운 디바이스(PD-2)의 드레인은 전기적으로 함께 연결되어, 제2 드레인 노드(또는 제2 노드)(204)를 정의한다. PU-1 및 PD-1의 게이트는 함께 전기적으로 연결되고, 제2 노드(204)에 커플링된다. PU-2 및 PD-2의 게이트는 전기적으로 함께 연결되고, 제1 노드(202)에 커플링된다. PU-1 및 PU-2의 소스는 전력 라인(Vdd 라인)에 전기적으로 연결된다. PD-1 및 PD-2의 소스는 상보형 전력 라인(Vss 라인)에 전기적으로 연결된다.
계속해서 도 2를 참조하면, SRAM 비트 셀(104)은 이중 포트, 즉 제1 패스 게이트(PG-1)와 연관된 제1 포트 및 제2 패스 게이트(PG-2)와 연관된 제2 포트를 포함한다. 패스 게이트 디바이스는 각각 n-형 FET를 포함한다. 일부 실시예에서, 각각의 패스 게이트는 전술한 바와 같이 하나 이상의 FET를 포함할 수 있다. PG-1의 드레인은 전기적으로 비트 라인(“BL”)에 연결된다. PG-1의 소스는 제1 노드(202)에 전기적으로 연결된다. PG-1의 게이트는 워드 라인(“WL”)에 전기적으로 연결된다. PG-2의 드레인은 상보형 비트 라인 또는 비트 라인 바(bar)(“BLB”)에 전기적으로 연결된다. PG-2의 소스는 제2 노드(204)에 전기적으로 연결된다. PG-2의 게이트는 상보형 워드 라인 또는 워드 라인 바(“WLB”)에 전기적으로 연결된다. 다양한 nFET 및 pFET는, n-형 FinFET(nFinFET) 및 p-형 FinFET(pFinFET)를 포함하는 핀형 FET(FinFET)와 같은 임의의 적절한 기술에 의해 형성될 수 있다. 일 실시예에서, 다양한 nFinFET 및 pFinFET는, 트렌치를 형성하기 위해 반도체를 에칭하는 것, 얕은 트렌치 격리(STI) 피처 및 핀 활성 영역을 형성하도록 트렌치를 부분적으로 충전하는 것(예를 들어, 퇴적(deposition), 화학적 기계적 연마 및 리세스에 대한 에칭을 포함하는 절차에 의함)을 포함하는 프로세스에 의해 형성된다. 본 실시예에 더하여, 에피택시 반도체 층은 핀 활성 영역 상에 선택적으로 형성된다. 다른 실시예에서, 다양한 FinFET는, 반도체 기판 상에 유전체 재료 층을 퇴적하는 것, 유전체 재료 층을 에칭하여 그 개구부를 형성하는 것, 핀 활성 영역 및 STI 피처를 형성하도록 개구부 내의 반도체 기판 상에 반도체 재료(예를 들어, 실리콘)를 성장시키는 선택적 에피택시를 포함하는 프로세스에 의해 형성된다. 다른 실시예에서, 다양한 FinFET는 향상된 이동성 및 디바이스 성능을 위한 변형된 피처를 포함할 수 있다. 예를 들어, pFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 게르마늄을 포함할 수있다. nFinFET는 실리콘 기판 상에 에피택시 성장된 실리콘 카바이드를 포함할 수 있다. 다른 실시예에서, 다양한 FinFET의 게이트 스택은, 하이-k/금속 게이트 기술을 사용하여 형성되며, 여기서 게이트 유전체 층은 하이-k 유전체 재료를 포함하고, 게이트 전극은 금속을 포함한다.
도 3은 일부 실시예에 따라 구성된, 집적 회로(100), 특히 SRAM 비트 셀(104)의 부분 평면도이다. 도 3에 도시된 바와 같이, 집적 회로(100)는 SRAM 비트 셀(104)의 중앙에 형성된 n-형 도핑된 웰(n-well)(302)을 포함한다. n-웰(302)은 X 방향으로 배향된 긴 형상을 가질 수 있고 복수의 SRAM 비트 셀에 걸쳐 X 방향을 따라 연장될 수 있다. 집적 회로(100)는 각각 X 방향으로 배향된 긴 형상을 갖는 n-웰(302)의 측면에 형성된 제1 p-형 도핑된 웰(p-웰)(304) 및 제2 p-웰(306)을 포함한다. p-웰(304 및 306)은 또한 복수의 SRAM 비트 셀에 걸쳐 X 방향을 따라 연장될 수 있다. 집적 회로(100)는 다양한 FET가 그 위에 형성된 각각의 도핑된 웰(예를 들어, 302, 304 및 306)에 배치된 다양한 활성 영역(308)을 포함한다. 이러한 활성 영역(308)은 STI 피처와 같은 격리 피처에 의해 둘러싸이고 이에 의해 정의된다. 일부 실시예에서, 활성 영역(308)은 격리 피처(예를 들어, STI 피처) 위로 연장된 핀형 활성 영역이다. 일부 실시예에서, 핀형 활성 영역(308)은 X 방향으로 배향된 긴 형상을 가지며 복수의 SRAM 비트 셀에 걸쳐 연장될 수 있다. FET의 게이트(310)는 활성 영역(308) 상에 형성되고 Y 방향을 따라 배향된다. 특히, 일부 활성 영역(308)은 n-웰(302)로부터 인접한 p-웰(예를 들어, 304 또는 306)로 연장되어, 대응하는 FET(예를 들어, PU-1 및 PD-1, 또는 PU-2 및 PD-2)는 공통 게이트를 공유한다. 본 실시예에서, n-웰(302) 및 p-웰(304) 양자 위의 게이트(310)는, n-웰(302)의 제1 풀업 디바이스(PU-1)를 위한 pFET 및 p-웰(304)의 제1 풀다운 디바이스(PD-1)를 위한 nFET와 연관되고; n-웰(302) 및 p-웰(306) 양자 위의 게이트(310)는 n-웰(302)의 제2 풀업 디바이스(PU-2)를 위한 pFET 및 p-웰(306)의 제2 풀다운 디바이스(PD-2)를 위한 nFET와 연관되고; 제1 패스 게이트(PG-1)를 위한 pFET는 p-웰(304)에 형성되고; 그리고 제2 패스 게이트(PG-2)를 위한 pFET는 p-웰(306)에 형성된다.
도 4a는 일부 실시예에 따라 구성된, 예를 들어 도 3의 파선 AA’를 따른 집적 회로(100)의 부분 단면도이다. 도 4b는 일부 실시예에 따라 구성된 도 4a의 집적 회로(100)의 사시도이다. 도 4a 및 4b에서, 집적 회로(100)는 반도체 기판(402)을 포함한다. 반도체 기판(402)은 실리콘을 포함한다. 대안적으로, 반도체 기판(402)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 재료를 포함한다. 집적 회로(100)는 얕은 트렌치 격리(STI) 피처와 같은 다양한 격리 피처(404)를 포함한다. 집적 회로(100)는 또한 반도체 기판(402) 상에 형성된 핀 활성 영역과 같은 다양한 활성 영역(308)을 포함한다. 활성 영역(308)이 핀형인 예시된 실시예에서, 활성 영역(308)은 격리 피처(404) 위로 압출되고, 격리 피처(404)에 의해 서로 둘러싸여 격리된다. 집적 회로(100)는 또한 반도체 기판(402) 상에 형성된 p-웰(304) 및 n-웰(302)을 포함한다. 다양한 FET가 활성 영역(308) 상에 형성된다. nFET는 p-웰(304) 내의 활성 영역(308) 상에 배치되고, pFET는 n-웰(302) 내의 활성 영역(308) 상에 배치된다.
소스 및 드레인(S/D)(406)은 활성 영역(308) 상에 형성되고, 게이트(310)는 활성 영역(308) 상에 형성되고, 대응하는 소스 및 드레인(406) 사이에 배치된다. 본 예에서, 게이트(310)는 p-웰(304) 내의 제1 활성 영역으로부터 n-웰(302) 내의 제2 활성 영역으로 연장되며, 따라서 대응하는 nFET 및 pFET에 의해 공유되는 공통 게이트로서 기능한다. 게이트(310)는 게이트 유전체 층 및 상기 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 유전체 스페이서(408)는 게이트(310)의 측벽 및 활성 영역(308)의 측벽에도 더 형성될 수 있다. 채널은 대응하는 게이트(310) 아래에 놓이는 활성 영역(308)의 일부이다. 대응하는 소스 및 드레인(406); 게이트(310); 채널은, nFET 또는 pFET와 같은 전계 효과 트랜지스터에 결합된다.
다양한 실시예에서, 격리 피처(404)는 다양한 영역을 정의하고 전기적으로 격리하기 위해, 실리콘의 국부 산화(LOCOS) 및/또는 얕은 트렌치 격리(STI)와 같은 적절한 격리 기술을 이용한다. 격리 피처(404)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함한다. 격리 피처(404)는 임의의 적절한 프로세스에 의해 형성된다. 일례로서, STI 피처를 형성하는 것은, 기판의 일부를 노출시키기 위해 리소그래피 프로세스를 사용하는 것, 기판의 노출된 부분에서 트렌치를 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭을 사용함)하는 것, 트렌치를 하나 이상의 유전체 재료로 충전하는 것(예를 들어, 화학적 기상 퇴적 프로세스를 사용함), 기판을 평탄화하고 CMP와 같은 연마 프로세스에 의해 유전체 재료(들)의 과도한(excessive) 부분을 제거하는 것을 포함한다. 일부 예에서, 충전되는 트렌치는, 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화물 라이너 층과 같은 다층 구조물을 가질 수 있다.
다른 실시예에서, 게이트(310)는 대안적으로 또는 추가적으로 회로 성능 및 제조 통합을 위한 다른 적절한 재료를 포함한다. 예를 들어, 게이트 유전체 층은, 금속 산화물, 금속 질화물 또는 금속 산질화물과 같은 하이-k 유전체 재료 층을 포함한다. 다양한 예에서, 하이-k 유전체 재료 층은, 적절한 퇴적 방법에 의해 형성된 ZrO2, Al2O3, 및 HfO2와 같은 금속 산화물을 포함한다. 게이트 유전체 층은 반도체 기판(402)과 하이-k 유전체 재료 사이에 개재된 계면 층을 더 포함할 수 있다.
게이트 전극은 알루미늄, 구리, 텅스텐, 금속 실리사이드, 도핑된 폴리실리콘, 다른 적절한 전도성 재료, 또는 이들의 조합과 같은 금속을 포함한다. 게이트 전극은, 캡핑 층, 일 함수(work function) 금속 층, 차단 층, 및 충전 금속 층(예를 들어, 알루미늄 또는 텅스텐)과 같이 설계된 복수의 전도성 막 그리고 nFET 및 pFET에 각각 매치되는 일 함수를 위해 설계된 복수의 전도성 막을 포함할 수 있다. 일부 실시예에서, nFET용 게이트 전극은 4.2eV 이하의 일 함수로 설계된 조성을 갖는 일 함수 금속을 포함하고, pFET용 게이트 전극은 5.2eV와 동일하거나 또는 그 보다 큰 일 함수로 설계된 조성을 갖는 일 함수 금속을 포함한다. 예를 들어, nFET용 일 함수 금속층은 탄탈륨, 티타늄 알루미늄, 티타늄 알루미늄 질화물 또는 이들의 조합을 포함한다. 다른 예에서, pFET용 일 함수 금속층은 티타늄 질화물, 탄탈륨 질화물 또는 이들의 조합을 포함한다.
도 5는 일부 실시예에 따라 구성된 집적 회로(100), 특히 SRAM 비트 셀(104)의 부분 평면도이다. 도 5에 도시된 바와 같이, 집적 회로(100)는 p-웰(304) 내의 복수(N)의 핀 활성 영역(308) 상에 형성된 2 이상의 제1 풀다운(PD-1) 디바이스, 및 p-웰(306) 내의 복수(N)의 핀 활성 영역(308) 상에 형성된 2 이상의 제2 풀다운(PD-2) 디바이스를 포함한다. 도시된 예에서 숫자 N은 2이다. 다른 예에서, 숫자 N은 3, 4 등일 수 있다.
도 6은 일부 실시예에 따라 구성된 집적 회로(100)의 부분 단면도이다. 도 6에서, 집적 회로(100)는 수직으로 적층된 채널 구조물을 가지며, 여기서 다중 채널은 수직으로 적층된다. 특히, 집적 회로(100)는 기판(602) 및 상기 기판(602) 위에 형성된 다중 채널(604)을 포함한다. 집적 회로(100)는, 채널(604) 주위에 형성된 게이트(606) 및 게이트(606)의 양측에 배치된 소스/드레인(S/D) 피처(608)를 더 포함한다. 특히, 게이트(606)는 게이트(606)의 양측에 배치된 S/D 피처(608) 사이에 걸쳐있는 수직으로 적층된 다중 채널(604)의 각각을 랩 어라운딩(wrap around)한다. 집적 회로(100)는 게이트(606)와 S/D 피처(608) 사이에 개재된 (하나 이상의 유전체 재료의) 내부 스페이서(610); 게이트(606)의 측벽 상에 배치된 게이트 스페이서(612); 도핑된 웰(614)(예를 들어, N-웰 또는 P-웰); 및 인터레벨 유전체(ILD) 층(616)과 같은 다른 피처를 더 포함한다. 게이트(606)는 게이트 유전층 및 게이트 전극을 포함한다. 게이트 유전체 층은 하이-k 유전체 재료와 같은 하나 이상의 유전체 재료를 포함한다. 게이트 유전체 층은 하이-k 유전체 재료 아래에 놓이는 (실리콘 산화물과 같은) 계면 층을 더 포함할 수 있다. 게이트 전극은 캡핑 층, 일 함수 금속, 및 충전 금속과 같은 하나 이상의 전도성 재료를 포함한다. 따라서, SRAM 비트 셀(104)의 다양한 nFET 및 pFET는 이러한 수직으로 적층된 채널로 형성된다. 또한, 풀다운 디바이스를 위한 채널의 제1 수(N1) 및 풀업 디바이스를 위한 채널의 제2 수(N2)는, SRAM 셀의 성능을 조정하기 위해 다르게 설계될 수 있다. 예를 들어, N1/N2 비율은 N1/N2=2/1; 3/2; 5/3; 등과 같이 1보다 크도록 설계된다.
SRAM 비트 셀(104)의 이러한 FET는 기능적 SRAM 회로를 형성하기 위해 추가로 연결된다. 도 7은 일부 실시예에 따라 구성된, 일부에 있어서의 집적 회로(100)의 부분 평면도이다. 도 7은 도 3과 유사하지만, 도 2에 따라 FET를 연결하는 상호연결 구조물을 포함한다. 상호연결 구조물은, 설계된 연결을 달성하도록 구성된 콘택(콘택 피처); 비아(비아 피처) 및 복수의 금속 층에 분산된 금속 라인과 같은 다양한 전도성 피처를 포함한다.
도 7에서, PU-1 및 PU-2의 소스는 고전압을 갖는 제1 전력 라인 Vdd에 연결되고; PD-1 및 PD-2의 소스는 저전압(예를 들어, 접지 라인)을 갖는 제2 전력 라인 Vss에 연결되고; PG-1 및 PG-2의 드레인은 각각 비트 라인(BL) 및 상보형 비트 라인(BLB)에 연결되고; PG-1 및 PG-2의 게이트는 각각 워드 라인(WL)과 상보형 워드 라인(WLB)에 연결된다. 일부 실시예에서, WL 또는 WLB만이 인접한 SRAM 셀과 공유된다. 집적 회로(100)의 본 실시예에서, 각각의 SRAM 셀은 도 7에 도시된 바와 같이 제1 Vss 및 제2 Vss를 포함한다.
이러한 전력 라인(Vdd 및 Vss) 및 신호 라인(BL, BLB, WL 및 WLB)은 집적 회로 구조물(100)의 전면에 모두 형성되지 않고, 집적 회로 구조(100)의 전면 및 후면 양자에 분산되어 있다. 특히, 집적 회로 구조물(100)은, SRAM 비트 셀(104)을 형성하도록, 집적 회로 구조물(100)의 전면 및 후면에 각각 배치되고 풀업 디바이스, 풀다운 디바이스 및 패스 게이트의 다양한 컴포넌트를 연결하도록 구성된 전면 상호연결 구조물 및 후면 상호연결 구조물을 포함한다. 구성은 다양한 전도성 피처의 크기, 패킹 밀도, 전도성 피처의 저항, 인접한 전도성 피처 간의 기생 커패시턴스, 오버레이 시프팅 및 처리 마진을 포함하여 다양한 요인과 파라미터를 고려하여 설계된다. 예를 들어, 전도성 피처가 너무 가까우면, 오버레이 시프트가 단락 및 누설 문제를 야기할 수 있고; 전도성 피처의 크기가 감소되어 저항을 증가시킬 수 있고; 기생 커패시턴스도 증가되고; 처리 마진이 감소되는 등의 문제를 야기할 수 있다. 전도성 피처의 크기가 증가되면, 전도성 피처의 저항이 감소되지만 인접한 전도성 피처 사이의 간격이 감소되어, 기생 커패시턴스를 증가시키고 처리 마진을 감소시킨다. 차폐 전도성 피처가 인접한 전도성 피처 사이에 배치되면, 기생 커패시턴스가 감소된다. 그러나, 패킹 밀도가 감소되고/감소되거나, 전도성 피처의 저항이 증가된다.
도시된 실시예에서, 비트 라인(BL 및 BLB) 중 하나와 전력 라인(Vdd 및 Vss) 중 하나가 전면에 형성되고, 비트 라인(BL 및 BLB) 중 다른 하나와 전력 라인(Vdd 및 Vss) 중 다른 하나가 집적 회로 구조물(100)의 후면에 형성된다. 실시예에 더하여, PD-2 디바이스에 연결된 BL 및 제2 전력 라인(Vss)은 후면에 형성되고; PD-1 디바이스에 연결된 BLB 및 제2 전력 라인(Vss)과 PU-1 디바이스 및 PU-2 디바이스 양자에 연결된 제1 전력 라인(Vdd)이 후면에 형성된다. 집적 회로 구조물(100)은 또한 활성 영역 및 게이트에 랜딩하기 위한 버티드(butted) 콘택(620)을 포함한다. 예를 들어, 하나의 버티드 콘택(620)(도 7의 왼쪽 콘택)은, PU-2 및 PD-2의 공통 게이트, 및 PU-1 및 PD-1의 드레인 피처에 연결된다. 또 다른 버티드 콘택(620)(도 7의 오른쪽 콘택)은 PU-1 및 PD-1의 공통 게이트, 및 PU-2 및 PD-2의 드레인 피처에 연결된다. 또한, 워드 라인(WL 및 WLB)은 전면, 후면 또는 양자 모두에 형성될 수 있다. 예를 들어, 워드 라인(WL 및 WLB) 중 하나는 전면에 형성되고, 다른 하나는 후면에 형성된다. 보다 구체적으로, 인접한 셀은 전면 및 후면 모두에서 라우팅 패턴 밀도를 적절하게 조정하도록 다르게 구성될 수 있다. 도시된 예에서, WL은 후면에 형성되고, WLB는 전면에 형성된다. 상기 예에 더하여, SRAM 셀의 WL 및 WLB는 인접한 셀과 공유된다.
이것은 파선 AA’, BB’ 및 CC’를 따라 각각 도 7의 부분 단면도로서 도 8a, 8b 및 8c에 추가로 도시된다. 집적 회로 구조물(100)은 그 위에 형성된 SRAM 비트 셀(104)의 다양한 디바이스(풀업 디바이스, 풀다운 디바이스 및 패스 게이트 디바이스)를 갖는 기판(702)을 포함한다. 집적 회로 구조물(100)은 기판(702)의 전면에 형성된 전면 상호연결 구조물(704) 및 기판(702)의 후면에 형성된 후면 상호연결 구조물(706)를 더 포함한다. 전면 상호연결 구조물(704)은, 기판에 가장 가까운 제1 금속층, 제1 금속층 위의 제2 금속층, 제2 금속층 위의 제3 금속층 등과 같은 다중 금속층에 분포된 콘택 피처(710), 비아 피처(712), 및 금속 라인(714)을 포함할 수 있다. 특히, 전면 상호연결 구조물(704)은, 소스/드레인 피처와 같은 디바이스 피처에 랜딩되는 콘택 피처(710); 콘택 피처(710)에 랜딩되는 비아 피처(712); 및 비아 피쳐(710)에 랜딩되는 금속 라인(예를 들어, 제1 금속층의 금속 라인)을 포함한다. 특히, 금속 라인(714A)은 비아 피처(712A) 및 콘택 피처(710A)을 통해 풀업 디바이스(PU-1 및 PU-2)의 소스에 하향 연결되고, 제1 전력 라인(Vdd)에 상향 연결되므로, 또한 Vdd으로도 지칭된다. 금속 라인(714B)은 비아 피처(712B) 및 콘택 피처(710B)를 통해 풀다운 디바이스(PD-1)의 소스에 하향 연결되고, 제2 전력 라인(Vss)에 연결되므로, 또한 Vss으로도 지칭된다. 금속 라인(714C)은 비아 피처(712C) 및 콘택 피처(710C)를 통해 패스 게이트 디바이스(PG-2)의 드레인에 하향 연결되고, 상보형 비트 라인(BLB)에 상향 연결되므로, 또한 BLB으로도 지칭된다. 금속 라인(714D)은 비아 피처(712D) 및 콘택 피처(710D)를 통해 패스 게이트 디바이스(PG-1)의 게이트 전극에 하향 연결되고, 워드-라인(WL)에 상향 연결되므로, 또한 WL으로도 지칭된다.
후면 상호연결 구조물(706)은 기판에 가장 가까운 제1 금속 층, 제2 금속 층, 제3 금속 층 등과 같은 다중 금속 층을 포함할 수 있다. 특히, 후면 상호연결 구조물(706)은 소스/드레인 피처와 같은 디바이스 피처에 랜딩되는 콘택 피처(비아 피처 또는 후면 비아 피처로도 지칭됨)(720); 및 비아 피처(720)에 랜딩되는 금속 라인(722)(예를 들어, 기판에 가장 가까운 제1 금속 층의 금속 라인)을 포함한다. 특히, 금속 라인(722A)은 비아 피처(720A)를 통해 비트 라인(BL)으로서 패스-게이트 장치(PG-1)의 드레인에 연결된다. 금속 라인(722B)은 비아 피처(720B)을 통해 제2 전력 라인(Vss)으로서의 풀다운 디바이스(PD-2)의 소스에 연결된다. 금속 라인(722C)은 비아 피처(720C)를 통해 상보형 워드 라인(WLB)으로서의 패스 게이트 디바이스(PG-2)의 게이트 전극에 연결되므로, 또한 WLB으로도 지칭된다. 전면 상호연결 구조물(704)이, 하나의 금속 층의 금속 라인, 및 전면과 금속 라인 사이의 비아 피처 및 콘택 피처를 예시하지만, 추가 금속 라인 및 추가 전도성 피처(예를 들어, 인접한 금속 라인 사이의 비아 피처)가 본 개시 내용에 의해 고려된다. 이와 유사하게, 후면 상호연결 구조물(706)이 단일 금속층의 금속 라인을 예시하지만, 후면과 금속 라인 사이의 비아 피처, 추가 금속 라인 및 다른 전도성 피처(예를 들어, 콘택 피처)가 본 개시 내용에 의해 고려된다.
대안적인 실시예에서, BLB 및 PG-1과 연관된 Vss에 대한 대응하는 콘택 피처 및 금속 라인은, 기판의 후면에 형성되고, BL, PG-2와 연관된 Vss, 및 Vdd에 대한 대응하는 콘택 피처 및 금속 라인은, 기판의 전면에 형성된다. 일부 실시예에서, WL은 후면에 형성되고 WLB는 전면에 형성되거나, 그 반대로 또는 둘 다 전면에 형성된다. 일부 실시예에서, 셀은 WL만을 포함하거나 인접한 셀과 공유되는 WLB를 갖는다. 또한, 인접한 SRAM 비트 셀(104)의 비트 라인은, 기판의 전면 및 후면에 비대칭적으로 구성된다. 예를 들어, 하나의 SRAM 비트 셀이 도 7, 8a 및 8b와 같은 레이아웃으로 구성되는 반면에, 인접한 SRAM 비트 셀(104)은 위의 대안적인 실시예에서 설명된 바와 같이 레이아웃으로 구성된다. 어레이 내의 SRAM 비트 셀(104)은 이러한 비대칭 레이아웃으로 유사하게 구성된다. 이것은 추가로 설명되고 도 9a 및 9b에서 예시된다. 도 9a는 집적 회로 구조물(100)의 평면도이고, 도 9b는 일부 실시예에 따라 구성된, 도 9a의 파선 AA’를 따른 집적 회로 구조물(100)의 단면도이다. 일부 피처는 더 나은 보기를 위해 도 9b에 도시되지 않는다. 추가 셀은 유사한 비대칭 구성으로 캐스케이드로 구성될 수 있다.
도 9a 및 도 9b에 예시되는 도시된 실시예에서, 집적 회로 구조물(100)은 2 개의 SRAM 비트 셀(104A 및 104B)을 포함한다. 각 셀은 전력 라인(Vss 및 Vdd)과 비트 라인(BL 및 BLB)을 포함한다. 특히, 제1 셀(104A)은 각각 BL 및 Vss(PG-2와 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(722A 및 722B)을 포함하고, 이들은 후면에 형성된다. 제1 셀(104A)은 또한 각각 Vss(PG-1과 연관됨), Vdd, 및 BLB에 대한 대응하는 콘택 피처 및 금속 라인(714B, 714A, 및 714C)을 포함하며, 이들은 기판의 전면에 형성된다. 제1 셀(104A)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D)을 포함한다.
제2 셀(104B)은 후면과 전면 사이의 금속 라인 분포; 및 금속 라인 위치, 크기 및 형상을 포함하는 다양한 방식으로 비대칭적으로 설계된다. 제2 셀(104B)은, BLB 및 Vss(PG-1과 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(722A2 및 722B2) 그리고 BL, Vss(PG와 연관됨) 및 Vdd에 대한 대응하는 콘택 피처 및 금속 라인(714B2, 714A2 및 714C2)을 포함한다. 그러나, BLB 및 Vss(PG-1 디바이스와 연관됨)에 대한 금속(714C2 및 714B2)은 기판의 후면에 형성되는 반면에, Vss(PG-2 디바이스와 연관됨), Vdd 및 BL에 대한 금속 라인(722B2, 714A2 및 722A2)은, 도 9b에 도시된 바와 같이, 기판의 전면 상에 형성된다. 라인 AA’를 통해 직접 절단되지 않은 일부 금속 라인(예를 들어, 714B 및 714D)은 도 9b에서 파선으로 도시되어 있다. 후면 상에 형성된 금속 라인은 모두 도 9a 및 도 9b에서 파선으로 도시되어 있다. 제2 셀(104B)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D2)을 포함한다.
도 9c 및 9d는 일부 실시예에 따른, 도 9a 및 도 9b 중 하나와 같은 집적 회로 구조물(100)의 특성의 그래픽 도면이다. 도 9c 및 도 9d에서, “BL0”은 BL이 전면에 형성되는 경우 제1 금속층의 BL에 전기적으로 연결되고 그 아래에 놓이는 대응하는 콘택 피처를 나타낸다. 이와 유사하게, “BLB0”은 BLB가 전면에 형성되는 경우 제1 금속층의 BLB에 전기적으로 연결되고 그 아래에 놓이는 대응하는 콘택 피처를 나타내고; “BLB1”은 BLB가 전면의 제1 금속층에 형성되거나 후면에 형성되는 경우 대응하는 BLB를 나타낸다. 수직 축은 전압과 같은 신호를 나타내는 반면에, 수평 축은 경로 위의 신호를 나타낸다(예를 들어, 일례에서 대응하는 콘택 피처의 상부에서 하부까지의 경로를 통한 신호). 이상적으로, 신호는 손실없이 저장 수준에서 유지되도록 예상된다. 예를 들어, 신호(726)는 도 9c 및 도 9d에 도시된 바와 같이 손실없는 BLB의 이상적인 신호를 나타낸다. 도 9c에서, “BL0 어택커(attacker)”(728)는 BL0과 BLB0 사이의 결합으로 인해 BL0의 영향을 받는 BLB0의 신호를 나타내며, 여기서 BL과 BLB 양자가 전면에 형성된다. 도 9d에서, “BLB1 어택커”(730)는 BLB 신호 라인에 추가된 추가 저항으로 인해 BLB1의 영향을 받는 BLB0의 신호를 나타내며, 여기서 BL과 BLB 양자가 전면에 형성된다. 도 9c 및 9d는 BLB0의 신호가 BL0 어택커 또는 BLB1 어택커에 의해 극적으로 저하됨을 보여준다. 이와 반대로, 개시된 구조물(100)이 비대칭 비트 라인 설계를 갖는 경우, BLB0의 대응 신호는 도 9c에 예시된 732와 같이 BL0 어택커로부터 손실이 감소된 도 9d에 예시된 734와 같이 BLB1 어택커로부터 손실이 감소된 이상적인 신호에 더 가까워 진다. 집적 회로 구조(100)의 전면과 후면 사이에 다양한 전도성 피처의 재분배 후, 콘택 피처, 비아 피처 및 금속 라인과 같은 전도성 피처는 최적화된 간격 및 치수를 위해 조정된다는 점에 유의한다.
SRAM 비트 셀(104)의 개시된 비대칭 레이아웃은, 다양한 고려 사항 및 이점을 갖는다. 예를 들어, 비트 라인은 금속 크기가 증가함으로 인해 감소된 저항을 가지며; BL 및 BLB 결합 효과는 전면과 후면에 비대칭적으로 분포되고 멀리 떨어져 간격을 두고 있기 때문에 감소되고; BL, BLB, Vdd, Vss 및 버티드 콘택 피처(620)(도 9a 및 9b에서 “BCT”로 표시됨) 사이의 기생 커패시턴스는 더 큰 간격으로 구성된다.
전면 상호연결 구조물은 다마신 프로세스, 이중 다마신 프로세스, 또는 알루미늄 상호연결부를 형성하는데 사용되는 프로세스와 같은 임의의 적절한 방법에 의해 형성될 수 있다. 알루미늄 상호연결부를 형성하는데 사용되는 프로세스는, 금속 퇴적, 금속 패터닝, 및 ILD 퇴적(CMP를 더 포함할 수 있음)을 포함한다. 후면 상호연결 구조물은 이와 유사하게 형성된다. 예를 들어, 후면 금속 라인과 대응하는 콘택 및 비아는, 다마신 프로세스, 이중 다마신 프로세스, 또는 알루미늄 상호연결부를 형성하는데 사용되는 프로세스에 의해 형성될 수 있다. 이러한 상호연결 구조물은 도 10a 및 도 10b에 추가로 도시되어 있다. 도 10a 및 10b는 다양한 실시예에 따라 구성된 집적 회로 구조물(100)의 단면도이다.
도 10a에서, 집적 회로 구조물(100)은, 상부에 다양한 디바이스가 형성된 기판(702), 전면 상호연결 구조물(704) 및 후면 상호연결 구조물(706)을 포함한다. 기판(702)은, SRAM 비트 셀(104)의 풀업 장치, 풀다운 장치 및 패스 게이트 장치와 같은 다양한 FET를 형성하도록 구성된 활성 영역(736), 소스/드레인 피처(406) 및 게이트 스택(310)을 포함한다. 전면 상호연결 구조물(704)은. 전면 ILD 층(744)에 형성된 전면 콘택 피처(740), 전면에 배치되고 게이트 스택(310) 및 일부 소스/드레인 피처(406)를 연결하도록 구성된 비아 및 금속 라인을 포함한다. 예시를 위해 전면 콘택 피처(740)만이 제공된다. 전면 콘택 피처(740)는 콘택 저항을 감소시키기 위해 소스/드레인 피처(406)에 형성된 실리사이드 피처(742)를 더 포함할 수 있다. 전면 콘택 피처(740)는 소스/드레인 피처(406)의 전면 표면 상에 랜딩된다.
후면 상호연결 구조물(706)는, 후면 ILD 층(754)에 형성된 후면 콘택 피처(750), 금속 라인(756), 및 후면에 배치되고 일부 소스/드레인 피처(406)(그리고 일부 게이트 스택(310)을 포함할 수 있음)를 연결하도록 구성된 비아(다른 금속층 상의 금속 라인을 더 포함할 수 있음)를 포함한다. 후면 콘택 피처(750) 및 금속 라인(756)만이 예시를 위해 제공된다. 후면 콘택 피처(750)는, 콘택 저항을 감소시키기 위해 소스/드레인 피처(406) 상에 형성된 실리사이드 피처(752)를 더 포함할 수 있다. 후면 콘택 피처(750)는 소스/드레인 피처(406)의 후면 표면 상에 랜딩된다. 금속 라인(756)은 후면 콘택 피처(750)에 랜딩되고, 또한 후면 전력 레일으로 지칭되다. 예를 들어, 금속 라인(756)은 도 9b의 금속 라인(722, 724, 718B 및 716B)을 포함할 수 있다. 후면 콘택 피처(750)는 소스/드레인 피처(406)의 후면 표면에 랜딩된다. 집적 회로 구조물(100)은 격리를 위한 유전체 층(758)과 같은 다른 피처를 포함할 수 있다.
집적 회로 구조물(100)를 형성하는 방법은, 게이트 스택 및 소스/드레인 피처를 형성하는 FEOL(front-end of line) 프로세스; 전면 콘택을 형성하기 위한 MEOL(middle-end of line) 프로세스; 전면 상호 연결 구조(704)의 금속 라인 및 비아를 형성하기 위한 BEOL(back-end of line) 프로세스 및 패시베이션을 포함할 수 있다. 이 방법은 기판을 전면에 본딩하는 단계, 후면으로부터 기판을 하향 박화하는 단계, 후면 콘택 피처(750), 후면 금속 라인(756) 등을 형성하는 단계를 더 포함한다.
집적 회로 구조물(100)은, 도 10b에 도시된 것과 같은 수직으로 적층된 다중 채널을 갖는 구조물 상에 형성될 수 있다. 도 10b에서, 전면 콘택 피처(740)는 하나의 소스/드레인 피처(406) 상에 형성되고 후면 콘택 피처(750)는 다른 소스/드레인 피처(406) 상에 형성되고 후면 금속 라인(756)은 후면 콘택 피처(750)에 연결된다.
개시된 집적 회로 구조물(100)에서, 다양한 금속 라인은 구리(Cu), 알루미늄(Al), 텅스텐(W), 루테늄(Ru), 코발트(Co), 몰리브덴(Mo), 또는 이들의 조합과 같은 금속 재료를 포함하고; 티타늄 및 티타늄 질화물(Ti/TiN), 또는 탄탈륨 및 탄탈륨 질화물(Ta/TaN)과 같은 장벽 층을 더 포함할 수 있다. 일부 예에서, 장벽 층은 Ru를 사용할 수 있다.
일부 실시예에서, SRAM 비트 셀(104)은 유사한 이점을 달성하기 위해 상이한 비대칭 레이아웃으로 구성될 수 있다. 일부 실시예는 아래에서 더 설명된다.
도 11a는 일부 실시예에 따라 구성된, 집적 회로 구조물(100)의 평면도이고, 도 11b는 일부 실시예에 따라 구성된, 도 11a의 파선 AA’를 따른 집적 회로 구조물(100)의 단면도이다. 더 나은 보기를 위해 일부 피처는 그림 11b에 도시되지 않는다. 추가 셀은 유사한 비대칭 구성으로 캐스케이드로 구성될 수 있다. 특히, 인접한 SRAM 셀에 대한 전력 라인(Vdd)도 비대칭적으로 설계되는데, 예를 들어 하나의 셀의 Vdd가 기판의 전면에 형성되고, 인접한 셀의 Vdd가 기판의 후면에 형성된다.
도 11a 및 도 11b에 예시되는 도시된 실시예에서, 집적 회로 구조(100)는 2 개의 SRAM 비트 셀(104A 및 104B)을 포함한다. 각 셀은 전력 라인(Vss 및 Vdd)과 비트 라인(BL 및 BLB)을 포함한다. 특히, 제1 셀(104A)은 각각 Vdd, BL 및 Vss(PG-2와 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(714A, 722A, 722B)을 포함하며, 이들은 기판의 후면에 형성된다. 제1 셀(104A)은 또한 각각 Vss(PG-1과 연관됨) 및 BLB에 대한 대응하는 콘택 피처 및 금속 라인(714B 및 714C)을 포함하며, 이들은 기판의 전면에 형성된다. 제1 셀(104A)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D)을 포함한다.
제2 셀(104B)은 후면과 전면 사이의 금속 라인 분포; 및 금속 라인 위치, 크기 및 형상을 포함하는 다양한 방식으로 비대칭적으로 설계된다. 제2 셀(104B)은 BLB 및 Vss(PG-1과 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(722A2 및 722B2) 그리고 BL, Vss(PG-2와 연관됨), 및 Vdd에 대한 대응하는 콘택 피처 및 금속 라인(714B2, 714A2 및 714C2)을 포함한다. 그러나, 도 11b에 도시된 바와 같이, BLB 및 Vss(PG-1 디바이스와 연관됨)에 대한 금속 라인(714C2 및 714B2)은 기판의 후면에 형성되는 반면에, Vss(PG-2 디바이스와 연관됨), Vdd 및 BL에 대한 금속 라인(722B2, 714A2 및 722A2)은 기판의 전면에 형성된다. 라인 AA’를 통해 직접 절단되지 않은 일부 금속 라인(예를 들어, 714B 및 714D)은 도 11b에서 파선으로 도시되어 있다는 것에 유의한다. 후면에 형성된 금속 라인은 모두 도 11a 및 도 11b 양자에서 파선으로 도시되어 있다. 제2 셀(104B)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D2)을 포함한다.
도 12a는 일부 실시예에 따라 구성된, 집적 회로 구조(100)의 평면도이고, 도 12b는 도 12a의 파선 AA’를 따른 집적 회로 구조물(100)의 단면도이다. 더 나은 보기를 위해 일부 피처는 도 12b에 도시되지 않는다. 추가 셀은 유사한 비대칭 구성으로 캐스케이드로 구성될 수 있다. 특히, 인접한 SRAM 셀의 전력 라인(Vdd)이 또한 비대칭적으로 설계되는데, 예를 들어 하나의 셀의 Vdd가 전면에 형성되고 인접한 셀의 Vdd가 기판의 후면에 형성된다.
도 12a 및 도 12b에 예시되는 도시된 실시예에서, 집적 회로 구조물(100)은 2 개의 SRAM 비트 셀(104A 및 104B)을 포함한다. 각 셀은 전력 라인(Vss 및 Vdd)과 비트 라인(BL 및 BLB)을 포함한다. 특히, 제1 셀(104A)은 각각 BL 및 Vss(PG-2와 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(722A, 722B)을 포함하고, 이들은 기판의 후면에 형성된다. 제1 셀(104A)은 또한 각각 Vdd, Vss(PG-1과 연관됨) 및 BLB에 대한 대응하는 콘택 피처 및 금속 라인(714A, 714B 및 714C)을 포함하고, 이들은 기판의 전면에 형성된다. 제1 셀(104A)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D)을 포함한다.
제2 셀(104B)은 후면과 전면 사이의 금속 라인 분포; 및 금속 라인 위치, 크기 및 형상을 포함하는 다양한 방식으로 비대칭적으로 설계된다. 제2 셀(104B)은, BLB 및 Vss(PG-1과 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(722A2 및 722B2) 그리고 BL, Vss(PG-2와 연관됨), 및 Vdd에 대한 대응하는 콘택 피처 및 금속 라인(714B2, 714A2 및 714C2)을 포함한다. 그러나, 도 12b에 도시된 바와 같이, BLB, Vdd 및 BL에 대한 금속 라인(714C2, 714A2 및 722A2)이 기판의 후면에 형성되는 반면에, Vss(PG-2 디바이스와 연관됨) 및 Vss(PG-1 디바이스와 연관됨)에 대한 금속 라인(722B2 및 714B2)이 기판의 전면에 형성된다. 라인 AA’를 통해 직접 절단되지 않은 일부 금속 라인(예를 들어, 714B 및 714D와 같은)은 도 12b에서 파선으로 도시되어 있다는 것에 유의한다. 후면에 형성된 금속 라인은 모두 도 12a 및 도 12b 양자에 파선으로 도시되어 있다. 제2 셀(104B)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D2)을 포함한다.
도 13a는 일부 실시예에 따라 구성된 집적 회로 구조물(100)의 평면도이고 도 13b는 일부 실시예들에 따라 구성된, 도 13a의 파선 AA’를 따른 집적 회로 구조물(100)의 단면도이다. 더 나은 보기를 위해 일부 피처는 도 13b에 도시되지 않는다. 추가 셀은 유사한 비대칭 구성으로 캐스케이드로 구성될 수 있다. 특히, 인접한 SRAM 셀의 파워 라인(Vdd)이 또한 비대칭적으로 설계되는데, 예를 들어 하나의 셀의 Vdd가 기판의 전면에 형성되고 인접한 셀의 Vdd가 기판의 후면에 형성된다.
도 13a 및 도 13b에 예시되는 도시된 실시예에서, 집적 회로 구조물(100)은 2 개의 SRAM 비트 셀(104A 및 104B)을 포함한다. 각 셀은 전력 라인(Vss 및 Vdd)과 비트 라인(BL 및 BLB)을 포함한다. 특히, 제1 셀(104A)은, 각각 BL 및 BLB에 대한 대응하는 콘택 피처 및 금속 라인(722A 및 714C)을 포함하고, 이들은 후면에 형성된다. 제1 셀(104A)은, 또한 각각 Vss(PG-1과 연관됨), Vdd 및 Vss(PG-2와 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(714B, 714A 및 722B)을 포함하며, 이들은 기판의 전면에 형성된다. 제1 셀(104A)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D)을 포함한다.
제2 셀(104B)은 후면과 전면 사이의 금속 라인 분포; 및 금속 라인 위치, 크기 및 형상을 포함하는 다양한 방식으로 비대칭적으로 설계된다. 제2 셀(104B)은, BLB 및 Vss(PG-1과 연관됨)에 대한 대응하는 콘택 피처 및 금속 라인(722A2 및 722B2) 그리고 BL, Vss(PG-2와 연관됨) 및 Vdd에 대한 대응하는 콘택 피처 및 금속 라인(714B2, 714A2 및 714C2)을 포함한다. 그러나, 도 13b에 도시된 바와 같이, Vss(PG-2 디바이스와 연관됨), Vdd 및 Vss(PG-1 디바이스와 연관됨)에 대한 금속 라인(722B2, 714A2 및 714B2)이, 기판의 후면에 형성되는 반면에, BLB 및 BL에 대한 금속 라인(714C2 및 722A2)이 기판의 전면에 형성된다. 라인 AA’를 통해 직접 절단되지 않은 일부 금속 라인(예를 들어, 714B 및 714D)은 도 13b에서 파선으로 도시되어 있다는 것에 유의한다. 후면에 형성된 금속 라인은 모두 도 13a 및 도 13b 양자에서 파선으로 도시된다. 제2 셀(104B)은 또한 기판의 전면에 형성된, WL에 대한 대응하는 콘택 피처 및 금속 라인(714D2)을 포함한다.
다른 비대칭 레이아웃이 본 개시 내용에 의해 고려된다. 비대칭 레이아웃(예를 들어, 도 9a-9b, 11a-11b, 12a-12b 및 13a-13b에 도시된 것들)을 가지는 SRAM 셀을 갖는 집적 회로 구조물을 생성하는 방법이 아래에 상세히 제공된다. 도 14는 일부 실시예에 따라 구성된 방법(800)의 흐름도이다.
방법(800)의 블록(802)에서, 복수의 SRAM 셀을 갖는 집적 회로의 레이아웃이, 초기 레이아웃으로서 수신된다. 초기 레이아웃에서는, 다양한 비트 라인(BL 및 BLB), 워드 라인(WL 및 WLB), 및 전력 라인(Vss 및 Vdd)이 기판 전면에 구성된다. 블록(804)에서, 다양한 비트 라인(BL 및 BLB), 워드 라인(WL 및 WLB) 및 전력 라인(Vss 및 Vdd)과 연관된 콘택 피처가 각 SRAM 셀에서 식별된다. 블록(806)에서, SRAM 셀에서의 식별된 콘택 피처는, 관련 파라미터(예를 들어, 콘택 저항 및 RC 상수) 및 설계 규칙(예를 들어, 콘택 간격, 차폐 효과, RC 상수) 및 (이하에서 더 상세히 설명되는) 다른 관련 요인에 따라서, 2 개의 그룹 즉, 제1 그룹 및 제2 그룹으로 분류된다. 블록(808)에서, 집적 회로의 SRAM 셀의 레이아웃은, 콘택들 및 대응하는 전도성 피처들(즉, 비아 피처 및 금속 라인)의 제1 그룹이, 기판의 전면에 구성되고 콘택들 및 대응하는 전도성 피처들의 제1 그룹이 기판의 전면에 구성되도록 수정된다. 블록(810)에서, 이 프로세스는 SRAM 셀의 레이아웃이 최적화될 때까지의 (위에서 설명된 것과 같은) 다양한 요인에 따른 반복적인 프로세스이다. 블록(810)은 또한 다른 SRAM 셀에 대해 이러한 프로세스를 반복한다. 예를 들어, 제1 SRAM 셀이 처리된 후, 인접한 SRAM 셀이 유사하게 처리되며, 특히 인접한 SRAM 셀이, 동일한 요인 그리고 추가적으로 동일한 요인에 따fms 인접한 SRAM 셀들 간의 상호작용의 효과에 따라 처리되어, 비대칭 레이아웃을 달성한다. 특히, 이러한 요인은 인터셀의 제1 SRAM 셀에 대해 평가되고, 이러한 요인은 인터셀 및 인트라셀 양자의 제2 (인접한) SRAM 셀에 대해 평가된다. 예를 들어, 제1 SRAM 셀은 후면에 구성된 상보형 비트 라인 BLB를 가지는 반면에, 제2 SRAM 셀은 제1 및 제2 셀의 BLB가 누화(cross-talk)를 감소시키기 위해 추가로 이격되므로, 인터셀 효과 및 인트라셀 효과에 따라 전면에 구성된 상보형 비트 라인 BLB를 가진다. 프로세스가 다른 SRAM 셀로 계속될 때, 이는 다중 인접 셀들을 가질 수 있고 다중 인접 셀에 대한 인트라셀 효과를 고려할 필요가 있다. 방법(800)은 또한 수정된 레이아웃에 따라 집적 회로가 제조되는 블록(812)을 포함할 수 있다. 예를 들어, 수정된 레이아웃에 따라 다양한 포토마스크가 제조되고, 상기 포토마스크를 사용하여 반도체 기판 상에 집적 회로가 제조된다.
콘택을 제1 및 제2 그룹으로 분류하기 위해 블록(806)을 다시 참조하면, 다양한 요인이 고려된다. 이러한 요인은 이러한 요인의 영향 중요도에 따라 순차적으로 평가될 수 있다. 도 14에 예시된 일 실시예에서, 블록(820 내지 826)에서의 요인에 따라 다양한 요인이 순차적으로 고려된다. 블록(820)에서, 콘택 간격과 같은 설계 규칙이 먼저 고려된다. 간격이 너무 좁거나 설계 규칙을 위반하는 이러한 콘택은 다른 그룹(예를 들어, 제1 그룹에 있는 콘택과 제2 그룹에 있는 다른 콘택)으로 분류된 것으로 간주된다. 따라서, 콘택 간격이 증가될 수 있고, 콘택 크기도 증가될 수 있으며, 콘택 저항이 감소될 수 있다.
블록(822)에서, 차폐 효과 또는 누화가 고려된다. 누화는 단일 라인 간의 원하지 않는 신호 전송을 지칭한다. 예를 들어, 비트 라인(BL)과 상보형 비트 라인(BLB)은 상이한 신호를 운반할 수 있으며, 이들 2 개의 신호 라인 간의 상호 작용은 바람직하지 않다. 이 경우에, BL과 BLB는 상이한 그룹으로 분류된다. 현재 단계에서, 상이한 그룹으로 분산된 BL 및 BLB가 또한 콘택 간격을 실질적으로 감소시킬 때, 다른 2개의 콘택 피처(예를 들어, Vss 및 Vdd)를 재분산시키는 것 대신에, BL 및 BLB가 각각 후면과 전면에 재분산된다.
블록(824)에서, 기생 커패시턴스 및 RC 상수가 고려된다. 전도성 피처들 사이의 기생 커패시턴스는 RC 상수와 회로 속도에 영향을 미친다. 이 단계에서 회로 속도가 평가된다. 그룹화는 회로 속도 요구사항에 따라 추가로 조정될 수 있다. 예를 들어, 그룹화 전략이, 다른 요인(예를 들어, 콘택 간격 및 차폐 효과)에 실질적으로 영향을 주지 않고 회로 사양에 따라 회로 속도를 실질적으로 향상시키거나 로컬 속도를 효과적으로 조정할 수 있으면, 그에 따라 레이아웃이 수정된다.
블록(826)에서, 전력 라인의 전압 레벨은 기판의 전면 및 후면에 재분산을 위한 2 개의 그룹을 형성하도록 하나의 효과로서 간주될 수 있다. 그룹화에 추가 조정이 여전히 자유로울 때, 전압 레벨이 다른 전력 라인은 그룹화에 대한 추가 조정을 위한 요인이 될 수 있다. 예를 들어, 동일한 셀 또는 인접한 셀에 있는 Vss와 Vdd는 상이한 그룹으로 분류될 수 있다. 따라서 고전압 전력 라인(Vdd)과 저전압(접지) 전력 라인(Vss) 상호 작용이 감소될 수 있다.
방법(800)은 일부 실시예에 따라 위에서 설명되었다. 그러나, 이러한 요인(예를 들어, 차폐 효과, 콘택 간격, RC 상수 및 전력 라인)은 다른 순서로 평가될 수 있거나 또는 일부 요인(예를 들어, 기생 커패시턴스 및 콘택 간격)이 집합적으로 평가될 수 있다. 다른 요인이 대안적으로 또는 추가적으로 고려될 수 있다. 예를 들어, 공유된 워드 라인 또는 오버레이 시프트가 있다. 추가적인 예에 있어서, 일부 콘택 피처 또는 대응하는 전도성 피처는, 상이한 포토마스크를 사용하여 제조되며, 오버레이 시프트는 오버레이 시프트 마진에 따라 평가되는 추가 요인이다.
본 개시 내용은 비대칭 구성 및 연결을 갖는 SRAM 어레이를 갖는 집적 회로 구조물의 다양한 실시예를 제공한다. BL, BLB, Vss 및 Vdd의 서브세트는 기판의 전면에 형성되고, BL, BLB, Vss 및 Vdd의 다른 서브세트는 기판의 후면에 형성된다. 일부 실시예에서, 인접한 SRAM 비트 셀은 금속 라인 BL, BLB, Vss 및 Vdd 사이의 유도된 기생 커패시턴스, 감소된 저항 및 감소된 결합과 같은 회로 성능을 향상시키기 위해 비대칭적으로 구성된다.
본 발명은 반도체 구조 및 그 제조 방법을 제공한다. 일 양태에서, 본 개시 내용은 반도체 구조물을 제공한다. 반도체 구조물은, 전면 및 후면을 갖는 기판; 상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 회로 - 상기 SRAM 비트 셀들의 각각은 함께 교차 결합된 2 개의 인버터, 및 상기 2 개의 인버터에 결합된 제1 및 제2 패스 게이트를 포함함 -; 상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 제1 비트 라인; 및 상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 제2 비트 라인을 포함한다.
본 개시 내용의 다른 양태는 반도체 구조물에 관한 것으로, 반도체 구조물은, 전면 및 후면을 갖는 기판; 상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(SRAM) 회로 - 상기 SRAM 비트 셀들의 각각은, 함께 교차 결합되는 2 개의 인버터, 및 상기 2 개의 인버터에 결합되는 제1 및 제2 패스 게이트를 포함함 -; 상기 SRAM 비트 셀들 중 제1 셀 - 상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 비트 라인, 및 상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 상보형 비트 라인을 포함함 -; 및 상기 SRAM 비트 셀들 중 제2 셀 - 상기 제2 셀은 상기 기판의 후면 상에 배치되고 상기 제2 셀의 제1 패스 게이트에 연결되는 비트 라인, 및 상기 기판의 전면 상에 배치되고 상기 제2 셀의 제2 패스 게이트에 연결되는 상보형 비트 라인을 포함함 - 을 포함한다.
본 개시 내용의 또 다른 양태는 반도체 제조 방법에 관한 것으로, 상기 방법은, 복수의 SRAM 셀을 갖는 집적 회로(IC) 레이아웃을 수신하는 단계; 상기 SRAM 셀 내의 전력 라인 및 신호 라인의 콘택 피처를 식별하는 단계; 상기 콘택 피처를 제1 그룹 및 제2 그룹으로 분류하는 단계; 및 상기 콘택 피처의 제1 그룹이 기판의 전면 상에 구성되고 상기 콘택 피처의 제2 그룹이 비대칭 구조물을 갖는 상기 기판의 후면 상에 구성되도록 상기 IC 레이아웃을 수정하는 단계를 포함한다.
전술한 개시 내용은 여러 실시예의 피처를 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한, 그러한 균등한 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시 내용의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부 기>
1. 반도체 구조물로서,
전면(frontside) 및 후면(backside)을 갖는 기판;
상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 회로 - 상기 SRAM 비트 셀들 중 제1 셀은 함께 교차 결합된 2 개의 인버터, 및 상기 2 개의 인버터에 결합된 제1 및 제2 패스 게이트(pass gate)를 포함함 -;
상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 제1 비트 라인; 및
상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 제2 비트 라인을 포함하는 반도체 구조물.
2. 제1항에 있어서,
상기 기판의 전면 상에 배치되고 상기 2 개의 인버터의 제1 유형의 전계 효과 트랜지스터(field-effect transistor; FET)에 연결되는 제1 전력 라인; 및
상기 기판의 후면 상에 배치되고 상기 2 개의 인버터의 제2 유형의 FET에 연결되는 제2 전력 라인을 더 포함하는 반도체 구조물.
3. 제2항에 있어서,
상기 제1 전력 라인은 고전력 라인 Vdd이고 상기 제1 유형의 FET는 p-형 FET(pFET)이고,
상기 제2 전력 라인은 저전력 라인 Vss이고 상기 제2 유형의 FET는 n-형 FET(nFET)인 것인 반도체 구조물.
4. 제3항에 있어서,
상기 기판의 전면 상에 배치되고 상기 2 개의 인버터의 다른 nFET에 연결되는 제3 전력 라인을 더 포함하고,
상기 제3 전력 라인은 저전력 라인 Vss인 것인 반도체 구조물.
5.제3항에 있어서,
상기 SRAM 비트 셀들 중 제2 셀은 상기 SRAM 비트 셀들 중 제1 셀에 인접하고,
상기 SRAM 비트 셀들 중 제2 셀의 제1 비트 라인은 상기 기판의 후면 상에 배치되고 상기 SRAM 비트 셀들 중 제2 셀의 제2 패스 게이트에 연결되며,
상기 SRAM 비트 셀들 중 제2 셀의 제2 비트 라인은 상기 기판의 전면 상에 배치되고 상기 SRAM 비트 셀들 중 제2 셀의 제1 패스 게이트에 연결되는 것인 반도체 구조물.
6. 제2항에 있어서,
상기 제1 패스 게이트의 소스/드레인 피처(feature)의 상부(top) 표면 상에 랜딩되는(landing) 전면 콘택 피처; 및
상기 제2 패스 게이트의 소스/드레인 피처의 하부(bottom) 표면 상에 랜딩되는 후면 콘택 피처
를 더 포함하고,
상기 제1 전력 라인은 상기 전면 콘택 피처를 통해 상기 제1 패스 게이트에 연결되며,
상기 제2 전력 라인은 상기 후면 콘택 피처를 통해 상기 제2 패스 게이트에 연결되는 것인 반도체 구조물.
7. 제1항에 있어서,
상기 제1 패스 게이트의 소스/드레인 피처의 상부 표면 상에 랜딩되는 전면 콘택 피처; 및
상기 제2 패스 게이트의 소스/드레인 피처의 하부 표면 상에 랜딩되는 후면 콘택 피처를 더 포함하는 반도체 구조물.
8. 제7항에 있어서,
상기 전면 콘택 피처는 상기 제1 패스 게이트의 소스/드레인 피처의 상부 표면 상에 배치되는 제1 실리사이드 피처를 더 포함하고,
상기 후면 콘택 피처는 상기 제2 패스 게이트의 소스/드레인 피처의 하부 표면 상에 배치되는 제2 실리사이드 피처를 더 포함하는 것인 반도체 구조물.
9. 반도체 구조물로서.
전면 및 후면을 갖는 기판;
상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(SRAM) 회로 - 상기 SRAM 비트 셀들의 각각은, 함께 교차 결합되는 2 개의 인버터, 및 상기 2 개의 인버터에 결합되는 제1 및 제2 패스 게이트를 포함함 -;
상기 SRAM 비트 셀들 중 제1 셀 - 상기 제1 셀은 상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 비트 라인, 및 상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 상보형 비트 라인을 포함함 -; 및
상기 SRAM 비트 셀들 중 제2 셀 - 상기 제2 셀은 상기 기판의 후면 상에 배치되고 상기 제2 셀의 제1 패스 게이트에 연결되는 비트 라인, 및 상기 기판의 전면 상에 배치되고 상기 제2 셀의 제2 패스 게이트에 연결되는 상보형 비트 라인을 포함함 -
을 포함하는 반도체 구조물.
10. 제9항에 있어서, 상기 제2 셀은 일측으로부터 상기 제1 셀에 인접하는 것인 반도체 구조물.
11. 제10항에 있어서,
상기 SRAM 비트 셀들 중 제3 셀은 반대측으로부터 제2 셀에 인접하고,
상기 SRAM 비트 셀들 중 제3 셀은, 상기 기판의 전면 상에 배치되고 상기 제3 셀의 제1 패스 게이트에 연결된 비트 라인, 및 상기 기판의 후면 상에 배치되고 상기 제3 셀의 제2 패스 게이트에 연결된 상보형 비트 라인을 포함하는 반도체 구조물.
12. 제9항에 있어서, 상기 SRAM 비트 셀들 중 제1 셀은,
상기 기판의 전면 상에 배치되고 상기 2 개의 인버터의 제1 유형의 전계 효과 트랜지스터(FET)에 연결된 제1 전력 라인; 및
상기 기판의 후면 상에 배치되고 상기 2 개의 인버터의 제2 유형의 FET에 연결된 제2 전력 라인을 더 포함하는 반도체 구조물.
13.제12항에 있어서,
상기 제1 전력 라인은 고전력 라인 Vdd이고 제1 유형의 FET는 p-형 FET(pFET)이며,
상기 제2 전력 라인은 저전력 라인 Vss이고 제2 유형의 FET는 n-형 FET(nFET)인 것인 반도체 구조물.
14. 제13항에 있어서, 상기 SRAM 비트 셀들 중 상기 제1 셀은, 상기 기판의 전면 상에 배치되고 상기 2 개의 인버터 중 다른 nFET에 연결된 제3 전력 라인을 더 포함하고, 상기 제3 전력 라인은 저전력 라인 Vss인 것인 반도체 구조물.
15.제14항에 있어서,
상기 기판의 전면 상에 배치되고 상기 2 개의 인버터의 다른 nFET에 연결된 제3 전력 라인을 더 포함하고,
상기 제3 전력 라인은 저전력 라인 Vss인 것인 반도체 구조물.
16.제13항에 있어서, 상기 제1 셀은,
상기 제1 패스 게이트의 소스/드레인 피처의 상부 표면 상에 랜딩되는 전면 콘택 피처; 및
상기 제2 패스 게이트의 소스/드레인 피처의 하부 표면 상에 랜딩되는 후면 콘택 피처
를 더 포함하며,
상기 제1 전력 라인은 상기 전면 콘택 피처를 통해 제1 패스 게이트에 연결되고,
상기 제2 전력 라인은 상기 후면 콘택 피처를 통해 상기 제2 패스 게이트에 연결되는 것인 반도체 구조물.
17. 제16항에 있어서,
상기 전면 콘택 피처는 상기 제1 패스 게이트의 소스/드레인 피처의 상부 표면 상에 배치된 제1 실리사이드 피처를 더 포함하고,
상기 후면 콘택 피처는 상기 제2 패스 게이트의 소스/드레인 피처의 하부 표면 상에 배치된 제2 실리사이드 피처를 더 포함하는 것인 반도체 구조물.
18. 방법에 있어서,
복수의 SRAM 셀을 갖는 집적 회로(IC) 레이아웃을 수신하는 단계;
상기 SRAM 셀 내의 전력 라인 및 신호 라인의 콘택 피처를 식별하는 단계;
상기 콘택 피처를 제1 그룹 및 제2 그룹으로 분류하는 단계; 및
상기 콘택 피처의 제1 그룹이 기판의 전면 상에 구성되고 상기 콘택 피처의 제2 그룹이 비대칭 구조물을 갖는 상기 기판의 후면 상에 구성되도록 상기 IC 레이아웃을 수정하는 단계
를 포함하는 방법.
19. 제18항에 있어서, 상기 수정된 IC 레이아웃에 따라 IC 구조물을 제조하는 단계를 더 포함하는 방법.
20.제18항에 있어서, 상기 콘택 피처를 제1 그룹 및 제2 그룹으로 분류하는 단계는, 콘택 간격, 차폐 효과, RC 상수, 및 전압 레벨에 따라 상기 콘택 피처를 제1 그룹 및 제2 그룹으로 분류하는 단계를 더 포함하는 것인 방법.

Claims (10)

  1. 반도체 구조물로서,
    전면(frontside) 및 후면(backside)을 갖는 기판;
    상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 회로 - 상기 SRAM 비트 셀들 중 제1 셀은 함께 교차 결합된 2 개의 인버터, 및 상기 2 개의 인버터에 결합된 제1 및 제2 패스 게이트(pass gate)를 포함함 -;
    상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 제1 비트 라인; 및
    상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 제2 비트 라인
    을 포함하는 반도체 구조물.
  2. 제1항에 있어서,
    상기 기판의 전면 상에 배치되고 상기 2 개의 인버터의 제1 유형의 전계 효과 트랜지스터(field-effect transistor; FET)에 연결되는 제1 전력 라인; 및
    상기 기판의 후면 상에 배치되고 상기 2 개의 인버터의 제2 유형의 FET에 연결되는 제2 전력 라인
    을 더 포함하는 반도체 구조물.
  3. 제2항에 있어서,
    상기 제1 전력 라인은 고전력 라인 Vdd이고 상기 제1 유형의 FET는 p-형 FET(pFET)이고,
    상기 제2 전력 라인은 저전력 라인 Vss이고 상기 제2 유형의 FET는 n-형 FET(nFET)인 것인 반도체 구조물.
  4. 제3항에 있어서,
    상기 기판의 전면 상에 배치되고 상기 2 개의 인버터의 다른 nFET에 연결되는 제3 전력 라인을 더 포함하고,
    상기 제3 전력 라인은 저전력 라인 Vss인 것인 반도체 구조물.
  5. 제3항에 있어서,
    상기 SRAM 비트 셀들 중 제2 셀은 상기 SRAM 비트 셀들 중 제1 셀에 인접하고,
    상기 SRAM 비트 셀들 중 제2 셀의 제1 비트 라인은 상기 기판의 후면 상에 배치되고 상기 SRAM 비트 셀들 중 제2 셀의 제2 패스 게이트에 연결되며,
    상기 SRAM 비트 셀들 중 제2 셀의 제2 비트 라인은 상기 기판의 전면 상에 배치되고 상기 SRAM 비트 셀들 중 제2 셀의 제1 패스 게이트에 연결되는 것인 반도체 구조물.
  6. 제2항에 있어서,
    상기 제1 패스 게이트의 소스/드레인 피처(feature)의 상부(top) 표면 상에 랜딩되는(landing) 전면 콘택 피처; 및
    상기 제2 패스 게이트의 소스/드레인 피처의 하부(bottom) 표면 상에 랜딩되는 후면 콘택 피처
    를 더 포함하고,
    상기 제1 전력 라인은 상기 전면 콘택 피처를 통해 상기 제1 패스 게이트에 연결되며,
    상기 제2 전력 라인은 상기 후면 콘택 피처를 통해 상기 제2 패스 게이트에 연결되는 것인 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 패스 게이트의 소스/드레인 피처의 상부 표면 상에 랜딩되는 전면 콘택 피처; 및
    상기 제2 패스 게이트의 소스/드레인 피처의 하부 표면 상에 랜딩되는 후면 콘택 피처
    를 더 포함하는 반도체 구조물.
  8. 제7항에 있어서,
    상기 전면 콘택 피처는 상기 제1 패스 게이트의 소스/드레인 피처의 상부 표면 상에 배치되는 제1 실리사이드 피처를 더 포함하고,
    상기 후면 콘택 피처는 상기 제2 패스 게이트의 소스/드레인 피처의 하부 표면 상에 배치되는 제2 실리사이드 피처를 더 포함하는 것인 반도체 구조물.
  9. 반도체 구조물로서.
    전면 및 후면을 갖는 기판;
    상기 기판의 전면 상에 형성된 SRAM 비트 셀들을 갖는 정적 랜덤 액세스 메모리(SRAM) 회로 - 상기 SRAM 비트 셀들의 각각은, 함께 교차 결합되는 2 개의 인버터, 및 상기 2 개의 인버터에 결합되는 제1 및 제2 패스 게이트를 포함함 -;
    상기 SRAM 비트 셀들 중 제1 셀 - 상기 제1 셀은 상기 기판의 전면 상에 배치되고 상기 제1 패스 게이트에 연결되는 비트 라인, 및 상기 기판의 후면 상에 배치되고 상기 제2 패스 게이트에 연결되는 상보형 비트 라인을 포함함 -; 및
    상기 SRAM 비트 셀들 중 제2 셀 - 상기 제2 셀은 상기 기판의 후면 상에 배치되고 상기 제2 셀의 제1 패스 게이트에 연결되는 비트 라인, 및 상기 기판의 전면 상에 배치되고 상기 제2 셀의 제2 패스 게이트에 연결되는 상보형 비트 라인을 포함함 -
    을 포함하는 반도체 구조물.
  10. 방법에 있어서,
    복수의 SRAM 셀을 갖는 집적 회로(IC) 레이아웃을 수신하는 단계;
    상기 SRAM 셀 내의 전력 라인 및 신호 라인의 콘택 피처를 식별하는 단계;
    상기 콘택 피처를 제1 그룹 및 제2 그룹으로 분류하는 단계; 및
    상기 콘택 피처의 제1 그룹이 기판의 전면 상에 구성되고 상기 콘택 피처의 제2 그룹이 비대칭 구조물을 갖는 상기 기판의 후면 상에 구성되도록 상기 IC 레이아웃을 수정하는 단계
    를 포함하는 방법.
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