KR20180015123A - 후면 금속 층들을 이용한 고밀도 메모리 아키텍처 - Google Patents

후면 금속 층들을 이용한 고밀도 메모리 아키텍처 Download PDF

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KR20180015123A
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Abstract

마이크로전자 메모리는 기판의 후면 상에 형성된 금속화 층들을 가지고, 여기서, 후면 상의 금속화 층들은 소스 라인들 및 워드 라인들의 형성을 위하여 이용될 수도 있다. 이러한 구성은 비트 셀 영역에서의 감소, 더 높은 메모리 어레이 밀도, 및 더 낮은 소스 라인 및 워드 라인 저항들을 허용할 수도 있다. 또한, 이러한 구성은 논리 및 메모리 회로들을 위한 상호접속 성능을 독립적으로 최적화하기 위한 융통성을 또한 제공할 수도 있다.

Description

후면 금속 층들을 이용한 고밀도 메모리 아키텍처
본 설명의 실시예들은 마이크로전자 디바이스들의 분야에 관한 것으로, 더욱 상세하게는, 적어도 하나의 후면 금속 층을 포함하는 비-휘발성 마이크로전자 메모리의 제조에 관한 것이다.
중앙 프로세싱 유닛(central processing unit)(CPU)들과 같은 최신 마이크로전자 프로세서들은 마이크로전자 프로세서의 성능의 속력을 증가시키고 및/또는 시스템-온-칩(System-on-Chip)(SoC) 디바이스들에서와 같은 메모리 대역폭 요건들을 충족시키기 위하여 내장된 캐시 메모리를 이용한다. 가장 높은 레벨의 집적 밀도를 갖는 내장된 캐시 메모리를 구현하기 위하여, 가능한 한 다수의 비트 셀들이 내장된 캐시 메모리의 각각의 비트 라인, 소스 라인, 및 워드 라인 상에 배치된다. 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, 비트 라인 및 워드 라인의 길이들은 각각 상의 비트 셀들의 수와 함께 비례하여 증가한다. 예를 들어, 내장된 캐시 메모리에서의 비트 라인 및 워드 라인의 전형적인 길이들은 22 nm 논리 프로세스 기술에서 대략 수십 마이크로미터(micrometer)일 수 있다. 그러나, 긴 비트 라인들 및 워드 라인들의 이용은 특히, 내장된 캐시 메모리의 크기가 스케일링 다운되고 비트 라인들 및 워드 라인들의 폭이 감소함에 따라, 내장된 캐시 메모리의 성능이 상호접속 저항에 점점 더 민감해지는 것으로 귀착될 수도 있다. 이러한 저항은 스핀-전달 토크(Spin-Transfer Torque)(STT) MRAM((Magnetoresistive Random Access Memory: 자기저항성 랜덤 액세스 메모리) 및 ReRAM(Resistive Random Access Memory: 저항성 랜덤 액세스 메모리)와 같은 저항-기반 메모리 기술들에 대하여 특히 문제가 있을 수도 있고, 여기서, 최소 비트 셀 영역을 갖는 소스 라인, 비트 라인, 및 워드 라인 저항들을 감소시키는 것은 이 저항-기반 메모리 기술들의 성공적인 집적을 위한 최상의 과제들 중의 하나가 되고 있었다. 그러므로, 높은 소스 라인 및 워드 라인 저항에 의해 야기된 성능 및 밀도 제한들을 완화시키고 비트 라인들 및 워드 라인들의 폭들의 제한된 피치 스케일링을 수용하기 위하여 저항-기반 메모리를 위한 새로운 메모리 아키텍처들을 개발하기 위한 필요성이 있다.
본 개시내용의 발명 요지는 명세서의 결론 부분에서 특히 지적되고 명백하게 청구된다. 본 개시내용의 상기한, 그리고 다른 특징들은 동반된 도면들과 함께 취해진, 다음의 설명 및 첨부된 청구항들로부터 더욱 완전히 분명해질 것이다. 동반된 도면들은 본 개시내용에 따라 오직 몇몇 실시예들을 도시하고, 그러므로, 그 범위의 제한인 것으로 고려되지 않는다는 것이 이해된다. 본 개시내용은 동반된 도면들의 이용을 통해 추가적인 구체성 및 상세함으로 설명될 것이어서, 본 개시내용의 장점들은 더 용이하게 확인될 수 있다.
도 1은 본 기술분야에서 공지된 바와 같이, 마이크로전자 메모리의 측단면도를 예시한다.
도 2는 본 기술분야에서 공지된 바와 같이, 도 1의 라인 2-2에 따른 마이크로전자 메모리의 소스 라인들 및 저장 노드 컨택들의 측단면도를 예시한다.
도 3은 본 기술분야에서 공지된 바와 같이, 도 1의 라인 3-3에 따른 마이크로전자 메모리의 측단면도를 예시한다.
도 4는 본 설명의 실시예에 따라, 기판의 후면에 근접하게 형성된 적어도 하나의 금속화 층(metallization layer)을 가지는 마이크로전자 메모리의 측단면도를 예시한다.
도 5a 및 도 5b는 본 설명의 실시예에 따라, 도 4의 라인 5-5에 따라 관측된, 기판의 후면에 근접하게 형성된 적어도 하나의 금속화 층을 가지는 마이크로전자 메모리의 소스 라인들 및 저장 노드 컨택들의 측단면도를 예시한다.
도 6은 본 설명의 실시예에 따라, 도 3의 라인 6-6에 따른 마이크로전자 메모리의 측단면도를 예시한다.
도 7은 본 설명의 실시예에 따라, 도 6의 라인 7-7에 따른 마이크로전자 메모리의 워드 라인 스트랩의 측단면도를 예시한다.
도 8은 본 설명의 일 구현예에 따라 컴퓨팅 디바이스를 예시한다.
다음의 상세한 설명에서는, 예시로서, 청구된 발명 요지가 실시될 수도 있는 특정 실시예들을 도시하는 동반된 도면들에 대해 참조가 행해진다. 이 실시예들은 본 기술분야의 통상의 기술자들이 발명 요지를 실시하는 것을 가능하게 할 정도로 충분히 상세하게 설명되어 있다. 다양한 실시예들은 비록 상이하지만, 반드시 상호 배타적이지는 않다는 것이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본원에서 설명된 특정한 특징, 구조, 특성은, 청구된 발명 요지의 사상 및 범위로부터 이탈하지 않으면서, 다른 실시예들 내에서 구현될 수도 있다. "일 실시예" 또는 "실시예"에 대한 이 명세서 내에서의 참조들은, 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 설명 내에 포괄된 적어도 하나의 구현예 내에 포함된다는 것을 의미한다. 그러므로, 어구 "일 실시예" 또는 "실시예에서"의 이용은 반드시 동일한 실시예를 지칭하지는 않는다. 게다가, 각각의 개시된 실시예 내의 개별적인 엘리먼트들의 로케이션 또는 배열은 청구된 발명 요지의 사상 및 범위로부터 이탈하지 않으면서 수정될 수도 있다는 것이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 취해진 것이 아니며, 발명 요지의 범위는 첨부된 청구항들에 부여되는 등가물들의 전체 범위와 함께 적절하게 해독된 첨부된 청구항들에 의해 오직 정의된다. 도면들에서, 유사한 번호들은 몇몇 도면들의 전반에 걸쳐 동일하거나 유사한 엘리먼트들 또는 기능성을 지칭하고, 본원에서 도시된 그 엘리먼트들은 반드시 서로 일정한 비율인 것은 아니고, 오히려, 개별적인 엘리먼트들은 본 설명의 맥락에서 엘리먼트들을 더 용이하게 이해하기 위하여 확대될 수도 있거나 감소될 수도 있다.
본원에서 이용된 바와 같은 용어들 "상부(over)", "~에(to)", "사이(between)", 및 "상(on)"은 다른 층들 또는 컴포넌트들에 대한 하나의 층 또는 컴포넌트의 상대적인 위치를 지칭할 수도 있다. 또 다른 층/컴포넌트 "상부" 또는 "상"의, 또는 또 다른 층/컴포넌트"에" 본딩된 하나의 층/컴포넌트는 다른 층/컴포넌트와 직접적으로 접촉할 수도 있거나, 하나 이상의 개재하는 층들/컴포넌트들을 가질 수도 있다. 층들/컴포넌트들 "사이"의 하나의 층/컴포넌트는 층들/컴포넌트들과 직접적으로 접촉할 수도 있거나, 하나 이상의 개재하는 층들/컴포넌트들을 가질 수도 있다.
마이크로전자 메모리의 부분들은 컴포넌트들의 도면을 차단하지 않기 위하여 도시되지 않을 수도 있기 때문에, 단면도는 엄격한 의미에서 완전한 단면도가 아닐 수도 있다는 것이 이해되어야 하는데, 이것은 관련된 컴포넌트들의 위치들의 이해를 가능하게 해준다. 또한, 명확함 및 간결함의 목적을 위하여, (확산 장벽들, 접착/습윤 층들, 장벽 라이너들, 전도성 충전 재료들 등과 같은) 다양한 층들, 컴포넌트들, 및 재료들이 도시되어 있지 않다.
도 1은 본 기술분야에서 공지된 바와 같이, 마이크로전자 메모리(100)의 부분의 측단면도를 예시한다. 마이크로전자 메모리(100)는 제0, 제1, 제2, 제3, 및 제4로서 예시된 복수의 레벨들을 포함한다. 제0 레벨은 전면(Sf) 및 반대의 후면(Sb)을 가지는 기판(S)을 포함할 수도 있다. 복수의 메모리 비트셀 트랜지스터들(MBT)은 그 전면(Sf)에서의 기판(S) 상에, 및/또는 기판(S) 내에 형성될 수도 있다. 메모리 비트셀 트랜지스터들(MBT)은 메모리 비트셀 트랜지스터들(MBT)의 일부로서, 폴리실리콘 워드 라인(PWL)과 같은 워드 라인을 각각 포함한다. 복수의 소스/드레인 구조체들(S/D)은 메모리 비트셀 트랜지스터들(MBT)의 동작을 위하여 기판(S) 내에 형성될 수도 있다. 소스/드레인 구조체들(S/D)은 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, 적절한 n형 또는 p형 도펀트(dopant)로 기판(S)을 도핑함으로써 형성될 수도 있다. 이러한 메모리 비트셀 트랜지스터들(MBT)의 컴포넌트들, 구조체, 및 작용은 본 기술분야에서 널리 공지되어 있고, 간단함 및 간결함을 위하여, 본원에서 설명되지 않을 것이다. 유전체 재료(D0)는 기판 전면(Sf) 상부에 형성될 수도 있고, 메모리 비트셀 트랜지스터들(MBT) 및 금속화 층(M0)은 유전체 재료(D0) 상에, 또는 유전체 재료(D0) 내에 형성될 수도 있고, 여기서, 금속화 층(M0)은 소스 라인들(SL) 및 저장 노드 컨택들(SNC)뿐만 아니라, 다른 신호 라우팅 구조체들(도시되지 않음)을 형성하기 위하여 이용될 수도 있다. 소스 라인들(SL)은 소스 라인 전도성 비아(VSL)를 갖는 그 개개의 소스/드레인 구조체(S/D)에 접속될 수도 있고, 저장 노드 컨택들(SNC)은 저장 노드 컨택 비아(VSNC)를 갖는 그 개개의 소스/구조체(S/D)에 접속될 수도 있다.
도 1에서 추가로 도시된 바와 같이, 제1 레벨 및 제2 레벨로서 도시된 적어도 하나의 추가 레벨이 제0 레벨 상에 각각 형성될 수도 있다. 제1 레벨은 유전체 층(D1)을 통해 연장되는 비아들(V0)을 통해 개개의 저장 노드 컨택들(SNC)과 통신할 수도 있는 금속화 층(M1)(트레이스들/라인들)을 포함할 수도 있고, 제2 레벨은 유전체 층(D2)을 통해 연장되는 비아들(V1)을 통해 개개의 저장 노드 컨택들(SNC)과 통신할 수도 있는 금속화 층(M2)(트레이스들/라인들)을 포함할 수도 있다.
마이크로전자 메모리(100)는 어레이(TA) 내에 (자기 터널 접합 트랜지스터들로서 예시된) 복수의 메모리 셀 트랜지스터들(T)을 포함할 수도 있다. 메모리 셀 트랜지스터들(T)은 제3 레벨에서 형성되는 것으로서 예시되어 있고, 각각 제1 레벨 및 제2 레벨의 금속화 층들(M1 및 M2) 및 비아들(V0 및 V1)을 통해 저장 노드 컨택들(SNC)에 각각 접속될 수도 있다.
도 1에서 추가로 도시된 바와 같이, 제4 레벨은 제3 레벨 상에서 형성될 수도 있고, 여기서, 제4 레벨은 비트 라인(BL)을 포함하는 금속화 층(M4)을 포함할 수도 있고, 여기서, 비트 라인(BL)은 제4 레벨의 유전체 층(D4)을 통해 연장되는 비아들(V3)을 통해 메모리 셀 트랜지스터들(T)에 전기적으로 접속된다.
도 2는 소스 라인들(SL) 및 저장 노드 컨택들(SNC)을 예시하는 제0 레벨의 금속화 층(M0)의 상부 단면도와, 점선들에 의한 비트 셀들(BC)의 구분(또한, 도 1 참조)을 예시한다. 예시된 바와 같이, 금속화 층(M0) 내에서의 소스 라인들(SL) 및 저장 노드 컨택들(SNC)의 형성은 각각의 비트 셀(BC)의 치수를 제한할 수도 있다. 도시된 바와 같이, 비트 셀 높이(BCH)는 피치(P)(구조체들 사이의 중심-대-중심 거리)의 2배 또는 4F와 동일하고, 여기서, F는 구조체들의 피치(P)의 절반이다. 비트 셀 높이(BCH)가 피치(P)에 의해 제한되므로, 구조체들의 폭들(즉, 소스 라인 폭(WSL) 및 저장 노드 컨택 폭(WSNC))은 각각의 비트 셀(BC)의 영역(A)을 감소시키기 위하여 감소될 수도 있다. 그러나, 이것은 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, 저항을 증가시킬 수도 있고 성능을 열화시킬 수도 있다. 또한, 구조체들의 치수들이 메모리 영역 외부의 논리 회로들의 성능 요건에 의해 전형적으로 결정되므로, 구조체 두께를 증가시킴으로써 저항들을 감소시키는 것은 기존의 프로세스들에서 옵션이 아닐 수도 있다.
도 3은 제4 레벨 상에 형성된 추가적인 레벨인 제5 레벨을 갖고, 명확함을 위하여 제0 레벨의 모든 구조체들을 갖지 않는, 도 1의 라인 3-3에 따른 마이크로전자 메모리(100)의 단면도를 예시한다. 제5 레벨은 유전체 층(D5) 및 금속화 층(M5)을 포함할 수도 있고, 여기서, 금속화 층은 워드 라인(WL)을 포함한다. 워드 라인(WL)은 유전체 층(D5)을 통해 연장되는 적어도 하나의 비아(V4)를 통해 금속화 층(M4)에 전기적으로 접속될 수도 있다. 도 3에서 예시된 바와 같이, 마이크로전자 메모리(100)는 다양한 금속화부들(예컨대, M0, M1, M2, M3, 및 M4) 및 비아들(예컨대, Vpoly, V0, V1, V2, V3, 및 V4)을 통해 제0 레벨의 폴리 워드 라인(PWL)으로부터 제5 레벨의 워드 라인(WL)으로 연장될 워드 스트랩 라인(WLstrap)을 가질 것이다. 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, 워드 라인 스트랩(WLstrap)의 배치는 메모리 셀 트랜지스터 어레이(TA)를 제3 레벨에서 중단시키고, 워드 라인 저항을 감소시키고 분배하기 위하여 마이크로전자 메모리 내에 다수의 워드 라인 스트랩들(WLstrap)이 있을 것이므로, 워드 라인 스트랩들(WLstrap)은 메모리 셀 트랜지스터 어레이(TA)의 밀도에 상당한 영향을 가질 수도 있다.
유전체 층들(예컨대, D0 내지 D5)은, 실리콘 디옥사이드(silicon dioxide)(SiO2), 실리콘 옥시나이트라이드(silicon oxynitride)(SiOxNy), 및 실리콘 나이트라이드(silicon nitride)(Si3N4) 및 실리콘 카바이드(silicon carbide)(SiC), 액정 폴리머(liquid crystal polymer), 에폭시 수지(epoxy resin), 비스말레이미드 트리아진 수지(bismaleimide triazine resin), 폴리이미드 재료들 등을 포함하지만, 이것으로 제한되지 않는 임의의 적절한 유전체 재료뿐만 아니라, 카본 도핑된 유전체들, 붕소 도핑된 유전체들, 다공성 유전체들, 유기 폴리머 유전체들, 실리콘계 폴리머 유전체들 등을 포함하지만, 이것으로 제한되지 않는 저-k(low-k) 및 초 저-k 유전체들(약 3.6 미만인 유전 상수들)일 수도 있고, 화학적 기상 증착(chemical vapor deposition), 물리적 기상 증착(physical vapor deposition), 코팅(coating), 라미네이션 등을 포함하지만, 이것으로 제한되지 않는 임의의 공지된 기법에 의해 형성될 수도 있다.
금속화 층들(예컨대, M0 내지 M5) 및 비아들(예컨대, Vpoly 및 V0 내지 V4)은 포토리소그래피(photolithography) 및 도금(plating)과 같은 임의의 공지된 프로세스에 의해 만들어질 수도 있고, 구리, 은, 니켈, 금, 알루미늄, 텅스텐, 코발트, 및 그 합금들 등을 포함하지만, 이것으로 제한되지 않는 금속들과 같은 임의의 적절한 전도성 재료일 수도 있다. 기판(S)은, 실리콘-함유 기판을 포함하지만, 이것으로 제한되지 않는 임의의 적절한 기판일 수도 있다.
본 설명의 실시예들은 기판의 후면 상에 형성된 금속화 층들을 가지는 마이크로전자 메모리를 형성하는 것에 관한 것이고, 여기서, 금속화 층들은 소스 라인들 및 워드 라인들의 형성을 위하여 이용될 수도 있다. 이러한 구성은 비트 셀 영역에서의 감소, 더 높은 메모리 어레이 밀도, 및 더 낮은 소스 라인 및 워드 라인 저항들을 허용할 수도 있다. 또한, 이러한 구성은 논리 및 메모리 회로들을 위한 상호접속 성능을 독립적으로 최적화하기 위한 융통성을 또한 제공할 수도 있다.
도 4에서 예시된 바와 같이, 마이크로전자 메모리(150)는 제-1 레벨의 금속화 층(M-1) 내의 기판 후면(Sb)에 근접한 소스 라인(SL)으로 형성될 수도 있다. 소스 라인(SL)을 기판 전면(Sf)에 근접한 위치로부터 기판 후면(Sb)에 근접한 위치로 이동시킴으로써, 소스 라인들(SL)은 도 2에서 도시된 바와 같이, 저장 노드 컨택들(SNC)과 동일한 금속화부에 있도록 더 이상 요구되지 않고, 이것은 저항들을 감소시킴으로써 더 높은 비트 셀(BC) 성능을 가능하게 할 것이므로, 비트 셀 영역(A)(도 5a 및 도 5b 참조)이 감소될 수도 있다.
도 4에서 추가로 도시된 바와 같이, 소스 라인(SL)은 심층 확산 컨택(deep diffusion contact)(DDC)을 통해 소스/드레인 구조체(S/D)에 접속될 수도 있다. 심층 확산 컨택(DDC)은 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, n형 도펀트 또는 p형 도펀트를 기판(S) 내로 주입함으로써 형성될 수도 있다.
도 5a 및 도 5b는 임의의 개재하는 구조체들 없이 소스 라인들(SL) 및 저장 노드 컨택들(SNC)을 오직 도시하는 도 4의 라인 5-5에 따른 도면을 예시하여, 소스 라인들(SL) 및 노드 컨택들(SNC)의 상대적인 위치들 및 크기들이 보여질 수 있다. 도 5a에서 도시된 바와 같이, 소스 라인 폭(WSL)은 고속 애플리케이션을 위하여 최적화될 수 있고, 여기서, 소스 라인 폭(WSL)은 각각의 비트 셀(BC)의 동일한 영역(A)을 유지하면서, 도 3의 소스 라인 폭(WSL)에 비해 최대 3배만큼 증가될 수 있고, 여기서, 저장 노드 컨택들(SNC)은 직접적으로, 소스 라인(SL) 상부에서 수직으로 위치된다. 소스 라인 폭(WSL)에서의 증가는 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, 그 저항을 감소시킬 수 있고 증가된 판독 및 기입 마진 및 증가된 속력으로 귀착될 수 있다. 또한, 소스 라인(SL)의 두께(TSL)(도 4 참조)는 저항 기반 메모리를 위한 소스 라인 저항을 감소시키기 위하여 추가로 최적화될 수 있다.
도 5b에서 도시된 바와 같이, 소스 라인 폭(WSL)은 고밀도 애플리케이션을 위하여 그 최소치에서 크기가 정해질 수 있고, 여기서, 저장 노드 컨택들(SNC)은 소스 라인 폭(WSL)과 실질적으로 동일한 저장 노드 컨택 폭(WSNC)을 가질 수도 있고, 여기서, 저장 노드 컨택들(SNC)은 직접적으로, 소스 라인(SL) 상부에서 수직으로 위치될 수도 있다. 이 구성은 도 2의 비트 셀 높이(BCH)에 비해, 2배만큼의 비트 셀 높이(BCH)의 감소를 허용한다. 다시, 소스 라인(SL)의 두께(TSL)(도 4 참조)는 저항 기반 메모리를 위한 소스 라인 저항을 감소시키기 위하여 추가로 최적화될 수 있다.
도 6은 제-1 레벨 상에 형성된 추가 레벨 제-2 레벨을 갖는 도 4의 라인 6-6에 따른 마이크로전자 메모리(150)의 단면도를 예시한다. 제-1 레벨은 유전체 층(D-1)을 포함할 수도 있고, 제-2 레벨은 금속화 층(M-2)을 포함할 수도 있고, 여기서, 금속화 층은 워드 라인(WL)을 포함한다. 워드 라인(WL)은 유전체 층(D-1)을 통해 연장되는 적어도 하나의 비아(V-1)를 통해 금속화 층(M-1)에 전기적으로 접속될 수도 있다. 워드 라인(WL)의 두께(TWL)는 워드 라인 지연을 감소시키기 위하여 최적화될 수 있다.
도 6에서 예시된 바와 같이, 마이크로전자 메모리(150)는 제0 레벨, 제-1 레벨, 및 제-2 레벨을 통해 연장될 워드 라인 스트랩(WLstrap)을 가질 것이다. 도 5의 라인 7-7에 따른 단면도인 도 7은 유전체 층들 없이 워드 라인 스트랩(WLstrap)을 더욱 상세하게 예시한다. 도 7에서 도시된 바와 같이, 워드 라인 스트랩(WLstrap)은 기판에서의 추가적인 영역 없이, 심층 확산 컨택들(DDC) 및 소스/드레인 구조체(S/D)를 포함하는 이전에 설명된 구조체들을 통한, 워드 라인(WL)과 폴리실리콘 워드 라인(PWL) 사이의 전기적 경로를 포함한다. 또한, 워드 라인 스트랩들(WLstrap)은 이전에 논의된 바와 같이, 메모리 셀 트랜지스터 어레이(TA)를 이제 더 이상 교란시키지 않는다.
도 8은 본 설명의 일 구현예에 따라 컴퓨팅 디바이스(200)를 예시한다. 컴퓨팅 디바이스(200)는 보드(202)를 하우징한다. 보드는, 프로세서(204), 적어도 하나의 통신 칩(206A, 206B), 휘발성 메모리(208)(예컨대, DRAM), 비-휘발성 메모리(210)(예컨대, ROM), 플래시 메모리(212), 그래픽 프로세서 또는 CPU(214), 디지털 신호 프로세서(도시되지 않음), 크립토 프로세서(crypto processor)(도시되지 않음), 칩셋(216), 안테나, 디스플레이(터치스크린 디스플레이), 터치스크린 제어기, 배터리, 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(AMP), 글로벌 위치결정 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(도시되지 않음), 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(compact disk; CD), 디지털 다기능 디스크(digital versatile disk; DVD) 등과 같은) 대용량 저장 디바이스(도시되지 않음)를 포함하지만, 이것으로 제한되지 않는 다수의 마이크로전자 컴포넌트들을 포함할 수도 있다. 마이크로전자 컴포넌트들 중의 임의의 것은 보드(202)에 물리적으로 그리고 전기적으로 결합될 수도 있다. 일부 구현예들에서, 마이크로전자 컴포넌트들 중의 적어도 하나는 프로세서(204)의 일부일 수도 있다.
통신 칩은 컴퓨팅 디바이스로의, 그리고 컴퓨팅 디바이스로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-솔리드(non-solid) 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수도 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위하여 이용될 수도 있다. 용어는 연관된 디바이스들이 임의의 배선들을 포함하지 않지만, 일부 실시예들에서는, 그것들이 그렇지 않을 수도 있다는 것을 암시하지는 않는다. 통신 칩은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 표기되는 임의의 다른 무선 프로토콜들을 포함하지만, 이것으로 제한되지는 않는 다수의 무선 표준들 또는 프로토콜들 중의 임의의 것을 구현할 수도 있다. 컴퓨팅 디바이스는 복수의 통신 칩들을 포함할 수도 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스(Bluetooth)와 같은 더욱 단거리 무선 통신들에 전용될 수도 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 그 외의 것들과 같은 더욱 장거리 무선 통신들에 전용될 수도 있다.
용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를, 레지스터들 및/또는 메모리 내에 저장될 수도 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수도 있다.
내장된 메모리를 가지는 컴퓨팅 디바이스(400) 내의 마이크로전자 컴포넌트들 중의 임의의 것은 본원에서 설명된 바와 같이, 내장된 메모리의 기판 후면에 근접한 금속화 층들을 포함할 수도 있다.
다양한 구현예들에서, 컴퓨팅 디바이스는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수도 있다. 추가의 구현예들에서, 컴퓨팅 디바이스는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수도 있다.
본 설명의 발명 요지는 도 1 내지 도 8에서 예시된 특정 애플리케이션들로 반드시 제한되는 것은 아니라는 것이 이해된다. 발명 요지는 본 기술분야의 통상의 기술자들에게 이해되는 바와 같이, 다른 마이크로전자 디바이스 및 어셈블리 애플리케이션들에 적용될 수도 있다.
다음의 예들은 추가의 실시예들에 속하고, 여기서, 예 1은 전방 표면 및 반대의 후방 표면을 가지는 기판, 기판 후방 표면에 근접한 소스 라인, 및 기판 전방 표면에 근접한 메모리 비트셀 트랜지스터를 포함하는 마이크로전자 메모리를 포함하는 전도성 커넥터이다.
예 2에서, 예 1의 발명 요지는 메모리 비트셀 트랜지스터가 기판 내에 형성된 적어도 하나의 소스/드레인 구조체를 포함하는 것을 임의적으로 포함할 수 있고, 여기서, 소스 라인은 적어도 하나의 소스/드레인 구조체에 전기적으로 접속된다.
예 3에서, 예 2의 발명 요지는 소스 라인이 기판 내의 심층 확산 컨택을 통해 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는 것을 임의적으로 포함할 수 있다.
예 4에서, 예 1 내지 3 중의 임의의 것의 발명 요지는 기판 후방 표면에 근접하게 형성된 워드 라인을 임의적으로 포함할 수 있다.
예 5에서, 예 4의 발명 요지는 워드 라인 스트랩이 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속된 기판 후방 표면에 근접한 워드 라인을 포함하는 것을 임의적으로 포함할 수 있다.
예 6에서, 예 5의 발명 요지는 기판 후방 표면에 근접한 워드 라인이 기판 내의 심층 확산 컨택 및 소스/드레인 구조체를 통해 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속되는 것을 임의적으로 포함할 수 있다.
예 7에서, 예들 1 내지 4 중의 임의의 것의 발명 요지는 기판 전방 표면에 근접한 메모리 셀 트랜지스터 어레이를 임의적으로 포함할 수 있다.
예 8에서, 예 7의 발명 요지는 메모리 셀 트랜지스터 어레이가 복수의 저항 기반 메모리 트랜지스터들을 포함하는 것을 임의적으로 포함할 수 있다.
예 9에서, 예 8의 발명 요지는 복수의 저항 기반 메모리 트랜지스터들이 복수의 스핀-전달 토크(STT) MRAM(Magnetoresistive Random Access Memory: 자기저항성 랜덤 액세스 메모리) 트랜지스터들을 포함하는 것을 임의적으로 포함할 수 있다.
예 10에서, 예 8의 발명 요지는 복수의 저항 기반 메모리 트랜지스터들이 복수의 ReRAM(Resistive Random Access Memory: 저항성 랜덤 액세스 메모리)를 포함하는 것을 임의적으로 포함할 수 있다.
다음의 예들은 추가의 실시예들에 속하고, 여기서, 예 11은 전방 표면 및 반대의 후방 표면을 가지는 기판, 기판 후방 표면에 근접한 워드 라인, 및 기판 전방 표면에 근접한 메모리 비트셀 트랜지스터를 포함하는 마이크로전자 메모리이다.
예 12에서, 예 11의 발명 요지는 워드 라인 스트랩이 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속된, 기판 후방 표면에 근접한 워드 라인을 포함하는 것을 임의적으로 포함할 수 있다.
예 13에서, 예 11의 발명 요지는 기판 후방 표면에 근접한 워드 라인이 기판 내의 심층 확산 컨택 및 소스/드레인 구조체를 통해 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속되는 것을 임의적으로 포함할 수 있다.
예 14에서, 예 11의 발명 요지는 기판 후방 표면에 근접하게 형성된 소스 라인을 임의적으로 포함할 수 있다.
예 15에서, 예 14의 발명 요지는 메모리 비트셀 트랜지스터가 기판 내에 형성된 적어도 하나의 소스/드레인 구조체를 포함하는 것을 임의적으로 포함할 수 있고, 여기서, 소스 라인은 적어도 하나의 소스/드레인 구조체에 전기적으로 접속된다.
예 16에서, 예 15의 발명 요지는 소스 라인이 기판 내의 심층 확산 컨택을 통해 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는 것을 임의적으로 포함할 수 있다.
예 17에서, 예 11 내지 16의 발명 요지는 기판 전방 표면에 근접한 트랜지스터 어레이를 임의적으로 포함할 수 있다.
예 18에서, 예 17의 발명 요지는 트랜지스터 어레이가 복수의 저항 기반 메모리 트랜지스터들을 포함하는 것을 임의적으로 포함할 수 있다.
예 19에서, 예 18의 발명 요지는 복수의 저항 기반 메모리 트랜지스터들이 복수의 스핀-전달 토크(STT) MRAM(자기저항성 랜덤 액세스 메모리) 트랜지스터들을 포함하는 것을 임의적으로 포함할 수 있다.
예 20에서, 예 18의 발명 요지는 복수의 저항 기반 메모리 트랜지스터들이 복수의 ReRAM(저항성 랜덤 액세스 메모리)를 포함하는 것을 임의적으로 포함할 수 있다.
다음의 예들은 추가의 실시예들에 속하고, 여기서, 예 21은 보드; 및 보드에 부착된 마이크로전자 컴포넌트를 포함하고, 마이크로전자 컴포넌트는 마이크로전자 메모리를 포함하고, 마이크로전자 메모리는, 전방 표면 및 반대의 후방 표면을 가지는 기판; 기판 후방 표면에 근접한 소스 라인; 기판 전방 표면에 근접한 메모리 비트셀 트랜지스터 - 메모리 비트셀 트랜지스터는 기판 내에 형성된 적어도 하나의 소스/드레인 구조체를 포함하고, 소스 라인은 적어도 하나의 소스/드레인 구조체에 전기적으로 접속됨 -; 기판 후방 표면에 근접하게 형성된 워드 라인; 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속된, 기판 후방 표면에 근접한 워드 라인을 포함하는 워드 라인 스트랩; 및 기판 전방 표면에 근접한 메모리 셀 트랜지스터 어레이를 포함하는 전자 시스템이다.
예 22에서, 예 21의 발명 요지는 소스 라인이 기판 내의 심층 확산 컨택을 통해 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는 것을 임의적으로 포함할 수 있다.
예 23에서, 예 21의 발명 요지는 기판 후방 표면에 근접한 워드 라인이 기판 내의 심층 확산 컨택 및 소스/드레인 구조체를 통해 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속되는 것을 임의적으로 포함할 수 있다.
예 24에서, 예 21의 발명 요지는 메모리 셀 트랜지스터 어레이가 복수의 저항 기반 메모리 트랜지스터들을 포함하는 것을 임의적으로 포함할 수 있다.
예 25에서, 예 24의 발명 요지는 복수의 저항 기반 메모리 트랜지스터들이 복수의 스핀-전달 토크(STT) MRAM(자기저항성 랜덤 액세스 메모리) 트랜지스터들을 포함하는 것을 임의적으로 포함할 수 있다.
예 26에서, 예 24의 발명 요지는 복수의 저항 기반 메모리 트랜지스터들이 복수의 ReRAM(저항성 랜덤 액세스 메모리)를 포함하는 것을 임의적으로 포함할 수 있다.
본 설명의 실시예들을 이와 같이 상세하게 설명하였지만, 그 다수의 분명한 변형들은 그 사상 또는 범위로부터 이탈하지 않으면서 가능하므로, 첨부된 청구항들에 의해 정의된 본 설명은 상기 설명에서 기재된 특정한 세부사항들에 의해 제한되지 않아야 된다는 것이 이해된다.

Claims (24)

  1. 마이크로전자 메모리로서,
    전방 표면 및 대향하는 후방 표면을 가지는 기판;
    기판 후방 표면에 근접한 소스 라인; 및
    기판 전방 표면에 근접한 메모리 비트셀 트랜지스터를 포함하는, 마이크로전자 메모리.
  2. 제1항에 있어서, 상기 메모리 비트셀 트랜지스터는 상기 기판 내에 형성된 적어도 하나의 소스/드레인 구조체를 포함하고, 상기 소스 라인은 상기 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는, 마이크로전자 메모리.
  3. 제2항에 있어서, 상기 소스 라인은 상기 기판 내의 심층 확산 컨택(deep diffusion contact)을 통해 상기 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는, 마이크로전자 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판 후방 표면에 근접하게 형성된 워드 라인을 더 포함하는, 마이크로전자 메모리.
  5. 제4항에 있어서, 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속된, 상기 기판 후방 표면에 근접한 상기 워드 라인을 포함하는 워드 라인 스트랩을 더 포함하는, 마이크로전자 메모리.
  6. 제5항에 있어서, 상기 기판 후방 표면에 근접한 상기 워드 라인은 상기 기판 내의 심층 확산 컨택 및 소스/드레인 구조체를 통해 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속되는, 마이크로전자 메모리.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판 전방 표면에 근접한 메모리 셀 트랜지스터 어레이를 더 포함하는, 마이크로전자 메모리.
  8. 제7항에 있어서, 상기 메모리 셀 트랜지스터 어레이는 복수의 저항 기반 메모리 트랜지스터들을 포함하는, 마이크로전자 메모리.
  9. 제8항에 있어서, 상기 복수의 저항 기반 메모리 트랜지스터들은 복수의 스핀-전달 토크(Spin-Transfer Torque)(STT) MRAM(Magnetoresistive Random Access Memory: 자기저항성 랜덤 액세스 메모리) 트랜지스터들을 포함하는, 마이크로전자 메모리.
  10. 제8항에 있어서, 상기 복수의 저항 기반 메모리 트랜지스터들은 복수의 ReRAM(Resistive Random Access Memory: 저항성 랜덤 액세스 메모리)를 포함하는, 마이크로전자 메모리.
  11. 마이크로전자 메모리로서,
    전방 표면 및 대향하는 후방 표면을 가지는 기판;
    기판 후방 표면에 근접한 워드 라인; 및
    기판 전방 표면에 근접한 메모리 비트셀 트랜지스터를 포함하는, 마이크로전자 메모리.
  12. 제11항에 있어서, 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속된, 상기 기판 후방 표면에 근접한 상기 워드 라인을 포함하는 워드 라인 스트랩을 더 포함하는, 마이크로전자 메모리.
  13. 제11항에 있어서, 상기 기판 후방 표면에 근접한 상기 워드 라인은 상기 기판 내의 심층 확산 컨택 및 소스/드레인 구조체를 통해 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속되는, 마이크로전자 메모리.
  14. 제11항에 있어서, 상기 기판 후방 표면에 근접하게 형성된 소스 라인을 더 포함하는, 마이크로전자 메모리.
  15. 제14항에 있어서, 상기 메모리 비트셀 트랜지스터는 상기 기판 내에 형성된 적어도 하나의 소스/드레인 구조체를 포함하고, 상기 소스 라인은 상기 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는, 마이크로전자 메모리.
  16. 제15항에 있어서, 상기 소스 라인은 상기 기판 내의 심층 확산 컨택을 통해 상기 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는, 마이크로전자 메모리.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 기판 전방 표면에 근접한 트랜지스터 어레이를 더 포함하는, 마이크로전자 메모리.
  18. 제17항에 있어서, 상기 트랜지스터 어레이는 복수의 저항 기반 메모리 트랜지스터들을 포함하는, 마이크로전자 메모리.
  19. 제18항에 있어서, 상기 복수의 저항 기반 메모리 트랜지스터들은 복수의 스핀-전달 토크(Spin-Transfer Torque)(STT) MRAM(자기저항성 랜덤 액세스 메모리) 트랜지스터들을 포함하는, 마이크로전자 메모리.
  20. 제18항에 있어서, 상기 복수의 저항 기반 메모리 트랜지스터들은 복수의 ReRAM(저항성 랜덤 액세스 메모리)를 포함하는, 마이크로전자 메모리.
  21. 전자 시스템으로서,
    보드; 및
    상기 보드에 부착된 마이크로전자 컴포넌트를 포함하고, 상기 마이크로전자 컴포넌트는 마이크로전자 메모리를 포함하고, 상기 마이크로전자 메모리는,
    전방 표면 및 대향하는 후방 표면을 가지는 기판;
    기판 후방 표면에 근접한 소스 라인;
    기판 전방 표면에 근접한 메모리 비트셀 트랜지스터 - 상기 메모리 비트셀 트랜지스터는 상기 기판 내에 형성된 적어도 하나의 소스/드레인 구조체를 포함하고, 상기 소스 라인은 상기 적어도 하나의 소스/드레인 구조체에 전기적으로 접속됨 -;
    상기 기판 후방 표면에 근접하게 형성된 워드 라인;
    메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속된, 상기 기판 후방 표면에 근접한 상기 워드 라인을 포함하는 워드 라인 스트랩; 및
    상기 기판 전방 표면에 근접한 메모리 셀 트랜지스터 어레이를 포함하는, 전자 시스템.
  22. 제21항에 있어서, 상기 소스 라인은 상기 기판 내의 심층 확산 컨택을 통해 상기 적어도 하나의 소스/드레인 구조체에 전기적으로 접속되는, 전자 시스템.
  23. 제21항에 있어서, 상기 기판 후방 표면에 근접한 상기 워드 라인은 상기 기판 내의 심층 확산 컨택 및 소스/드레인 구조체를 통해 메모리 비트셀 트랜지스터 내의 워드 라인에 전기적으로 접속되는, 전자 시스템.
  24. 제21항에 있어서, 상기 메모리 셀 트랜지스터 어레이는 복수의 저항 기반 메모리 트랜지스터들을 포함하는, 전자 시스템.
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