JP2006049566A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板の表面領域に形成された電界効果型トランジスタと、前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に形成され、一方の電極が前記ソース／ドレインに接続されたトレンチ型強誘電体キャパシタと、前記半導体基板中に形成され、前記トレンチ型強誘電体キャパシタの他方の電極に接続された配線とを具備する。
【選択図】図２
【解決手段】上記の課題を解決した半導体装置は、半導体基板の表面領域に形成された電界効果型トランジスタと、前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に形成され、一方の電極が前記ソース／ドレインに接続されたトレンチ型強誘電体キャパシタと、前記半導体基板中に形成され、前記トレンチ型強誘電体キャパシタの他方の電極に接続された配線とを具備する。
【選択図】図２
Description
本発明は、強誘電体膜を使用した半導体記憶装置に係り、特に、微細化に適した構造を有する半導体記憶装置及びその製造方法に関する。
ＤＲＡＭ（dynamic random access memory）をはじめとする半導体記憶装置は、高集積化を実現するために微細化にともなって３次元構造を採用してきている。従来構造のトレンチ型強誘電体メモリ（ＦｅＲＡＭ：ferroelectric random access memory）を図４４に示す。図４４は、断面構造を説明するための図であり、（ａ）は独立したトレンチ型ＦｅＲＡＭを、（ｂ）は直列接続されたトレンチ型ＦｅＲＡＭを示す。図４４に示したように、ＭＯＳ（metal oxide semiconductor）トランジスタ４０及びこの一方のソース／ドレイン４６ａに形成された下部電極５６、強誘電体５８膜及び上部電極６０からなるトレンチ型強誘電体キャパシタ５０を有する。キャパシタの上部電極６０は、第１のプラグ８６を介してプレート線９０に接続される。さらに、図４４（ｂ）に示した直列接続されたトレンチ型ＦｅＲＡＭでは、プレート線９０は、第２のプラグ８４を介してＭＯＳトランジスタの他方のソース／ドレイン４６ｂに接続される。このトレンチ型ＦｅＲＡＭでは、キャパシタ５０の上部電極６０からプレート線９０に接続するコンタクトプラグ８２を引き出さなければならないため、この部分に加工余裕（Ａ）が必要になり微細化に対しては限界がある。さらに、図４４（ｂ）に示した直列接続されたトレンチ型ＦｅＲＡＭは、共通に接続された下部電極５６ａ，５６ｂに対して、それぞれの上部電極６０ａ，６０ｂは、別のプレート線９０ａ，９０ｂに接続される。このプレート線間の間隔（Ｂ）を確保することも微細化に対する障害になっている。
一方、従来構造のスタック型ＦｅＲＡＭを図４５に示す。図４５は、断面構造を説明するための図であり、（ａ）は独立したスタック型ＦｅＲＡＭを、（ｂ）は直列接続されたスタック型ＦｅＲＡＭを示す。図４５に示したように、ＭＯＳトランジスタ４０と、この一方のソース／ドレイン４６ａに形成された第１のプラグ８２上に柱状の下部電極５６、強誘電体５８膜及び上部電極６０からなるキャパシタ５１を有する。この上部電極６０は、第３のプラグ８６を介してプレート線９０に接続される。さらに、図４５（ｂ）に示した直列接続されたスタック型ＦｅＲＡＭでは、プレート線９０は、第２のプラグ８４を介してＭＯＳトランジスタ４０の他方のソース／ドレイン４６ｂに接続される。このスタック型ＦｅＲＡＭでは、微細化とともに以下に示すような微細加工そのものが問題になってきている。例えば、コンタクトプラグ８２とキャパシタ５１との位置合せ（Ｃ）、隣接するキャパシタ５１間の加工余裕（Ｄ）、分離されたプレート線９０間の間隔（Ｂ）、柱状の下部電極５６のエッチング加工（Ｅ）、キャパシタ５１上方のプレート配線９０ｂとソース／ドレイン４６ｂとを接続するコンタクトプラグ８６の加工（Ｆ）等が問題としてあげられる。
また、特許文献１には、さらに他の３次元構造のＦｅＲＡＭが開示されている。このＦｅＲＡＭは、キャパシタに使用する強誘電体膜の特性劣化を抑制するためにキャパシタを平坦な構造にしたものである。シリコン基板１０１上に、エピタキシャル成長させた第１の電極１０４、強誘電体膜１０５及び第２の電極１０６からなるキャパシタが形成される。このキャパシタを有する基板上に、絶縁膜１１０を介してＳＯＩ（silicon on insulator）層１０９が形成される。このＳＯＩ層１０９にＭＯＳトランジスタが形成される。第１の電極１０４は、プレート線の機能をも有する。この構造は、ＭＯＳトランジスタの下方の領域をキャパシタに使用できるため、この点では微細化に対して優れた構造といえる。しかし、キャパシタをエピタキシャル成長によって形成しているが、異種の材料を使用するエピタキシャル成長、いわゆるヘテロエピタキシャル成長は、極めて高度な技術であり、使用できる材料に制約がある。これに加えて、ＳＯＩ構造を採用しているため、さらに製造プロセスが複雑である。
特開平１０−３０３３９６号公報
本発明の目的は、微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置及びその製造方法を提供することである。
上記の課題は、本発明に係る以下の半導体記憶装置及びその製造方法によって解決される。
本発明の１態様による半導体装置は、半導体基板の表面領域に形成された電界効果型トランジスタと、前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に形成され、一方の電極が前記ソース／ドレインに接続されたトレンチ型強誘電体キャパシタと、前記半導体基板中に形成され、前記トレンチ型強誘電体キャパシタの他方の電極に接続された配線とを具備することを特徴とする。
本発明の他の態様による半導体記憶装置の製造方法は、半導体基板内に配線用溝を形成する工程と、前記配線溝の内壁に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に配線を形成する工程と、前記配線上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を含む前記半導体基板上に半導体層を形成する工程と、前記半導体層の表面領域に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタの一方のソース／ドレインに前記配線に達するトレンチを形成する工程と、前記トレンチ内に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に前記配線に接続する下部電極を形成する工程と、前記下部電極上に容量強誘電体膜を形成する工程と、前記強誘電体膜上に前記ソース／ドレインに接続する上部電極を形成し、トレンチ型強誘電体キャパシタを形成する工程とを具備することを特徴とする。
本発明によって、微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置及びその製造方法を提供することができる。
本発明は、トレンチ型強誘電体メモリ（ＦｅＲＡＭ）において、プレート線を半導体基板中、例えばシリコン基板中に形成することによって上記の微細化に対する課題を解決して、微細化を容易にしたものである。
以下に、本発明のいくつかの実施形態を添付した図面を参照して詳細に説明する。図面では、一貫して対応するものは同じ参照符号で表わしている。
（第１の実施形態）
第１の実施形態を図１及び図２を用いて説明する。第１の実施形態は、基板中に絶縁膜１４，１８で囲まれたプレート線（ＰＬ）１６を形成した半導体基板１０Ａを用いて、それぞれが独立したトレンチ型強誘電体メモリを形成した例である。
第１の実施形態を図１及び図２を用いて説明する。第１の実施形態は、基板中に絶縁膜１４，１８で囲まれたプレート線（ＰＬ）１６を形成した半導体基板１０Ａを用いて、それぞれが独立したトレンチ型強誘電体メモリを形成した例である。
図１は、本実施形態のトレンチ型ＦｅＲＡＭの平面図である。図２は、その断面構造を説明するための図である。図２（ａ）は、図１に破断線２Ａ−２Ａで示したプレート線（ＰＬ）１６に沿った方向の断面構造を説明するための図である。図２（ｂ）は、図１に破断線２Ｂ−２Ｂで示したＰＬ１６に垂直なワード線（ＷＬ）４４方向の断面構造を説明するための図である。図２（ｂ）においてトレンチ型強誘電体キャパシタ５０、コンタクトプラグ６８、及びゲート電極４４（ＷＬ）は、紙面に垂直な方向のそれぞれ異なる断面に形成されているが、便宜上同時に図示している（以下の図も同様である）。
図１には４つのキャパシタセルＣＥＬＬ１１，１２，２１，２２を示してある。それぞれのキャパシタセル（例えば、ＣＥＬＬ１１）は、１個のＭＯＳトランジスタ４０（ＴＲ１１）と１個のキャパシタ５０（ＣＰ１１）を含む。図２（ａ）に示したように、ＭＯＳトランジスタ４０の一方のソース／ドレイン４６ａには、トレンチ型強誘電体キャパシタ５０が形成される。キャパシタ５０の下部電極５６は、半導体基板１０Ａ中に形成されたＰＬ１６に接続される。他方のソース／ドレイン４６ｂには、半導体基板１０Ａの上方に形成されたビット線（ＢＬ）７２に接続するコンタクトプラグ（ＣＮ）６８が設けられる。キャパシタ５０（ＣＰ１１，１２・・・）の下部電極５６は、図２に示したように半導体基板１０Ａ中でＰＬ１６に共通に接続される。ＢＬ７０は、ＰＬ１６と平行に半導体基板１０Ａの上方に設けられ、コンタクトプラグ６８（ＣＮ１１，１２・・・）と共通に接続される。この構造では、トレンチ型強誘電体キャパシタ５０の下部電極５６とＰＬ１６とは直接接続される。そのため、従来技術で必要であった接続用のコンタクトプラグ（例えば、図４４のコンタクトプラグ８６）を形成する必要がなく、微細化に適した構造である。
第１の実施形態の半導体装置の製造プロセスを図３から図１４を用いて説明する。図は、図２と同様に、断面構造を説明するための図であり、前述したように図示された各部が全て同一断面上に存在するとは限らないが、便宜上同じ図に示してある。図３から図１４の各図（ａ）は、ＰＬに平行な方向の断面構造を説明するための図であり、各図（ｂ）は、（ａ）と直角なＷＬに平行な方向の断面構造を説明するための図である。
（１）まず、絶縁膜１４，１８により基板１２と絶縁されたＰＬ１６を埋め込んだ半導体基板１０Ａを形成する。図３（ａ），（ｂ）に示したように出発材料の基板１２、例えば、シリコン基板にＰＬ配線を形成するためのＰＬ配線溝１６ｔをリソグラフィ及びエッチング技術により形成する。
図４（ａ），（ｂ）に示したように、基板１２全体に第1の絶縁膜１４を、例えば、熱酸化により酸化シリコン（ＳｉＯ２）膜を形成し、ＰＬ配線溝１６ｔの内壁を第１の絶縁膜１４で覆う。そして、基板１２全面にＰＬ配線材料１６を堆積し、ＰＬ配線溝１６ｔを埋める。ＰＬ配線材料としては、例えば、リン、ボロン等の不純物を高濃度にドープしたポリシリコン、モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属を使用することができる。
次に、例えば、ＣＭＰ（chemical-mechanical planarization）によりＰＬ配線溝１６ｔ以外に堆積した配線材料を除去すると同時に、平坦化すると、図５（ａ），（ｂ）に示したＰＬ１６を形成できる。さらに、図６（ａ），（ｂ）に示したように、ＰＬ１６の表面をエッチバックして第２の絶縁膜１８を全面に形成し、ＰＬ１６を第２の絶縁膜１８で覆う。第２の絶縁膜１８としては、例えば、ＣＶＤ法で形成するＳｉＯ２膜若しくはシリコン窒化（ＳｉＮ）膜を使用できる。そして、図７（ａ），（ｂ）に示したように、ＰＬ１６以外のシリコン基板１２上に形成された第１及び第２の絶縁膜１２，１８を除去し、シリコン基板１２表面を露出させる。
次に、エピタキシャル成長によりシリコン基板１２全面にエピタキシャルシリコン層２０を所定の厚さ成長させる。このようにして、図８（ａ），（ｂ）に示した絶縁膜により基板と絶縁されたＰＬ１６が埋め込まれた半導体基板１０Ａを形成できる。ＰＬ１６は、実際には幅が狭いため、ＰＬ１６を覆う絶縁膜１２，１８上にも良好にエピタキシャルシリコン２０層が成長する。
（２）次に、半導体基板１０ＡにＭＯＳトランジスタ４０を形成する。図９（ａ），（ｂ）に示したように、半導体基板１０Ａに素子分離３６を形成し、ゲート絶縁膜４２を全面に形成する。素子分離３６は、例えば、基板１０Ａに浅い溝を形成し、絶縁膜でこの溝を埋めたＳＴＩ(shallow trench isolation)を適用できる。ゲート絶縁膜４２には、例えば、シリコン酸化（ＳｉＯ２）膜、ＳｉＮ膜、シリコン酸窒化（ＳｉＯＮ）膜、若しくはＳｉＯ２膜より高い誘電率を有するタンタル酸化（Ｔａ２Ｏ５）膜などの高誘電率絶縁膜を使用することができる。
ゲート絶縁膜４２上にゲート電極４４を形成するための導電性材料、例えば、リン（Ｐ）、ホウ素（Ｂ）を高濃度に添加した多結晶シリコン膜を堆積する。この多結晶シリコン膜をリソグラフィ及びエッチング技術によって加工し、ゲート電極４４を形成する。ゲート電極４４には、多結晶シリコンの他に、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属、若しくはこれらの金属のシリサイドを使用することができる。ゲート電極４４は、図１に示したようにキャパシタセル間のＭＯＳトランジスタ４０を図のタテ方向に接続し、ワード線（ＷＬ）４４として働く。その後、ゲート電極４４をマスクとしてソース／ドレイン４６をイオン注入及びアニールにより形成する。
このようにして、半導体基板１０ＡにＭＯＳトランジスタ４０を形成できる。
（３）このＭＯＳトランジスタ４０の一方のソース／ドレイン４６ａにトレンチ型強誘電体キャパシタ５０を形成する。図１０（ａ），（ｂ）に示したように、ソース／ドレイン４６ａにＰＬ１６に達する深さのキャパシタ用トレンチ５２を形成する。トレンチ５２の内壁をトレンチサイドウォール絶縁膜５４で覆う。トレンチサイドウォール絶縁膜５４は、例えば、熱酸化によるＳｉＯ２膜を使用できる。この他に、ＣＶＤ−ＳｉＯ２膜、ＳｉＮ膜、アルミニウム酸化（Ａｌ２Ｏ３）膜、ハフニウム酸化（ＨｆＯ２）膜を使用できる。
トレンチサイドウォール絶縁膜５４の上部を除去するために、トレンチ５２をレジスト（図示していない）で埋め、そしてレジストの上部をソース／ドレイン４６の拡散深さより浅い深さだけ除去する。このレジストをマスクとしてキャパシタ用トレンチ５２上部のトレンチサイドウォール絶縁膜５４を除去する。その後、トレンチ５２内のレジストを除去し、異方性ドライエッチングによりトレンチ５２底部のトレンチサイドウォール絶縁膜５４を除去する。
次に、強誘電体キャパシタ５０の下部電極５６用材料をトレンチ５２内部のトレンチサイドウォール絶縁膜５４上に堆積する。下部電極５６は、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、白金（Ｐｔ）を含む材料を使用することができる。そして、トレンチサイドウォール絶縁膜５４の上部を除去した方法と同様にして、図１１（ａ），（ｂ）に示したように、下部電極５６の上部をエッチバックする。下部電極５６のエッチバックは、トレンチサイドウォール絶縁膜５４の上部が露出するまで行う。また、トレンチ５２底部の絶縁膜５４が除去されているため、下部電極５６は、ＰＬ１６に直接接続される。
続いて、トレンチ５２内の下部電極５６上に強誘電体膜５８を堆積する。強誘電体膜５８としては、ペロブスカイト構造の金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）を使用することができる。強誘電体膜５８の上部も、下部電極５６と同様にエッチバックする。エッチバックをした結果、図１１（ａ），（ｂ）に示したように、強誘電体膜５８の上部は、トレンチサイドウォール絶縁膜５４と接している。
そして、上部電極６０を堆積し、エッチバックにより表面を平坦化する。上部電極６０は、トレンチサイドウォール絶縁膜５４の上方でソース／ドレイン４６ａに接する。上部電極６０としては、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，Ｐｔを使用することができる。このようにして、図１２（ａ），（ｂ）に示したように、上部電極６０がソース／ドレイン４６ａに接続され、下部電極５６がＰＬ１６に接続されたトレンチ型強誘電体キャパシタ５０が形成される。
（４）次に、半導体基板１０Ａ上に水素拡散防止膜６２及び層間絶縁膜６４を形成する。まず、これらの絶縁膜を形成する前に酸素を含む雰囲気中でアニールを行い、トレンチ型強誘電体キャパシタ５０の形成時に強誘電体膜５８に与えられたダメージを回復させる。そして、図１３（ａ），（ｂ）に示したように、全面に水素拡散防止膜６２を形成する。水素拡散防止膜６２として、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、酸化チタン（ＴｉＯ２）等を使用できる。さらに、水素拡散防止膜６２の全面に層間絶縁膜６４を形成して、例えば、ＣＭＰにより平坦化して、図１３（ａ），（ｂ）に示した構造を形成する。
（５）次に、ＭＯＳトランジスタ４０の他方のソース／ドレイン４６ｂに接続するＢＬ７０を形成する。図１４（ａ），（ｂ）に示したように、ソース／ドレイン４６ｂ上の層間絶縁膜６４及び水素拡散防止膜６２に、コンタクトホール６８ｈ及び層間絶縁膜６４にＢＬ配線溝７０ｔを順にリソグラフィ及びエッチング技術により形成する。このコンタクトホール６８ｈ及びＢＬ配線溝７０ｔを配線材料、例えば、リンドープ多結晶シリコン若しくはＷを堆積して埋める。そして、例えば、ＣＭＰで表面を平坦化すると同時に、ＢＬ配線溝７０ｔ以外に堆積した配線材料を除去する。このようにして、ＢＬ７０及びＢＬ７０とソース／ドレイン４６ｂを接続するコンタクトプラグ６８を形成できる。
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体装置を完成する。
このようにして、絶縁膜により基板と絶縁され、基板に埋め込まれたＰＬ配線１６を有する半導体基板１０Ａにトレンチ型強誘電体メモリを形成できる。
本実施形態による、強誘電体メモリを含む半導体装置は、微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置である。すなわち、ＰＬ配線１６とトレンチ強誘電体キャパシタ５０の下部電極５６が直接接続され、コンタクトプラグによる引出しが不要である。さらに、半導体基板１０Ａ中のＰＬ配線１６と基板１０Ａ上方に形成されるＢＬ配線７０とは、平面的に重なった位置に形成できるため、高集積化に適した構造である。また、使用できる材料も、従来の平面型及びトレンチ型の強誘電体メモリと同様のものを使用できる。
（第２の実施形態）
第２の実施形態を図１５及び図１６を用いて説明する。第２の実施形態は、ｐｎ接合により基板と絶縁されたプレート線（ＰＬ）２６を形成した半導体基板１０Ｂ中に、トランジスタ−キャパシタ（ＴＣ）並列ユニット直列接続型のトレンチ型強誘電体メモリの一例である。図１５は、本実施形態のトレンチ型ＦｅＲＡＭの平面図である。図１６（ａ）は、図１５に破断線１６Ａ−１６Ａで示したプレート線（ＰＬ）２６に沿った方向の断面構造を説明するための図である。図１６（ｂ）は、図１５に破断線１６Ｂ−１６Ｂで示したＰＬ２６に垂直なワード線（ＷＬ）４４に平行な方向の断面構造を説明するための図である。
第２の実施形態を図１５及び図１６を用いて説明する。第２の実施形態は、ｐｎ接合により基板と絶縁されたプレート線（ＰＬ）２６を形成した半導体基板１０Ｂ中に、トランジスタ−キャパシタ（ＴＣ）並列ユニット直列接続型のトレンチ型強誘電体メモリの一例である。図１５は、本実施形態のトレンチ型ＦｅＲＡＭの平面図である。図１６（ａ）は、図１５に破断線１６Ａ−１６Ａで示したプレート線（ＰＬ）２６に沿った方向の断面構造を説明するための図である。図１６（ｂ）は、図１５に破断線１６Ｂ−１６Ｂで示したＰＬ２６に垂直なワード線（ＷＬ）４４に平行な方向の断面構造を説明するための図である。
図１５には、８個のＴＣ並列ユニットセルを示してあるが、２つのユニットセル（ＣＥＬＬ１１，１２）のみを点線で囲ってある。ＴＣ並列ユニットセル（例えば、ＣＥＬＬ１１）は、並列に接続された１のＭＯＳトランジスタ（ＴＲ１１）と１のトレンチ型強誘電体キャパシタ（ＣＰ１１）とを含む。図１６（ａ）に示したように、両端を除くＭＯＳトランジスタ４０の各ソース／ドレイン４６は、それぞれ両側の２つのＭＯＳトランジスタ４０で共有される。両端のソース／ドレイン４６には、１個のトレンチ型強誘電体キャパシタ５０が形成され、その内側の奇数番目のソース／ドレイン４６には、２個のトレンチ型強誘電体キャパシタ５０が形成される。偶数番目のソース／ドレイン４６には、そのソース／ドレインとＰＬ２６とを接続するトレンチコンタクト８０が形成される。（２Ｎ−１）と２Ｎ番目（Ｎは整数）のトレンチ型強誘電体キャパシタ５０の下部電極５６は、Ｎ番目のＰＬ２６に接続される。Ｎ番目のＰＬ２６は、Ｎ番目のトレンチコンタクト８０に接続される。
例えば、ＭＯＳトランジスタ４０ａの一方のソース／ドレイン４６ａにはトレンチ型強誘電体キャパシタ５０ａが形成され、その上部電極６０ａはソース／ドレイン４６ａに接続される。下部電極５６ａは、半導体基板１０Ｂ中に形成されたＰＬ２６ａに直接接続される。ＭＯＳトランジスタ４０ａの他方のソース／ドレイン４６ｂはトレンチコンタクト８０を介してＰＬ２６ａに接続される。ＴＣ並列ユニット直列接続型のトレンチ型強誘電体メモリ２００は、このユニットセルが直列に接続されたものである。
その接続を以下に説明する。すなわち、ＭＯＳトランジスタ４０ａと４０ｂとは、ソース／ドレイン４６ｂを共有する。さらに、ＭＯＳトランジスタ４０ｂと４０ｃは、ソース／ドレイン４６ｃを共有する。トレンチ型強誘電体キャパシタ５０ａと５０ｂの下部電極５６ａと５６ｂとは、ＰＬ２６ａで共通に接続される。各ＰＬ２６は、２つのトレンチ型強誘電体キャパシタ５０を接続するだけであるので、トレンチ型強誘電体キャパシタ５０ｃと５０ｄの下部電極５６ｃと５６ｄとは、ＰＬ２６ａとは絶縁されたＰＬ２６ｂに共通に接続される。また、トレンチ型強誘電体キャパシタ５０ｂと５０ｃのそれぞれの上部電極６０ｂと６０ｃとは、ＭＯＳトランジスタ４０ｂのソース／ドレイン４６ｃに共通に接続される。このソース／ドレイン４６ｃは、ＭＯＳトランジスタ４０ｂと４０ｃとで共有される。これを繰り返してＴＣ並列ユニット直列接続型強誘電体メモリが形成される。
第２の実施形態の半導体装置の製造プロセスを図１７から図２３を用いて説明する。図は、図２と同様に、断面構造を説明するための図であり、図示された各部位が全て同一断面上に存在するのではない。図１７から図２３の各図（ａ）は、ＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬに平行な方向の断面構造を説明するための図である。
（１）まず、ＰＬ２６を埋め込んだ半導体基板１０Ｂを形成する。上述したように、各ＰＬ２６は、２個のトレンチ型強誘電体キャパシタ５０だけを接続するように、短く分離されている。図１７（ａ），（ｂ）に示したように出発材料の基板１２、例えば、シリコン基板にＰＬ配線と基板とを絶縁するために、例えば、ボロンを高濃度にドープした第１のｐ＋シリコン層２４を形成する。第１のｐ＋シリコン層２４は、例えば、熱拡散によって、若しくはｐ＋ドープト非晶質シリコンを堆積後、固相エピタキシャル成長によって形成できる。この第１のｐ＋シリコン層２４にＰＬ配線２６を形成するための短く分断されたＰＬ配線溝２６ｔをリソグラフィ及びエッチング技術により形成する。
次に、図１８（ａ），（ｂ）に示したように、基板１２全体にＰＬ配線材料である、例えば、リンを高濃度にドープしたｎ＋シリコン層２６を形成する。ｎ＋シリコン層２６も、第１のｐ＋シリコン層２４と同様に、例えば、ｎ＋ドープト非晶質シリコンを堆積後、固相エピタキシャル成長によって形成できる。ＰＬ配線溝２６ｔ以外に堆積されたｎ＋シリコン層２６を、例えば、ＣＭＰより除去する。そして、基板１２全面に第２のｐ＋シリコン層２８を堆積する。このようにしてＰＬ配線になるｎ＋シリコン層２６は、その周囲がｐ＋シリコン層２４，２８で囲まれ、基板１２と電気的に絶縁される。第１及び第２のｐ＋シリコン層２２，２８及びｎ＋シリコン層２６の全てをドープト非晶質シリコンで形成する場合には、固相エピタキシャル成長を一括して行うこともできる。
次に、エピタキシャル成長によりシリコン基板１２全面に、例えば、エピタキシャルシリコン層２０を所定の厚さ成長させて、図１９（ａ），（ｂ）に示したＰＬ２６を埋め込んだ半導体基板１０Ｂを形成できる。このようにして、ｐｎ接合により基板と絶縁され、短く分離されたＰＬ２６を半導体基板１０Ｂ中に形成できる。
（２）次に、半導体基板１０ＢにＭＯＳトランジスタ４０を形成する。図２０（ａ），（ｂ）は、半導体基板１０ＢにＭＯＳトランジスタ４０を形成した図である。第１の実施形態の図９とは、パターンが異なるだけで製造プロセスは同じであるため、詳細な説明は省略する。図中には、素子分離３６、ゲート絶縁膜４２、ゲート電極４４、及びソース／ドレイン４６が示されている。そして、例えば、ＭＯＳトランジスタ４０ａと４０ｂは、ソース／ドレイン４６ｂを共有し、ＭＯＳトランジスタ４０ｂと４０ｃとは、ソース／ドレイン４６ｃを共有するように配置してある。
（３）このＭＯＳトランジスタ４０の奇数番目のソース／ドレイン４６に、トレンチ型強誘電体キャパシタ５０を形成する。ただし、両端を除く内側の奇数番目のソース／ドレイン４６（例えば、ソース／ドレイン４６ｃ）には、２個のトレンチ型強誘電体キャパシタ５０ｂ、５０ｃを形成する。トレンチ型強誘電体キャパシタ５０の形成方法は、第１の実施形態と同じであるため詳細な説明は省略する。図２１（ａ），（ｂ）に示したように、奇数番目のソース／ドレイン４６には、トレンチサイドウォール絶縁膜５４、下部電極５６、容量絶縁膜である強誘電体膜５８及び上部電極６０を含むトレンチ型強誘電体キャパシタ５０が形成される。トレンチ型強誘電体キャパシタ５０の下部電極５６はＰＬ２６に直接接続され、上部電極６０はソース／ドレイン４６に接続される。２つのトレンチ型強誘電体キャパシタ５０ａ，５０ｂの下部電極５６ａ，５６ｂは、共通の短いＰＬ２６ａに接続される。
（４）次に、ＭＯＳトランジスタ４０の偶数番目のソース／ドレイン４６は、トレンチコンタクト８０を形成する。トレンチコンタクト８０の製造方法は、トレンチ型強誘電体キャパシタ５０の製造方法の一部とほぼ同じであるので、簡単に説明する。
図２２（ａ）に示したように、偶数番目のソース／ドレイン４６（例えば，４６ｂ）にＰＬ２６（例えば、ＰＬ２６ａ）に達する深さのコンタクト用トレンチ８０ｔを形成する。トレンチ８０ｔの内壁をトレンチサイドウォール絶縁膜７８で覆う。トレンチサイドウォール絶縁膜７８は、例えば、熱酸化によるＳｉＯ２膜を使用できる。トレンチサイドウォール絶縁膜７８の上部を除去し、ソース／ドレイン４６とのコンタクト部を形成する。そして、トレンチ８０ｔ底部のトレンチ絶縁膜７８を異方性ドライエッチングにより除去してトレンチコンタクト８０とＰＬ２６とのコンタクト部を形成する。
その後、プラグ用材料である、例えば、ｎ＋ポリシリコンを全面に堆積してトレンチ８０ｔ内部を埋める。そして、エッチバックにより表面のポリシリコンを除去すると同時に平坦化して、図２２に示したトレンチコンタクト８０を形成できる。
（５）次に、水素拡散防止膜６２及び層間絶縁膜６４を形成する。まず、これらの絶縁膜を形成する前に酸素を含む雰囲気中でアニールを行い、トレンチ型強誘電体キャパシタ５０の形成時に強誘電体膜５８に与えられたダメージを回復させる。そして、図２３（ａ），（ｂ）に示したように、全面に水素拡散防止膜６２を形成する。水素拡散防止膜６２として、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２等を使用できる。さらに、水素拡散防止膜６２の全面に層間絶縁膜６４を形成して、例えば、ＣＭＰにより平坦化して、図２３（ａ），（ｂ）に示した構造を形成する。
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体装置を完成する。
このようにして、ｐｎ接合により基板と絶縁され、基板に埋め込まれたＰＬ配線２６を有する半導体基板１０ＢにＴＣ並列ユニット直列接続型のトレンチ型強誘電体メモリを形成できる。
本実施形態による、強誘電体メモリを含む半導体装置は、微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置である。すなわち、ＰＬ配線２６とトレンチ型強誘電体キャパシタ５０の下部電極５６とが直接接続され、コンタクトプラグによる引出しが不要であるため、高集積化に適した構造である。また、使用できる材料も、従来の平面型及びトレンチ型の強誘電体メモリと同様のものを使用できる。
（第３の実施形態）
第３の実施形態を図２４（ａ），（ｂ）に示す。第３の実施形態は、基板中に絶縁膜で絶縁されたＰＬ１６を埋め込んで形成した半導体基板１０Ｃに、埋め込み酸化膜３２（ＢＯＸ：Buried Oxide）を介して形成したＳＯＩ(Silicon On Insulator)層３４を有するＳＯＩ構造の半導体基板１１を使用する。この基板１１にＴＣ並列ユニット直列接続型のトレンチ型強誘電体メモリ（ＦｅＲＡＭ）を形成する例である。図２４（ａ）は、ＰＬ１６に沿った方向の断面構造を説明するための図であり、図２４（ｂ）は、ＰＬ１６に垂直なＷＬ４４に平行な方向の断面構造を説明するための図である。本実施形態のＰＬ１６は、図２４（ａ），（ｂ）に示したように第１の実施形態と同様に、絶縁膜１４，１８により基板と絶縁されたＰＬ１６であるが、ＰＬ１６の長手方向の隣接するＰＬ１６間の分離の信頼性をさらに高めるために、プレート線（ＰＬ）分離３０で分離したものである。
第３の実施形態を図２４（ａ），（ｂ）に示す。第３の実施形態は、基板中に絶縁膜で絶縁されたＰＬ１６を埋め込んで形成した半導体基板１０Ｃに、埋め込み酸化膜３２（ＢＯＸ：Buried Oxide）を介して形成したＳＯＩ(Silicon On Insulator)層３４を有するＳＯＩ構造の半導体基板１１を使用する。この基板１１にＴＣ並列ユニット直列接続型のトレンチ型強誘電体メモリ（ＦｅＲＡＭ）を形成する例である。図２４（ａ）は、ＰＬ１６に沿った方向の断面構造を説明するための図であり、図２４（ｂ）は、ＰＬ１６に垂直なＷＬ４４に平行な方向の断面構造を説明するための図である。本実施形態のＰＬ１６は、図２４（ａ），（ｂ）に示したように第１の実施形態と同様に、絶縁膜１４，１８により基板と絶縁されたＰＬ１６であるが、ＰＬ１６の長手方向の隣接するＰＬ１６間の分離の信頼性をさらに高めるために、プレート線（ＰＬ）分離３０で分離したものである。
ＳＯＩ構造の半導体基板１１の製造工程を中心に、本実施形態の製造工程を以下に説明する。
（１）ＳＯＩ構造の半導体基板１１を形成するための支持基板１０Ｃ（ハンドルウェーハ）中に、図２５（ａ），（ｂ）に示した、絶縁膜１４，１８で絶縁されたＰＬ１６を形成する。この製造法方法は、例えば、第１の実施形態と同様に長いＰＬ１６を形成する。ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭでは、第２の実施形態のように短く分離されたＰＬ１６が必要である。ＰＬ１６を短く分離分離するために、ＭＯＳトランジスタ４０のＳＴＩ構造の素子分離と同様にして、ＰＬ１６にＰＬ分離３０を形成する。
次に、シリコン層２０をエピタキシャル成長により形成する。ただし、エピタキシャルシリコン層２０の厚さは、ＳＯＩウェーハの形成方法に依存してそれぞれの方法に適した厚さに調整する。例えば、ＳＯＩウェーハを張り合わせ法により形成する場合には、エピタキシャルシリコン層２０の厚さを薄くする。高エネルギー酸素イオン注入法によりＳＯＩウェーハを形成する場合には、エピタキシャルシリコン層２０の厚さを調整する必要がない。このようにしてＳＯＩ基板を形成するための支持基板１０Ｃを形成できる。図２５は，張り合わせ法に適したようにエピタキシャルシリコン層２０を薄く形成している。
（２）この支持基板１０Ｃを使用して図２６（ａ），（ｂ）に示したＳＯＩ構造の半導体基板１１を、例えば、張り合わせ法、イオン注入法等により形成する。張り合わせ法では、支持基板と張り合わせウェーハを準備する。張り合わせウェーハは、例えば、多孔質シリコン上に単結晶シリコン膜を形成したウェーハ、高濃度の水素を表面近傍にイオン注入したウェーハを利用できる。支持基板１０Ｃ若しくは張り合わせウェーハのいずれか若しくは両方に埋め込み酸化膜にする酸化膜（ＳｉＯ２）を形成した後、支持基板１０Ｃと張り合わせウェーハとを接合する。そして、例えば、上記多孔質シリコン層若しくは水素イオン注入層で張り合わせウェーハを剥離し、支持基板１０Ｃ上にＢＯＸ層３２及びＳＯＩ層３４を形成する。
このようにして、図２６（ａ），（ｂ）のような、ＰＬ分離３０で分離されたＰＬ１６を有する支持基板１０Ｃ上に、ＢＯＸ層３２を介してＳＯＩ層３４を形成したＳＯＩ構造の半導体基板１１を形成できる。
（３）次に、このＳＯＩ構造の半導体基板１１にＭＯＳトランジスタ４０を形成する。図２７（ａ），（ｂ）は、半導体基板１１のＳＯＩ層３４にＭＯＳトランジスタ４０を形成した図である。製造プロセスは、第２の実施形態と同じであるため、詳細な説明は省略する。図中には、素子分離３６、ゲート絶縁膜４２、ゲート電極４４、及びソース／ドレイン４６が示されている。ただし、素子分離３６の形成は、第２の実施形態で使用したＳＴＩ３６に加えて、熱酸化により所定の領域のＳＯＩ層３４全体を酸化して形成することもできる。
（４）図２８（ａ），（ｂ）に示したように、このＭＯＳトランジスタ４０のソース／ドレイン４６に、トレンチ型強誘電体キャパシタ５０を形成する。両端のソース／ドレイン４６（例えば、ソース／ドレイン４６ａ）には１個のトレンチ型強誘電体キャパシタ５０ａを、両端を除く内側の奇数番目のソース／ドレイン４６（例えば、ソース／ドレイン４６ｃ）には、２個のトレンチ型強誘電体キャパシタ５０ｂ，５０ｃを形成する。トレンチ型強誘電体キャパシタ５０の下部電極５６は基板中でＰＬ分離３０により分離されたＰＬ１６に直接接続し、上部電極６０はソース／ドレイン４６に接続する。（２Ｎ−１）と２Ｎ番目（Ｎは整数）のトレンチ型強誘電体キャパシタ５０の下部電極５６（例えば、５６ａ，５６ｂ）は、Ｎ番目のＰＬ１６（例えば、１６ａ）に接続される。
次に、ＭＯＳトランジスタ４０の偶数番目のソース／ドレイン４６（例えば、４６ｂ）に、トレンチコンタクト８０を形成する。Ｎ番目のＰＬ１６（例えば、１６ａ）は、Ｎ番目のトレンチコンタクト８０（例えば、８０ａ）に接続される。
そして、半導体基板１１の表面に、水素拡散防止膜６２及び層間絶縁膜６４を堆積し、平坦化して図２８（ａ），（ｂ）に示した構造を形成できる。
このようにして、絶縁膜により基板と絶縁されＰＬ分離３０により分離されたＰＬ配線１６を有するＳＯＩ構造の半導体基板１１にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成できる。
さらに、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体装置を完成する。
本実施形態による、基板中に埋め込まれたＰＬ分離３０で分離されたＰＬ１６、ＢＯＸ層３２及びＳＯＩ層３４を有する半導体基板１１中に形成したトレンチ型強誘電体メモリを含む半導体装置は、微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置である。すなわち、ＰＬ配線１６とトレンチ型強誘電体キャパシタ５０の下部電極５６が直接接続され、コンタクトプラグによる引出しが不要であるため、高集積化に適した構造である。また、使用できる材料も、従来の平面型及びトレンチ型の強誘電体メモリと同様のものを使用できる。
本発明の第１から第３の実施形態は、種々の変形をして実施することができる。そのいくつかの例を以下に、図２９から図４３を用いて示す。それぞれの図は、その断面構造を説明するための図である。各図（ａ）は、ＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、ＰＬに垂直なＷＬ方向に平行な方向の断面構造を説明するための図である。
変形例１から３は、独立したトレンチ型ＦｅＲＡＭに関する例である。
（変形例１）
第１の実施形態は、絶縁膜により基板と絶縁されたＰＬ１６を埋め込んで形成した半導体基板１０Ａを使用して独立したトレンチ型ＦｅＲＡＭを形成する例を示したが、第２の実施形態で使用したｐｎ接合により基板と絶縁されたＰＬ２６を埋め込んで形成した半導体基板１０Ｂを使用することも可能である。
第１の実施形態は、絶縁膜により基板と絶縁されたＰＬ１６を埋め込んで形成した半導体基板１０Ａを使用して独立したトレンチ型ＦｅＲＡＭを形成する例を示したが、第２の実施形態で使用したｐｎ接合により基板と絶縁されたＰＬ２６を埋め込んで形成した半導体基板１０Ｂを使用することも可能である。
変形例１は、図２９に示したように、基板中にｐｎ接合により絶縁されたＰＬ配線２６を形成した半導体基板１０Ｂを用いて、それぞれが独立したトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ｂには、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６を形成してある。この半導体基板１０ＢにＭＯＳトランジスタ４０及び素子分離３６を形成する。ＭＯＳトランジスタ４０（例えば、４０ａ）の一方のソース／ドレイン４６（例えば、４６ａ）にトレンチ型強誘電体キャパシタ５０（例えば、５０ａ）を形成する。トレンチ型強誘電体キャパシタ５０の下部電極５６（例えば、５６ａ）は、ＰＬ２６に直接接続される。上部電極６０（例えば、６０ａ）は、ソース／ドレイン４６（例えば、４６ａ）にこれも直接接続される。ＭＯＳトランジスタ４０（例えば、４０ａ）の他方のソース／ドレイン４６（例えば、４６ｂ）には、上方に形成するＢＬ７０と接続するためのコンタクトプラグ６８を形成する。
このようにして、変形例１による微細化及び高集積化に適した構造を有するトレンチ型ＦｅＲＡＭを含む半導体装置を形成できる。
（変形例２）
変形例２は、図３０に示したように、第１の実施形態の半導体基板１０Ａ中に形成したＰＬ１６間及びトレンチ型強誘電体キャパシタ５０間を分離するプレート間分離３８を形成した例である。
変形例２は、図３０に示したように、第１の実施形態の半導体基板１０Ａ中に形成したＰＬ１６間及びトレンチ型強誘電体キャパシタ５０間を分離するプレート間分離３８を形成した例である。
半導体基板１０Ａには、第１及び第２の絶縁膜１４，１８により基板１２と絶縁されたＰＬ１６を形成してある。この半導体基板１０ＡにＭＯＳトランジスタ４０、素子分離３６及びプレート間分離３８を形成する。プレート間分離３８は、ＷＬ４４方向のＭＯＳトランジスタ４０の分離とＰＬ１６間の分離を同時に行う。そのため、ＰＬ１６の下端より深いディープトレンチ分離である。プレート間分離３８は、素子分離３６と同様にＭＯＳトランジスタ４０の形成前に形成することもできるが、トレンチ型強誘電体キャパシタ５０の形成後に形成することができる。ＭＯＳトランジスタ４０、トレンチ型強誘電体キャパシタ５０及びプレート間分離３８を有するメモリユニットを形成した後に、上方に形成するＢＬ７０と接続するためのコンタクトプラグ６８及びＢＬ７０を形成する。
この変形例２のプレート間分離３８を使用する構造によって、半導体装置が微細化されてＰＬ１６間の間隔が小さくなった場合でも、ＭＯＳトランジスタ４０間、トレンチ型強誘電体キャパシタ５０間及びＰＬ１６間の分離の信頼性を高めることができる。
（変形例３）
変形例３は、図３１に示したように、変形例１のｐｎ接合により基板と絶縁されたＰＬ２６を有する半導体基板１０Ｂを使用した独立したトレンチ型ＦｅＲＡＭに、変形例２で使用したプレート間分離３８を適用した例である。
変形例３は、図３１に示したように、変形例１のｐｎ接合により基板と絶縁されたＰＬ２６を有する半導体基板１０Ｂを使用した独立したトレンチ型ＦｅＲＡＭに、変形例２で使用したプレート間分離３８を適用した例である。
半導体基板１０Ｂには、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６を形成してある。この半導体基板１０ＢにＭＯＳトランジスタ４０、素子分離３６及びプレート間分離３８を形成する。ＭＯＳトランジスタ４０ａの一方のソース／ドレイン４６ａにトレンチ型強誘電体キャパシタ５０を形成する。トレンチ型強誘電体キャパシタ５０の下部電極５６は、ＰＬ２６に直接接続される。上部電極６０は、ソース／ドレイン４６ａにこれも直接接続される。ＭＯＳトランジスタ４０ａの他方のソース／ドレイン４６ｂには、上方に形成するＢＬ７０と接続するためのコンタクトプラグ６８を形成する。
このプレート間分離３８を使用する変形例３の構造 この変形例２のプレート間分離３８を使用する構造によって、半導体装置が微細化されてＰＬ１６間の間隔が小さくなった場合でも、ＭＯＳトランジスタ４０間、トレンチ型強誘電体キャパシタ５０間及びＰＬ１６間の分離の信頼性を高めることができる。
本変形例によって、半導体装置が微細化されてＰＬ２６間の間隔が小さくなった場合でも、ＭＯＳトランジスタ４０間、トレンチ型強誘電体キャパシタ５０間及びＰＬ２６間の分離の信頼性を高めることができる。
変形例４から１０は、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭに関する例である。
（変形例４）
変形例４は、図３２に示したように、第２の実施形態のＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを、第１の実施形態で用いた絶縁膜により基板と絶縁したＰＬ１６を有する半導体基板１０Ａを使用して形成した例である。
変形例４は、図３２に示したように、第２の実施形態のＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを、第１の実施形態で用いた絶縁膜により基板と絶縁したＰＬ１６を有する半導体基板１０Ａを使用して形成した例である。
半導体基板１０Ａには、第１及び第２の絶縁膜１４，１８により基板１２と絶縁されたＰＬ１６を形成してある。この半導体基板１０Ａに第２の実施形態と同様にＭＯＳトランジスタ４０及びＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成する。ＭＯＳトランジスタ４０の奇数番目のソース／ドレイン４６に、トレンチ型強誘電体キャパシタ５０を形成する。トレンチ型強誘電体キャパシタ５０の下部電極５６は基板中で分離された１つのＰＬ１６に直接接続され、上部電極６０はソース／ドレイン４６に接続される。ＭＯＳトランジスタ４０の偶数番目のソース／ドレイン４６に、トレンチコンタクト８０を形成する。Ｎ番目のトレンチコンタクト８０は、Ｎ番目のＰＬ１６に接続される。
このようにして、絶縁膜により基板１２と絶縁されたＰＬ１６を有する半導体基板１０ＡにＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成できる。
（変形例５）
変形例５は、図３３に示したように、変形例４で使用した絶縁膜により基板１２と絶縁されたＰＬ１６を有する半導体基板１０Ａに代えて、第３の実施形態で使用した絶縁膜により基板と絶縁され、さらにＰＬ分離３０により分離されたＰＬ配線１６を有する半導体基板１０ＣにＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例５は、図３３に示したように、変形例４で使用した絶縁膜により基板１２と絶縁されたＰＬ１６を有する半導体基板１０Ａに代えて、第３の実施形態で使用した絶縁膜により基板と絶縁され、さらにＰＬ分離３０により分離されたＰＬ配線１６を有する半導体基板１０ＣにＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ｃには、第１及び第２の絶縁膜１４，１８により基板１２と絶縁され、ＰＬ分離３０により分離されたＰＬ１６を形成してある。この半導体基板１０Ｃに第２の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成する。
本変形例により、ＰＬ間の分離の信頼性を高めることができる。
（変形例６）
変形例６は、図３４に示したように、変形例４で使用した絶縁膜により基板１２と絶縁されたＰＬ１６を有する半導体基板１０Ａに、さらに変形例２で用いたプレート間分離３８を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例６は、図３４に示したように、変形例４で使用した絶縁膜により基板１２と絶縁されたＰＬ１６を有する半導体基板１０Ａに、さらに変形例２で用いたプレート間分離３８を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ａには、第１及び第２の絶縁膜１４，１８により基板１２と絶縁されたＰＬ１６を形成してある。この半導体基板１０Ａに第２の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成するが、素子分離は、素子分離３６及びプレート間分離３８の２つを形成する。プレート間分離３８は、ＷＬ４４方向のＭＯＳトランジスタ４０の分離とＰＬ１６間の分離を同時に行うディープトレンチ分離である。
本変形例によって、半導体装置が微細化されてＰＬ間の間隔が小さくなった場合でも、ＭＯＳトランジスタ間、トレンチ型強誘電体キャパシタ間及びＰＬ間の分離の信頼性を高めることができる。
（変形例７）
変形例７は、図３５に示したように、変形例６に変形例５で用いたＰＬ分離３０をさらに適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例７は、図３５に示したように、変形例６に変形例５で用いたＰＬ分離３０をさらに適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ｃには、第１及び第２の絶縁膜１４，１８により基板１２と絶縁され、ＰＬ分離３０によりさらに分離されたＰＬ１６を形成してある。この半導体基板１０Ｃに第２の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成するが、素子分離は、素子分離３６及びプレート間分離３８の両者を形成する。プレート間分離３８は、ＷＬ４４方向のＭＯＳトランジスタ４０の分離とＰＬ１６間の分離を同時に行うディープトレンチ分離である。
本変形例によって、ＰＬ間の分離の信頼性を高めることができると同時に、半導体装置が微細化されてＰＬ間の間隔が小さくなった場合でも、ＭＯＳトランジスタ間、トレンチ型強誘電体キャパシタ間及びＰＬ間の分離の信頼性を高めることができる。
（変形例８）
変形例８は、図３６に示したように、第２の実施形態にＰＬ分離３０を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例８は、図３６に示したように、第２の実施形態にＰＬ分離３０を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ｄは、基板中に埋め込まれたｐｎ接合により基板と電気的に絶縁したＰＬ２６を、ＰＬ２６の長手方向にＰＬ分離３０で分離した構造を有する基板である。この半導体基板１０Ｄに第２の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成する。
本変形例によって、ＰＬ間の分離の信頼性を高めることができる。
（変形例９）
変形例９は、図３７に示したように、第２の実施形態にプレート間分離３８を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例９は、図３７に示したように、第２の実施形態にプレート間分離３８を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ｂには、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６を形成してある。この半導体基板１０Ｂに第２の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成するが、素子分離は、素子分離３６及びプレート間分離３８の２つを形成する。プレート間分離３８は、ＷＬ４４方向のＭＯＳトランジスタ４０の分離とＰＬ１６間の分離を同時に行うディープトレンチ分離である。
本変形例によって、半導体装置が微細化されてＰＬ間の間隔が小さくなった場合でも、ＭＯＳトランジスタ間、トレンチ型強誘電体キャパシタ間及びＰＬ間の分離の信頼性を高めることができる。
（変形例１０）
変形例１０は、図３８に示したように、ＰＬ分離３０を有する変形例８にプレート間分離３８を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例１０は、図３８に示したように、ＰＬ分離３０を有する変形例８にプレート間分離３８を適用してＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
半導体基板１０Ｄには、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６が形成してあり、さらにＰＬ２６の長手方向にＰＬ分離３０で分離されている。この半導体基板１０Ｄに第２の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成するが、素子分離は、素子分離３６及びプレート間分離３８の２つを形成する。プレート間分離３８は、ＷＬ４４方向のＭＯＳトランジスタ４０の分離とＰＬ１６間の分離を同時に行うディープトレンチ分離である。
本変形例によって、ＰＬ間の分離の信頼性を高めることができると同時に、半導体装置が微細化されてＰＬ間の間隔が小さくなった場合でも、ＭＯＳトランジスタ間、トレンチ型強誘電体キャパシタ間及びＰＬ間の分離の信頼性を高めることができる。
変形例１１から１５は、ＳＯＩ構造を有する半導体基板１１を適用した種々の例である。
（変形例１１）
変形例１１は、第１の実施形態の絶縁膜で絶縁したＰＬ１６を形成した半導体基板１０Ａを支持基板にしてＳＯＩ構造の半導体基板１１を形成して、それぞれが独立したトレンチ型ＦｅＲＡＭを形成した例である。
変形例１１は、第１の実施形態の絶縁膜で絶縁したＰＬ１６を形成した半導体基板１０Ａを支持基板にしてＳＯＩ構造の半導体基板１１を形成して、それぞれが独立したトレンチ型ＦｅＲＡＭを形成した例である。
図３９に示したように、本変形例は、第１及び第２の絶縁膜１４，１８により基板１２と絶縁されたＰＬ１６を形成した半導体基板１０Ａを支持基板として、ＢＯＸ層３２を介してＳＯＩ層３４を形成したＳＯＩ構造の半導体基板１１を使用する。この半導体基板１１のＳＯＩ層３４に第１の実施形態とほぼ同様に独立したトレンチ型ＦｅＲＡＭを形成たものである。
本変形例により、ＭＯＳトランジスタ４０と支持基板との間の絶縁を向上できる。
（変形例１２）
変形例１２は、変形例１の基板中にｐｎ接合により絶縁されたＰＬ配線２６を形成した半導体基板１０ＢをＳＯＩ構造の半導体基板にして、それぞれが独立したトレンチ型ＦｅＲＡＭを形成した例である。
変形例１２は、変形例１の基板中にｐｎ接合により絶縁されたＰＬ配線２６を形成した半導体基板１０ＢをＳＯＩ構造の半導体基板にして、それぞれが独立したトレンチ型ＦｅＲＡＭを形成した例である。
図４０に示したように、本変形例は、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６を形成した半導体基板１０Ｂを支持基板として、ＢＯＸ層３２を介してＳＯＩ層３４を形成したＳＯＩ構造の半導体基板を使用する。この半導体基板のＳＯＩ層３４に第１の実施形態とほぼ同様に独立したトレンチ型ＦｅＲＡＭを形成たものである。
本変形例により、ＭＯＳトランジスタ４０と支持基板との間の絶縁を向上できる。
（変形例１３）
変形例１３は、変形例８のｐｎ接合により基板と電気的に絶縁しＰＬ分離３０で分離したＰＬ２６を形成した半導体基板１０ＤをＳＯＩ構造の半導体基板にして、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例１３は、変形例８のｐｎ接合により基板と電気的に絶縁しＰＬ分離３０で分離したＰＬ２６を形成した半導体基板１０ＤをＳＯＩ構造の半導体基板にして、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
図４１に示したように、本変形例は、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６を、ＰＬ２６の長手方向にＰＬ分離３０で分離した半導体基板１０Ｂを支持基板として、ＢＯＸ層３２を介してＳＯＩ層３４を形成したＳＯＩ構造の半導体基板を使用する。この半導体基板のＳＯＩ層３４に第３の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成たものである。
本変形例により、ＭＯＳトランジスタ４０と支持基板との間の絶縁を向上できると同時に、ＰＬ間の分離の信頼性を高めることができる。
（変形例１４）
変形例１４は、第３の実施形態からＰＬ分離３０を省略した構造のＳＯＩ構造の半導体基板に、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例１４は、第３の実施形態からＰＬ分離３０を省略した構造のＳＯＩ構造の半導体基板に、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
図４２に示したように、本変形例は、第１及び第２の絶縁膜１４，１８により基板１２と絶縁され、ＰＬ１６の長手方向にＰＬ分離３０により分離した半導体基板１０Ｃを支持基板として、ＢＯＸ層３２を介してＳＯＩ層３４を形成したＳＯＩ構造の半導体基板を使用する。この半導体基板のＳＯＩ層３４に第３の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成たものである。
本変形例により、ＭＯＳトランジスタ４０と支持基板との間の絶縁を向上できる。
（変形例１５）
変形例１５は、変形例１３からＰＬ分離３０を省略した構造のＳＯＩ構造の半導体基板に、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
変形例１５は、変形例１３からＰＬ分離３０を省略した構造のＳＯＩ構造の半導体基板に、ＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成した例である。
図４３に示したように、本変形例は、第１及び第２のｐ＋シリコン層２４，２８により基板１２と電気的に絶縁されたｎ＋シリコン層２６からなるＰＬ２６を有する半導体基板１０Ｂを支持基板として、ＢＯＸ層３２を介してＳＯＩ層３４を形成したＳＯＩ構造の半導体基板を使用する。この半導体基板のＳＯＩ層３４に第３の実施形態と同様にＴＣ並列ユニット直列接続型のトレンチ型ＦｅＲＡＭを形成たものである。
本変形例により、ＭＯＳトランジスタ４０と支持基板との間の絶縁を向上できる。
上記に説明してきたように、本発明によって微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置及びその製造方法を提供することができる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
１０…半導体基板，１１…ＳＯＩ構造の半導体基板，１２…基板，１４，１８…絶縁膜，１６，２６，９０…プレート線（ＰＬ），２０…エピタキシャルシリコン層，２４，２８…ｐ＋半導体層，３０…プレート線（ＰＬ）分離，３２…ＢＯＸ層，３４…ＳＯＩ層，３６…素子分離，３８…プレート間分離，４０…ＭＯＳトランジスタ，４２…ゲート絶縁膜，４４…ゲート電極（ワード線（ＷＬ）），４６…ソース／ドレイン，５０…トレンチ型強誘電体キャパシタ，５４…トレンチサイドウォール絶縁膜，５６…下部電極，５８…強誘電体膜，６０…上部電極，６２…水素拡散防止膜，６４…層間絶縁膜，６８，８０，８２…コンタクトプラグ，７０…ビット線（ＢＬ）。
Claims (5)
- 半導体基板の表面領域に形成された電界効果型トランジスタと、
前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に形成され、一方の電極が前記ソース／ドレインに接続されたトレンチ型強誘電体キャパシタと、
前記半導体基板中に形成され、前記トレンチ型強誘電体キャパシタの他方の電極に接続された配線とを具備することを特徴とする半導体記憶装置。 - 前記配線は、絶縁膜により前記半導体基板中で周囲と絶縁されることを特徴とする請求項１に記載の半導体記憶装置。
- 前記配線は、ｐｎ接合により前記半導体基板中で周囲と電気的に絶縁されることを特徴とする請求項１に記載の半導体記憶装置。
- 前記半導体基板上に絶縁層を介して形成され、前記電界効果型トランジスタを形成する半導体層を具備することを特徴とする請求項１ないし３のいずれか１に記載の半導体記憶装置。
- 半導体基板内に配線を形成する工程と、
前記配線を含む前記半導体基板上に半導体層を形成する工程と、
前記半導体層の表面領域に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に、一方の電極が前記ソース／ドレインに接続し他方の電極が前記配線と接続するトレンチ型強誘電体キャパシタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
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