JP2004296902A

JP2004296902A - 半導体装置及びその製造方法

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Publication number: JP2004296902A
Application number: JP2003088886A
Authority: JP
Inventors: Hisaki Hara; 寿樹原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

【課題】配線層の寄生容量をあまり増大させることなく、半導体装置を薄型化できるようにした半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１、埋め込み酸化層３及びシリコン層５を積層して成るＳＯＩ基板１０と、このＳＯＩ基板１０の素子分離領域に設けられた素子分離層７と、この素子分離層７上及びシリコン層５上に設けられた層間絶縁膜５５と、この層間絶縁膜５５上に設けられたアルミ配線層５９とを備え、素子分離層７は、埋め込み酸化層３の下面よりもシリコン基板１側へ深く形成されている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板を用いた強誘電体メモリ装置に適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、キャパシタの誘電体に強誘電体の薄膜を利用した強誘電体メモリ（ＦＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）の開発が進んでいる。強誘電体は、電圧を印加したときに起こる分極が印加を止めても残留し（これを残留分極という）、この残留分極が数十年は保持されるという特徴を有する。また、強誘電体の分極は数ｎｓという非常に短い時間で起こり、電界を印加することで、分極の向きが変わるという特徴を有する。従って、強誘電体メモリは情報の保持特性の高い不揮発性メモリであり、キャパシタに対する書き込みと読み出しを高速に実行することができる。
【０００３】
図５は、典型的な１トランジスタ１キャパシタ（１Ｔ１Ｃ）型強誘電体メモリ９０の１セル分（メモリセル）の構成例を示す回路図である。図５において、１３はビット線、１４はワード線、１５はプレート線、３０は強誘電体キャパシタ、５０はＭＯＳトランジスタである。図５に示すように、この強誘電体メモリ９０は、基本的には、ＤＲＡＭ（ｄｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）のキャパシタを強誘電体キャパシタで置き換えたような構造を有する。
【０００４】
図６は、典型的な強誘電体メモリ９０のメモリセルアレーの構成例を示す概念図である。図６に示すように、この強誘電体メモリ９０は、複数のメモリセル（図５参照）をマトリクス状に集積したメモリセルアレーと、このメモリセルアレーの中から任意のメモリセルを選択し、選択したメモリセルへの書きこみと読出しを制御する周辺回路とから構成されている。図６に示すように、この周辺回路には、センスアンプ２１と、ワードデコーダ２２と、プレート線コントロール回路２３等がある。これらの周辺回路とメモリセルは、ビット線１３、ワード線１４、プレート線１５によって連結されている。
【０００５】
ところで、このような強誘電体メモリ９０も他の半導体装置と同様に、微細化及び高集積化する方向にあり、より早いアクセス時間と、より一層の低消費電力化が要求されつつある。この要求を実現するための一つの方法として、１Ｔ１Ｃ型の強誘電体メモリをＳＯＩ基板に形成することが提案されている（例えば、特開平１０−６５１１５）。
【０００６】
図７はＳＯＩ基板８０を用いた１Ｔ１Ｃ型強誘電体メモリ９０の１セル分の構造例を示す断面図である。図７に示すように、ＳＯＩ基板８０は、シリコン基板８１と、このシリコン基板８１上に設けられた埋め込み酸化層８３と、この埋め込み酸化層８３上に設けられたシリコン層８５とから構成されている。埋め込み酸化層８３はシリコン酸化（ＳｉＯ_２）膜であり、その膜厚は２００〜４００［ｎｍ］程度である。また、シリコン層８５の厚みは３０〜２００［ｎｍ］程度である。
【０００７】
このＳＯＩ基板８０の素子形成領域には、メモリセル選択用のＭＯＳトランジスタ５０が設けられている。また、このＳＯＩ基板８０の素子分離領域には、ＳｉＯ_２膜からなる素子分離層９４が埋め込み酸化層８３上に設けられている。この素子分離層９４の厚みは、シリコン層８５の厚みと同じである。
このようなＳＯＩ基板８０は、シリコン層８５の下に比誘電率が３．９の埋め込み酸化（ＳｉＯ_２）膜８３があるため、比誘電率１１．９のバルクシリコン基板に比べて、ＭＯＳトランジスタ５０のソース又はドレイン（以下で、ソース／ドレインという）５２の寄生容量が小さいという特徴を持つ。従って、バルクシリコン基板を用いる場合と比べて、メモリセルや周辺回路にあるＭＯＳトランジスタ等の駆動スピードを速くすることができ、メモリセルへのアクセス時間を短くすることができる。また、回路全体の消費電力も小さくすることができる。
【０００８】
また、強誘電体メモリ９０のアクセス時間等に影響を与えるものとして、ソース／ドレイン５２の寄生容量の他に、メモリセルと周辺回路を繋ぐビット線１３に付随した配線容量がある。図７に示すように、ビット線１３は、その大部分が素子分離層９４上方の層間絶縁膜５５上に設けられている。従って、このビット線１３の配線容量Ｃは▲１▼式で表される。
【０００９】
Ｃ＝Ａε_ＯＸ／ｄ …▲１▼
▲１▼式において、Ａはビット線１３の層間絶縁膜５５と接触する面の面積、ε_ＯＸはＳｉＯ_２の誘電率である。また、ｄはビット線１３直下にあるＳｉＯ_２膜の膜厚である。図７に示すように、強誘電体メモリ９０はＳＯＩ基板８０に形成されているので、この膜厚ｄは、層間絶縁膜５５と、素子分離層９４と、埋め込み酸化層８３とを合わせた厚みとなる。例えば、層間絶縁膜５５の厚みが９００［ｎｍ］、素子分離層９４の厚みが１００［ｎｍ］、埋め込み酸化層の厚みが３００［ｎｍ］程度の場合、膜厚ｄは１３００［ｎｍ］程度である。
【００１０】
【特許文献１】
特開平１０−６５１１５号公報
【００１１】
【発明が解決しようとする課題】
ところで、従来例に係る強誘電体メモリ９０によれば、メモリセルや周辺回路にあるＭＯＳトランジスタ５０を高速動作させ、アクセス時間を短くするために、この強誘電体メモリ９０をＳＯＩ基板８０に形成することが提案されていた。
しかしながら、強誘電体メモリ９０等の半導体装置は微細化及び高集積化する方向にあり、層間絶縁膜５５も薄膜化する方向にある。このため、上述の▲１▼式において、膜厚ｄは小さくなる傾向にあり、強誘電体メモリ９０の微細化と高集積化が進むにつれて、ビット線１３の配線容量Ｃが増大してしまうという問題があった。ビット線１３の配線容量が増大してしまうと、メモリセルや周辺回路にあるＭＯＳトランジスタの駆動スピードが遅くなり、アクセス時間が長くなってしまう。回路全体の消費電力も増大してしまう。
【００１２】
そこで、この発明はこのような問題を解決したものであって、配線層の寄生容量をあまり増大させることなく、半導体装置を薄型化できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１３】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る半導体装置は、半導体基板、絶縁層及び半導体層を積層して成る積層基板と、この積層基板の素子分離領域に設けられた絶縁性の素子分離層と、この素子分離層上及び半導体層上に設けられた層間絶縁膜と、この層間絶縁膜上に設けられた所定の配線層とを備え、素子分離層は、絶縁層の下面よりも半導体基板側へ深く形成されていることを特徴とするものである。
【００１４】
ここで、素子分離領域とは、一方の領域の半導体層に設けられるトランジスタ等の素子と、他の領域の半導体層に設けられる素子とを電気的に分離する領域のことである。
また、本発明に係る第１の半導体装置の製造方法は、半導体基板、絶縁層及び半導体層を積層して成る積層基板のうち、素子分離領域の半導体層及び絶縁層をエッチングして除去し、さらに当該素子分離領域の半導体基板をエッチングして所定の厚みだけ除去することによって、この積層基板の素子分離領域に溝部を形成する工程と、この溝部に絶縁部材を埋め込んで素子分離層を形成する工程と、この素子分離層上及び半導体層上に層間絶縁膜を形成する工程と、この層間絶縁膜上に所定の配線層を形成する工程と、を含むことを特徴とするものである。
【００１５】
さらに、本発明に係る第２の半導体装置の製造方法は、半導体基板、絶縁層及び半導体層を積層して成る積層基板の当該半導体層上に絶縁膜を形成する工程と、素子分離領域の絶縁膜と、当該素子分離領域の半導体層及び絶縁層をエッチングし除去することによって、この積層基板の素子分離領域に溝部を形成する工程と、この溝部の下側の半導体基板を熱酸化して酸化膜を形成する工程と、この酸化膜上の溝部に絶縁部材を埋め込んで素子分離層を形成する工程と、この素子分離層上及び半導体層上に層間絶縁膜を形成する工程と、この層間絶縁膜上に所定の配線層を形成する工程と、を含むことを特徴とするものである。
【００１６】
本発明に係る半導体装置及び、第１、第２の半導体装置の製造方法によれば、この素子分離領域において、配線層と半導体基板との離隔距離を絶縁性の素子分離層で広げることができるので、従来型と比べて、配線層の寄生容量を削減することができる。また、層間絶縁膜を薄膜化する場合でも、配線層と半導体基板との離隔距離を素子分離層で稼ぐことができる。これにより、配線層の寄生容量をあまり増大させることなく、半導体装置を薄型化することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明に係る半導体装置及びその製造方法について説明する。なお、従来の技術と、本発明の実施形態を説明する全図において、同一機能及び同一構造を有するものには同一符号を付し、その詳細説明は省略する。
【００１８】
図１は本発明の実施形態に係る１Ｔ１Ｃ型強誘電体メモリ１００の１セル分の構造例を示す断面図である。この強誘電体メモリ１００は、ＳＯＩ基板１０と、ＳＯＩ基板１０の素子形成領域（アクティブ領域）に設けられたＭＯＳトランジスタ５０と、このＭＯＳトランジスタ５０を覆うようにＳＯＩ基板１０上に設けられた層間絶縁膜５５と、ＭＯＳトランジスタ５０のソース／ドレイン５２を層間絶縁膜５５上に引き出すプラグ電極５７ａ及び５７ｂとを備えている。また、この強誘電体メモリ１００は、素子分離領域上方の層間絶縁膜５５上に設けられて、プラグ電極５７ａと電気的に接続するアルミ配線層５９と、層間絶縁膜５５上に設けられて、その下部電極３２がプラグ電極５７ｂと電気的に接続する強誘電体キャパシタ３０を備えている。
【００１９】
この強誘電体メモリ１００の回路構成は、例えば、図５及び図６に示した従来例に係る強誘電体メモリ９０と同様である。即ち、図１に示すアルミ配線層５７と、プラグ電極５７ａが、図５及び図６に示したビット線１３として機能する。また、図１に示すＭＯＳトランジスタ５０のゲート電極部１４が、図５及び図６に示したワード線１４として機能する。さらに、強誘電体キャパシタ３０の上部電極３６と接続する配線層（図示せず）が、図５及び図６に示したプレート線として機能する。
【００２０】
図１に示すように、ＳＯＩ基板１０は、シリコン基板１と、このシリコン基板１上に設けられた埋め込み酸化層３と、この埋め込み酸化層３上に設けられたシリコン層５とから構成されている。シリコン層５の厚みは、例えば３０〜２００［ｎｍ］程度である。また、埋め込み酸化層３は、例えばＳｉＯ_２膜であり、その膜厚は１００〜４００［ｎｍ］程度である。このようなＳＯＩ基板１０は、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎｂｙｉｍｐｌａｎｔｏｘｙｇｅｎ）法、或いは貼り合わせ法などにより作成される。
【００２１】
このＳＯＩ基板１０の素子形成領域には、メモリセル選択用のＭＯＳトランジスタ５０のほかに、センスアンプ２１（図６参照）と、ワードデコーダ２２（図６参照）と、プレート線コントロール回路２３（図６参照）等の周辺回路が形成されている。また、このＳＯＩ基板１０の素子分離領域には、埋め込み酸化層３の下面よりもシリコン基板１側へトレンチ（溝部）が深く形成され、このトレンチにＳｉＯ_２膜等の絶縁膜が埋め込まれている。以下で、このトレンチに埋め込まれたＳｉＯ_２膜を素子分離層７という。
【００２２】
図１に示す層間絶縁膜５５は、上述したように例えばＳｉＯ_２膜である。この層間絶縁膜５５は、ＭＯＳトランジスタ５０を覆うように素子形成領域のシリコン層５上と、素子分離層７上に形成されている。さらに、強誘電体キャパシタ３０は、下部電極３２と、この下部電極３２上に設けられた強誘電体膜３４と、この強誘電体膜３４上に設けられた上部電極３６とから構成されている。下部電極３２及び上部電極３４は、例えばＰｔ、Ｒｕ、ＲｕＯ、Ｉｒ、ＩｒＯ等の貴金属又は導電性金属酸化物である。また、強誘電体膜３４は、例えばＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）やＰＺＴ（ジルコン酸チタン酸鉛：Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３）等のペロブスカイト結晶構造を有する金属酸化物である。
【００２３】
ところで、この強誘電体メモリ１００では、素子分離層７の上面は素子形成領域のシリコン層５と同じ高さにあり、素子分離層７の下面は埋め込み酸化層３の下面よりも低い高さにある。つまり、素子分離層７の厚みは、シリコン層５と埋め込み酸化層３とを合わせた厚みよりも大きい。
従って、この強誘電体メモリ１００の素子分離領域に設けられた層間絶縁膜５５と、素子分離層７とを合わせたＳｉＯ_２全体の厚みをＤとしたとき、このＤと、ｄ（図７参照）との間には、Ｄ＞ｄの関係が成り立つ。例えば、層間絶縁膜５５の厚みが９００［ｎｍ］、素子分離層７の厚みが１０００［ｎｍ］程度の場合、膜厚Ｄは１９００［ｎｍ］程度である。この場合には、ビット線１３の配線容量Ｃを従来型の７０［％］程度（＝１３００÷１９００×１００）とすることができる。
【００２４】
このように、本発明に係る強誘電体メモリ１００によれば、素子分離領域におけるアルミ配線層５９下のＳｉＯ_２全体の厚みを、従来型と比べて大きくしている。従って、上述の▲１▼式において、分母ｄが大きくなり、ビット線１３の寄生容量が減少する。これにより、アクセス時間が早く、読出しマージンが大きく、しかも、消費電力の小さい強誘電体メモリを実現することができる。
【００２５】
また、強誘電体メモリ１００の微細化、高集積化に合わせて、層間絶縁膜５５を薄膜化する場合でも、アルミ配線層５９とシリコン基板１との離隔距離を素子分離層７で稼ぐことができる。これにより、ビット線の寄生容量をあまり増大させることなく、強誘電体メモリ１００を薄型化することができる。
次に、この強誘電体メモリ１００の製造方法について説明する。図２（Ａ）〜図３（Ｃ）は、本発明の実施形態に係る強誘電体メモリ１００の製造方法を示す工程図である。まず始めに、図２（Ａ）に示すようなＳＯＩ基板１０を用意する。次に、このＳＯＩ基板１０の素子分離領域に、例えばＳＴＩ（ｓｈａｌｌｏｗｔｒｅｎｃｈ
ｉｓｏｌａｔｉｏｎ）法を用いて、素子分離層７を形成する。
【００２６】
即ち、図２（Ｂ）に示すように、まず、素子分離領域を開口するレジストパターン６１をシリコン層５上に形成する。このレジストパターン６１の形成は、フォトリソグラフィーで行う。次に、このレジストパターン６１をマスクにして、素子分離領域のシリコン層５と埋め込み酸化層３をドライエッチングして除去する。さらに、このレジストパターン６１をマスクにして、素子分離領域のシリコン基板１を例えば６００［ｎｍ］程度ドライエッチングする。これにより、図２（Ｃ）に示すように、ＳＯＩ基板１０に深さ１０００［ｎｍ］程度（＝１００＋３００＋６００）のトレンチ６３を形成する。このトレンチ形成用のドライエッチングは、例えばＲＩＥ（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）で行い、エッチングガスにはＣＦ_４を使用する。
【００２７】
次に、レジストパターンをアッシングして除去した後、トレンチ６３を埋め込むようにＳＯＩ基板１０上にＳｉＯ_２膜を形成する。さらに、このＳｉＯ_２膜をＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈ）により研磨して、トレンチ６３以外に形成されたＳｉＯ_２膜を除去する。これにより、図３（Ａ）に示すように、ＳＯＩ基板１０の素子分離領域に、厚みが１０００［ｎｍ］程度の層間分離層７が形成される。
【００２８】
次に、図３（Ｂ）に示すように、メモリセル選択用のＭＯＳトランジスタ５０をＳＯＩ基板１０に形成する。具体的な手順は、まず、ＳＯＩ基板１０を熱酸化して、ゲート酸化膜５１をシリコン層５上に形成する。次に、このゲート酸化膜５１上及び層間分離層７上の全面にヒ素等の導電型不純物をドープしたポリシリコン膜を形成する。そして、このポリシリコン膜をパターニングして、ゲート電極部１４を形成する。このポリシリコン膜のパターニングは、フォトリソグラフィーと、ドライエッチングで行う。その後、このゲート電極部１４をマスクにして、シリコン層５にリンやヒ素等の導電型不純物をイオン注入し、熱拡散して、ソース／ドレイン５２を形成する。
【００２９】
次に、図３（Ｂ）に示すように、このＭＯＳトランジスタ５０を含むＳＯＩ基板１０の全面にＣＶＤでＳｉＯ_２膜を形成し、続いて、このＳｉＯ_２膜をＣＭＰで平坦化して、層間絶縁膜５５を形成する。この層間絶縁膜５５の厚みは例えば９００［ｎｍ］程度である。
次に、この層間絶縁膜５５下からＭＯＳトランジスタ５０のソース／ドレイン５２を開口するコンタクトホールを形成する。さらに、このコンタクトホールを埋め込むように、ＳＯＩ基板１０の全面に導電膜を形成する。ここでは、導電膜の一例として、例えば窒化チタン（ＴｉＮ）等のバリアメタルと、タングステン（Ｗ）等の高融点金属膜をＣＶＤで順次積層する。そして、コンタクトホール外に形成されたバリアメタルと高融点金属膜をＣＭＰで除去して、図３（Ｃ）に示すように、コンタクトホールにプラグ電極５７ａ及び５７ｂを形成する。
【００３０】
次に、プラグ電極５７ａ及び５７ｂ上、並びに層間絶縁膜５５上の全面に、下部電極用の貴金属膜、又は導電性金属酸化物を形成する。ここでは、これらの膜の一例として、例えば白金（Ｐｔ）をスパッタにより形成する。次に、このＰｔ上に、ＰＺＴ等の強誘電体膜を形成する。ＰＺＴの形成方法は、例えば、液体（ゾル）状の原料を基板上にコーティングし熱処理により焼成するゾルーゲル法や、スパッタ、又は、ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）等で行う。さらに、この強誘電体膜上に上部電極用のＰｔをスパッタにより形成する。そして、この上部電極用のＰｔと、強誘電体膜と、下部電極用のＰｔを、フォトリソグラフィーとドライエッチングでキャパシタ形状にパターニングして、図３（Ｃ）に示すように、強誘電体キャパシタ３０を形成する。
【００３１】
強誘電体キャパシタ３０を形成した後、このＳＯＩ基板１０上の全面にアルミ膜をスパッタし、配線形状にパターニングして、アルミ配線層５９を形成する。これにより、図１に示した強誘電体メモリ１００を完成させる。
この実施形態では、シリコン基板１が本発明の半導体基板に対応し、埋め込み酸化層３が本発明の絶縁層に対応し、シリコン層５が本発明の半導体層に対応している（ＳＯＩ基板１０が本発明の積層基板に対応している。）。また、アルミ配線層５９が本発明の所定の配線層に対応し、トレンチ６３が本発明の溝部に対応している。さらに、強誘電体メモリ１００が本発明の半導体装置に対応している。
【００３２】
なお、この実施形態では、層間分離層７を形成する際に、シリコン基板１を例えば６００［ｎｍ］程度ドライエッチングしてトレンチ６３を形成し、このトレンチ６３にＳｉＯ_２膜を埋め込む方法について説明した。しかしながら、層間分離層７の形成方法はこれに限られることはない。
例えば、図４（Ａ）に示すように、シリコン基板１上に絶縁膜７１を形成する。この絶縁膜７１は、例えば２００［ｎｍ］程度のＳｉＯ_２膜である。或いは、この絶縁膜７１は、例えば５０［ｎｍ］程度のＳｉＯ_２膜（下層膜）と、１５０［ｎｍ］程度のＳｉ_３Ｎ_４膜（上層膜）とからなる積層構造の絶縁膜である。
【００３３】
次に、この絶縁膜７１上に素子分離領域を開口するレジストパターン６１を形成する。そして、このレジストパターン６１をマスクにして、絶縁膜７１と、シリコン層５と、埋め込み酸化層３を順次ドライエッチングして除去する。これにより、図４（Ｂ）に示すように、ＳＯＩ基板１０の素子分離領域にトレンチ６３´を形成する。このトレンチ６３´を形成した後、ＳＯＩ基板１０上からレジストパターンを除去する。
【００３４】
次に、このＳＯＩ基板１０を酸素（Ｏ_２）等を用いて熱酸化処理して、図４（Ｃ）に示すように、トレンチ６３´の下側のシリコン基板１と、このトレンチ６３´の側壁に面したシリコン層５にそれぞれＳｉＯ_２膜６５を形成する。この熱酸化処理では、絶縁膜７１がＯ_２等に対するマスクとして働くので、この絶縁膜７１で覆われたシリコン層５はほとんど酸化されず、この絶縁膜７１下から露出したトレンチ６３´の下側方向と、トレンチ６３´の横方向にシリコンの酸化反応が進む。
【００３５】
次に、このトレンチ６３´を埋め込むようにＳＯＩ基板１０上にＳｉＯ_２膜をＣＶＤで形成する。そして、トレンチ６３´以外に形成されたＳｉＯ_２膜と、絶縁膜７１を除去し、図４（Ｄ）に示すように、素子分離層７を形成する。
絶縁膜７１がＳｉＯ_２膜からなる場合には、トレンチ６３´以外に形成されたＳｉＯ_２膜と絶縁膜７１の除去は、例えばＣＭＰで行う。また、絶縁膜７１がＳｉ_３Ｎ_４膜（上層膜）と、ＳｉＯ_２膜（下層膜）とからなる場合には、トレンチ６３´以外に形成されたＳｉＯ_２膜をＣＭＰ等で除去した後で、このＳｉ_３Ｎ_４膜を、例えば熱リン酸（Ｈ_３ＰＯ_４）を用いたウエットエッチングで除去する。図４（Ａ）〜（Ｄ）の説明では、トレンチ６３´が本発明の溝部に対応している。
【図面の簡単な説明】
【図１】実施形態に係る強誘電体メモリ１００の構成例を示す断面図。
【図２】強誘電体メモリ１００の製造方法（１）を示す工程図。
【図３】強誘電体メモリ１００の製造方法（２）を示す工程図。
【図４】素子分離層７の他の形成例を示す工程図。
【図５】強誘電体メモリ９０のメモリセルの構成例を示す回路図。
【図６】強誘電体メモリ９０のメモリセルアレーの構成例を示す概念図。
【図７】従来例に係る強誘電体メモリ９０の構成例を示す断面図。
【符号の説明】
１シリコン基板、３埋め込み酸化層、５シリコン層、７素子分離層、１０ＳＯＩ基板、１３ビット線、１４ワード線、１５プレート線、２１センスアンプ、２２ワードデコーダ、２３プレート線コントロール回路、３０強誘電体キャパシタ、３２下部電極、３４強誘電体膜、３６上部電極、５０ＭＯＳトランジスタ、５１ゲート酸化膜、５２ソース／ドレイン、５４ゲート電極部、５５層間絶縁膜、５７ａ、５７ｂプラグ電極、５９アルミ配線層、６１レジストパターン、６３、６３´トレンチ、６５ＳｉＯ_２膜、７１絶縁膜、１００強誘電体メモリ

Claims

半導体基板、絶縁層及び半導体層を積層して成る積層基板と、
前記積層基板の素子分離領域に設けられた絶縁性の素子分離層と、
前記素子分離層上及び前記半導体層上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられた所定の配線層とを備え、
前記素子分離層は、前記絶縁層の下面よりも前記半導体基板側へ深く形成されていることを特徴とする半導体装置。
半導体基板、絶縁層及び半導体層を積層して成る積層基板のうち、素子分離領域の前記半導体層及び前記絶縁層をエッチングして除去し、さらに当該素子分離領域の前記半導体基板をエッチングして所定の厚みだけ除去することによって、前記積層基板の素子分離領域に溝部を形成する工程と、
前記溝部に絶縁部材を埋め込んで素子分離層を形成する工程と、
前記素子分離層上及び前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に所定の配線層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
半導体基板、絶縁層及び半導体層を積層して成る積層基板の当該半導体層上に絶縁膜を形成する工程と、
素子分離領域の前記絶縁膜と、当該素子分離領域の前記半導体層及び前記絶縁層をエッチングし除去することによって、前記積層基板の素子分離領域に溝部を形成する工程と、
前記溝部の下側の前記半導体基板を熱酸化して酸化膜を形成する工程と、
前記酸化膜上の前記溝部に絶縁部材を埋め込んで素子分離層を形成する工程と、
前記素子分離層上及び前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に所定の配線層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。