JP2007150018A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1の一部を露出させる溝6よりも深さの深い溝8を形成した後、第1半導体層2をエッチング除去することで、半導体基板1と第2半導体層3との間に空洞部9を形成し、半導体基板1および第2半導体層3の熱酸化を行うことにより、半導体基板1と第2半導体層3との間の空洞部9に埋め込み絶縁層10を形成し、溝8と直交するようにゲート電極22を配置する。
【選択図】図8
Description
T.Sakai et al."Separation by BondingSi Islands(SBSI) for LSI Application",Second International GiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
これにより、素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減することが可能となり、電界効果型トランジスタが微細化された場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタの低消費電力化および高速化を図ることができる。
これにより、素子分離領域の厚さまたは深さが大きい部分にゲート電極がかかるようにすることができ、ゲート電極の寄生容量を低減することが可能となるとともに、ゲート電極の寄生容量への寄与が小さい部分では、素子分離領域の厚さまたは深さを小さくすることができ、トランジスタにかかるストレスを抑制することができる。
これにより、比誘電率が小さい部分にゲート電極がかかるようにすることができ、ゲート電極の寄生容量を低減することが可能となるとともに、ゲート電極の寄生容量への寄与が小さい部分では、素子分離領域の比誘電率を大きくすることができ、SOI層やBOX層を強固な材料で支持することが可能となる。このため、トランジスタが微細化された場合においても、プロセスインテグレーションや熱的/機械的ストレスに対してSOI層やBOX層にミクロ的な変形が発生することを抑制することができ、トランジスタの特性のバラツキを抑制しつつ、トランジスタの低消費電力化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたSRAMセルと、前記SRAMセルを周囲から素子分離する素子分離領域とを備え、前記SRAMセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、前記第1溝を介して前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の一部を前記第2半導体層から露出させるとともに、前記第1溝と深さの異なる第2溝を形成する工程と、前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層半よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
図1(a)〜図8(a)は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図1(b)〜図8(b)は、図1(a)〜図8(a)のA1−A1´〜A8−A8´線でそれぞれ切断した断面図、図1(c)〜図8(c)は、図1(a)〜図8(a)のB1−B1´〜B8−B8´線でそれぞれ切断した断面図である。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜5、下地酸化膜4、第2半導体層3および第1半導体層2をパターニングすることにより、半導体基板1の一部を露出させる溝6を形成する。なお、溝6の配置位置は、第2半導体層3の素子分離領域の一部に対応させることができる。
ここで、溝6内に支持体7を設けることにより、第1半導体層2が除去された場合においても、第2半導体層3を半導体基板1上で支持することが可能となるとともに、溝6とは別に溝8を設けることにより、第2半導体層3下の第1半導体層2にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層3の品質を損なうことなく、第2半導体層3と半導体基板1との間の絶縁を図ることが可能となる。
また、溝6、8の配置位置を第2半導体層3の素子分離領域に対応させることにより、第2半導体層3の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝6内に支持体7を埋め込むことにより、第2半導体層3を半導体基板1上で支持する支持体7をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
Claims (9)
- 半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたトランジスタと、
比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なる部分を有し、前記トランジスタを周囲から素子分離する素子分離領域とを備えることを特徴とする半導体装置。 - 半導体基板上に形成されたトランジスタと、
比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なる部分を有し、前記トランジスタを周囲から素子分離する素子分離領域とを備えることを特徴とする半導体装置。 - 前記素子分離領域のうちの前記トランジスタのゲート電極に垂直な部分の厚さまたは深さが、前記トランジスタのゲート電極に平行な部分よりも大きいことを特徴とする請求項1または2記載の半導体装置。
- 前記素子分離領域のうちの前記トランジスタのゲート電極に垂直な部分の比誘電率が、前記トランジスタのゲート電極に平行な部分よりも小さいことを特徴とする請求項1から3のいずれか1項記載の半導体装置。
- 半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたSRAMセルと、
前記SRAMセルを素子分離する素子分離領域とを備え、
前記SRAMセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする半導体装置。 - 半導体基板上に形成されたSRAMセルと、
前記SRAMセルを周囲から素子分離する素子分離領域とを備え、
前記SRAMセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする半導体装置。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第1溝を介して前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させるとともに、前記第1溝と深さの異なる第2溝を形成する工程と、
前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第1半導体層および第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第1溝を介して前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の一部を前記第2半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体と比誘電率の異なる絶縁体を前記第2溝に埋め込む工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする請求項7または8記載の半導体装置の製造方法。
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