JP2004235332A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置に関し、従来の構成をそのまま利用して素子形成領域に１軸方向の圧縮応力を印加する。
【解決手段】Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で完全に埋め込む。
【選択図】 図１
【解決手段】Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で完全に埋め込む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、特に、半導体におけるバンド構造とトランジスタの電気伝導を人為的に制御するための構成に特徴のある半導体装置に関するものである。
【０００２】
【従来の技術】
近年、スケーリング則にしたがって、ＭＯＳトランジスタの微細化が進み、研究開発段階においては０．１μｍノードのトランジスタ開発が行われるようになった。
【０００３】
この世代のトランジスタではゲート長が５０ｎｍ以下となるため、トランジスタの閾値電圧Ｖｔｈの低下やＤＩＢＬ（Ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）などのいわゆる短チャネル効果が顕著になり、これを抑制する目的でポケット注入（斜めからのイオン注入）やＳｉ系半導体基体の不純物濃度を高めるなどの工夫が行われている。
【０００４】
しかし、ゲート長をさらに小さくしてトランジスタの高速化を図る場合、いくつかの要因でゲート長を小さくしても、もはや高性能化が得られないことが懸念されている。
【０００５】
原因の一つは、チャネル内の縦方向電界が微細化、即ち、酸化膜の薄膜化が進むに従って高まる結果、キャリアの存在確率を示す波動関数がゲート酸化膜との界面方向に強く押し付けられて、ＳｉＯ２ ／Ｓｉ界面でのラフネス散乱の影響が強くなり、チャネル内での実効的なキャリア移動度が低下することである。
【０００６】
また、さらに根本的な問題としてＶｔｈなどトランジスタの特性ばらつきを抑えながら微細化を進めること自体が技術的にも困難になってくる。
仮に、技術的にそれをクリアできたとしても、量産を実現するのに必要な製造ラインへの投資コストが大きくなるといった経済的な要因で破綻するというシナリオを描く向きもある。
いずれにしても、長年にわたり金科玉条として追求してきたＤｅｎｎａｒｄの単純スケーリングによる特性改善に限界が見えてきたと言わざるを得ない。
【０００７】
このような中で、単にトランジスタ寸法をシュリンクするのではなく、トランジスタのチャネルの材料、あるいは物性を変えてキャリア移動度を向上させて特性改善を達成する試みが行われ始めた。
【０００８】
特に、２軸性の面内引っ張り応力を加えた歪みＳｉ表面に酸化膜を形成して通常のプロセス技術でＭＯＳトランジスタを作製した場合、電子の移動度が７０％程度向上することが実験的に確認されている。
【０００９】
この移動度向上は、歪みによって結晶の対称性が崩れて、６重縮退したΔ点のエネルギーバレーの縮退が低エネルギーの２重縮退レベルとエネルギーの高い４重縮退に分裂する結果、サブバレー間散乱が抑制される効果と、２重縮退準位の占有度が高くなって伝導帯電子の平均的な有効質量が小さくなる２つの効果で説明されている（例えば、非特許文献１参照）。
【００１０】
具体的には、Ｓｉ基板上に歪みを緩和させる目的で臨界膜厚を超えて成長したＳｉＧｅ（Ｇｅ組成１０〜２０％）バッファ層上に、高々１０〜２０ｎｍの臨界膜厚以下の薄いＳｉチャネル層をエピタキシャル成長させたウエハを用いてＭＯＳＦＥＴトランジスタを作製するものである。
【００１１】
ｎ型ＭＯＳトランジスタでは既にこの方法を用いて複数の研究機関（Ｓｔａｎｆｏｒｄ大、東芝、ＭＩＴ、ＩＢＭ）で移動度の大幅な向上が実証されており、ｐ型ＭＯＳトランジスタについても約２．７倍という理論予測には及ばないものの、同じウエハを用いて数１０％の移動度向上が確認されている。
【００１２】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用い、素子形成領域を選択酸化膜の囲むことによって素子形成領域に圧縮応力を印加してキャリアの移動度を向上することも提案されている（例えば、特許文献１参照）。
【００１３】
【非特許文献１】
Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｖｏｌ．１２，ｐｐ．１５１５−１５４９，１９９７
【特許文献１】
特開平１１−５４７５６号公報
【００１４】
【発明が解決しようとする課題】
上述のように、ようやく従来の単純スケーリングの枠を外れて等価スケーリングの概念が使われ始めており、特に、歪みＳｉ−ＭＯＳＦＥＴに限って言えば移動度向上はもはや実験事実としては何ら疑う余地はなく、既にこの特性をいかに上手く実用化技術に展開するかという点に論点や重要性が移っているように思われる。
【００１５】
勿論、メカニズムの追求は学術的には重要とは思われるが、必ずしも技術の問題とはリンクしない。
そこで、上記の歪みＳｉ技術の問題点を分析すると、新材料であるＳｉＧｅ自体は直接チャネルに使われているのではなく、Ｓｉに歪みを与えるために間接的に適用されているに過ぎない。
【００１６】
即ち、技術のエッセンスは、通常伝導帯側で６重縮退し、価電子帯側で２重に縮退しているＳｉに歪みを加えることにあり、これらの縮退を解き放ち、散乱頻度を変えることであり、歪みが人為的に制御しながら加えられるのであれば必ずしも素子形成領域を構成しないＳｉＧｅを使う必要性はないと考えられる。
【００１７】
また、コストやプロセスラインの汚染を考えれば、ＳｉＧｅを素子形成領域として用いる場合以外は、ＳｉＧｅのような新材料を使わずにＳｉ基板に対して移動度向上を実現せしめるような手段が達成できるのであれば極めて望ましいと言えよう。
【００１８】
また、ＳＯＩ基板の場合には、新材料を使用していないものの、絶縁膜上に形成するＳｉ層の結晶性を良好にすることは困難であり、且つ、その構成から見て１軸方向の応力を加えることは困難である。
【００１９】
したがって、本発明は、従来の構成をそのまま利用して素子形成領域に１軸方向の圧縮応力を印加することを目的とする。
【００２０】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、また、図２は歪みによるバンド構造の変化の説明図であり、この図１及び図２を参照して本発明における課題を解決するための手段を説明する。
図１乃至図２参照
上記目的を達成するため、本発明は、半導体装置において、Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で埋め込んだことを特徴とする。
【００２１】
従来のＭＯＳＦＥＴにおいては、図１（ａ）に示すように、（００１）面を主面とするＳｉ基板を用いて、キャリアの伝導方向を〈１１０〉方向にしているが、図１（ｂ）に示すように、同じ（００１）面を主面とするＳｉ基板に対してｘ方向である〈１００〉方向に沿って両側から１ 軸性の圧縮応力を印加すると、Ｓｉ基板はｙ方向とｚ方向に伸びようとする。
【００２２】
そうすると、図２（ａ）及び（ｂ）の左図に示すように、通常のＳｉではΔ点で６重縮退したバンド構造が、図２（ａ）及び（ｂ）の右図に示すように、圧縮応力を加えると縮退が解け、〈１００〉軸上にある２つのバレー（２重縮退）のエネルギーが下がり、逆に〈０１０〉軸と〈００１〉軸上の４つのバレーのエネルギーが上昇する。
この結果、電子の占有確率は２重縮退したサブバレーで高くなり、よりエネルギーの高い４つのバレーへの散乱頻度が減るため、電子移動度が向上する。
【００２３】
また、図１（ｂ）に示すように１軸性圧縮応力の印加方向と直交する〈０１０〉方向にチャネルを形成した場合には、等エネルギー面の回転楕円体形状が意味するように〈０１０〉方向の小さい有効質量が主に見えてくるため、この効果も移動度向上に寄与する。
なお、ｙ方向とｚ方向のエネルギーレベルは、各方向への格子変形量に応じたエネルギー変化が起こるため必ずしも一致はしないが、ｘ方向のエネルギーより高くなることに間違いはない。
【００２４】
一方、図２（ｃ）に示すように、価電子帯については、やはり歪みの影響でΓ点（縦軸と横軸の交点）での軽い正孔（１ｈ）と重い正孔（ｈｈ）の縮退が解け、バンド間遷移による散乱が減るため、移動度が向上する。
なお、図におけるＳＯは、ｓｐｉｎ ｏｒｂｉｔ ｓｐｌｉｔ−ｏｆｆである。
【００２５】
また、正孔では〈０１０〉方向にチャネル方向を取ることでトランジスタのドレイン電流密度が大きくなることが一般に知られており、この効果も期待できる。
【００２６】
したがって、素子形成領域を囲む外周に設けた溝の一対の対向する溝を熱酸化で埋め込むことによって、ＳＯＩ構造やＳｉＧｅ応力緩和層等の特殊構造を用いることなく、上述の１軸性応力を素子領域に印加することができ、上述の移動度の向上を実現することができる。
【００２７】
即ち、熱酸化を行った場合、溝の両側壁から酸化が進行し、溝を熱酸化膜で完全に埋め込むまで酸化した場合には、増大した熱酸化膜によって素子形成領域が内側に押され、圧縮応力が印加される。
一方、他の一対の辺においては溝が熱酸化膜の完全に埋め込まれないようにすることによって、この部分には圧縮応力が印加されないので、１軸性圧縮応力となる。
【００２８】
なお、本発明におけるＳｉ系半導体基体（ｂｏｄｙ）とは、Ｓｉ系半導体基板及び、半導体基板或いは絶縁性基板等の成長基板上に成長させたＳｉ系半導体層の両者を意味するものであり、また、Ｓｉ系半導体とは、Ｓｉ及びＳｉＧｅの両者を意味するものであるが、Ｓｉ系半導体基体としては、（００１）面を主面とするＳｉ基板が典型的なものであり、トランジスタとしては、絶縁ゲート型電界効果トランジスタ、即ち、ＭＩＳＦＥＴが典型的なものである。
【００２９】
この場合、キャリアの伝導方向が、圧縮応力による歪みを受ける方向に対して直交する方向或いは圧縮応力による歪みを受ける方向と平行のいずれでも良く、特に、ｎチャネル型トランジスタの場合には圧縮応力による歪みを受ける方向に対して直交する方向とすることが望ましく、ｐチャネル型トランジスタの場合には、圧縮応力による歪みを受ける方向と平行にすることが望ましい。
【００３０】
また、トランジスタとしては、ラテラルバイポーラトランジスタも対象とするものであるが、絶縁ゲート型電界効果トランジスタの場合には、圧縮応力は、ソース領域、ドレイン領域、或いは、チャネル領域の少なくとも一つの領域に印加すれば良く、例えば、ソース領域、ドレイン領域、及び、チャネル領域の全て、ソース領域及びドレイン領域のみ、或いは、チャネル領域のみに印加するようにしても良い。
【００３１】
また、Ｓｉ系半導体基体に設けた溝の幅を部分的に変化させることによって、上記圧縮応力の印加部分及び歪み量を任意に制御するようにしても良い。
例えば、Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より狭くして、面内の圧縮応力をキャリアの伝導方向と垂直方向に印加するようにしても良いし、或いは、Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より広くして、上記面内の圧縮応力をキャリアの伝導方向と平行に印加するようにしても良い。
【００３２】
また、素子形成領域を複数設ける場合には、各々素子形成領域の少なくとも一対の互いに対向する辺の外周に設けた溝の幅を互いに異なるようにしても良く、それによって、各々素子形成領域に形成するトランジスタの特性を互いに異なるようにすることができる。
【００３３】
【発明の実施の形態】
ここで、図３及び図４を参照して、本発明の第１の実施の形態のｎチャネル型ＭＯＳＦＥＴの製造工程を説明する。
なお、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図３（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板１１の表面にｐ型ウエル領域１２を形成したのち、ＳｉＮ膜パターン１３をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がａで、垂直方向、即ち、〈１００〉に延在する溝の幅がｂ（≫ａ）の溝１５によって素子形成領域１４を区画する。
【００３４】
図３（ｂ）及び（ｂ′）参照
次いで、ＳｉＮ膜パターン１３をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、水平方向に延在する幅ａの溝１５を完全に熱酸化膜１６で埋め込む。
【００３５】
この時、熱酸化は溝１５の両側壁から進行するが、ＳｉがＳｉＯ２ になる際に２倍以上の体積膨張が起こり、溝１５の中央でＳｉＯ２ がぶつかり合うようになると溝の両側を押す力が発生して変形しようとする。
しかし、素子形成領域１４と溝１５を挟んで対向するｐ型ウエル領域１２は素子形成領域１４に比べて広い領域であるので、素子形成領域１４側において〈１００〉方向に圧縮応力が発生する。
【００３６】
一方、幅ｂの溝１５において、熱酸化膜１６がぶつからないように幅ｂ及び熱酸化時間を制御することによって、〈０１０〉方向には圧縮応力が発生しないため、素子形成領域１４に印加される圧縮応力は〈１００〉方向の１軸性圧縮応力となる。
【００３７】
図４（ｃ）及び（ｃ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、〈１００〉方向に延在する溝１５の残部を埋込絶縁膜１７で埋め込んで平坦化したのち、周辺部のＳｉＮ膜パターン１３を選択的に除去して、素子形成領域１４上に残ったＳｉＮ膜パターン１３をマスクとして選択酸化を施すことによって、溝１５の外周部に素子分離酸化膜１８を形成する。
【００３８】
図４（ｄ）及び（ｄ′）参照
次いで、ＳｉＮ膜パターン１３を除去したのち、ゲート絶縁膜１９及びゲート電極２２を設け、次いで、ゲート電極２２をマスクとして自己整合的にＡｓイオンを注入し熱処理することによってｎ型ソース領域２０及びｎ型ドレイン領域２１を形成することによって、ｎチャネル型ＭＯＳＦＥＴの基本構成が得られる。
【００３９】
この第１の実施の形態においては、素子形成領域１４を区画する溝１５の幅を〈０１０〉方向と〈１００〉方向とで異なるように設定することによって、〈１００〉方向の１軸性圧縮応力を発生させ、〈０１０〉方向の電子の移動度を向上させているので、〈０１０〉方向を電流方向とするｎチャネル型ＭＯＳＦＥＴの動作速度を向上することができる。
【００４０】
次に、図５を参照して本発明の第２の実施の形態のｎチャネル型ＭＯＳＦＥＴの製造工程を説明するが、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図５（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板１１の表面にｐ型ウエル領域１２を形成したのち、ＳｉＮ膜パターン１３をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がチャネル領域となる中央部の近傍においては幅がａで他の部分においてはｂ（≫ａ）で、垂直方向、即ち、〈１００〉に延在する溝の幅がｂの溝１５によって素子形成領域１４を区画する。
【００４１】
次いで、ＳｉＮ膜パターン１３をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、〈０１０〉方向に延在する溝の中央部を完全に熱酸化膜１６で埋め込む。
この場合には、〈０１０〉方向に延在する溝の中央部においてのみ、〈１００〉方向の１軸性圧縮応力が発生する。
【００４２】
図５（ｂ）及び（ｂ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、溝１５の残部を埋込絶縁膜１７で埋め込んで平坦化したのち、周辺部のＳｉＮ膜パターン１３を選択的に除去して、素子形成領域１４上に残ったＳｉＮ膜パターン１３をマスクとして選択酸化を施すことによって、溝１５の外周部に素子分離酸化膜１８を形成する。
【００４３】
次いで、ＳｉＮ膜パターン１３を除去したのち、ゲート絶縁膜１９及びゲート電極２２を設け、次いで、ゲート電極２２をマスクとして自己整合的にＡｓイオンを注入し熱処理することによってｎ型ソース領域２０及びｎ型ドレイン領域２１を形成することによって、ｎチャネル型ＭＯＳＦＥＴの基本構成が得られる。
【００４４】
この本発明の第２の実施の形態においても、チャネル領域に〈１００〉方向の１軸性圧縮応力を印加して、〈０１０〉方向の電子の移動度を向上しているので、ｎチャネル型ＭＯＳＦＥＴの動作速度を向上することができる。
【００４５】
また、この場合には、圧縮応力が印加されるチャネル領域近傍でバンド・ギャップの低下が起こるため、ｎ型ソース領域２０とゲート電極２２直下のチャネル領域の拡散電位が下がり、ホットエレクトロンで発生したチャージによるフローティングボディ効果（動作しきい電圧変動）の抑制なども期待できる。
【００４６】
次に、図６を参照して本発明の第３の実施の形態のｐチャネル型ＭＯＳＦＥＴの製造工程を説明するが、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図６（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板１１の表面にｎ型ウエル領域３１を形成したのち、ＳｉＮ膜パターン３２をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がチャネル領域となる中央部の近傍においては幅がｂ（≫ａ）で、他の領域における幅がａで、垂直方向、即ち、〈１００〉に延在する溝の幅がｂの溝３４によって素子形成領域３３を区画する。
【００４７】
次いで、ＳｉＮ膜パターン３２をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、〈０１０〉方向に延在する溝の中央部を除く幅がａの部分を完全に熱酸化膜３５で埋め込む。
この場合には、〈０１０〉方向に延在する溝の中央部以外の領域において、〈１００〉方向の１軸性圧縮応力が発生する結果、素子形成領域３３の両側の領域は〈０１０〉方向に拡大するように変形しようとするので、中央領域においてはその変形力によって〈０１０〉方向の１軸性圧縮応力が印加される。
【００４８】
図６（ｂ）及び（ｂ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、〈１００〉方向に延在する溝３４の残部及び〈０１０〉方向の中央部の溝３４の残部を埋込絶縁膜３６で埋め込んで平坦化したのち、周辺部のＳｉＮ膜パターン３２を選択的に除去して、素子形成領域３３上に残ったＳｉＮ膜パターン３２をマスクとして選択酸化を施すことによって、溝３４の外周部に素子分離酸化膜３７を形成する。
【００４９】
次いで、ＳｉＮ膜パターン３２を除去したのち、ゲート絶縁膜３８及びゲート電極４１を設け、次いで、ゲート電極４１をマスクとして自己整合的にＢイオンを注入し熱処理することによってｐ型ソース領域３９及びｐ型ドレイン領域４０を形成することによって、ｐチャネル型ＭＯＳＦＥＴの基本構成が得られる。
【００５０】
この本発明の第３の実施の形態においては、チャネル領域に〈０１０〉方向の１軸性圧縮応力を印加して、〈０１０〉方向の正孔の移動度を向上しているので、ｎチャネル型ＭＯＳＦＥＴの動作速度を向上することができる。
即ち、正孔の場合には、１軸性応力が印加された方向でも移動度が向上するためである。
【００５１】
また、正孔では〈０１０〉方向にチャネル方向を取ることでトランジスタのドレイン電流密度が大きくなるので、この場合のｐチャネル型ＭＯＳＦＥＴにおいてもドレイン電流密度を増大することができる。
【００５２】
次に、図７を参照して、本発明の第４の実施の形態のＣＭＯＳを説明する。
図７（ａ）及び（ｂ）参照
図７（ａ）は、本発明の第４の実施の形態のＣＭＯＳの概略的平面図であり、また、図７（ｂ）は図７（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図であり、この場合には、上述の図４（ｄ）に示した構造のｎチャネル型ＭＯＳＦＥＴと、このｎチャネル型ＭＯＳＦＥＴの同じ構成のｐチャネル型ＭＯＳＦＥＴを隣接して設けてＣＭＯＳを構成したものである。
【００５３】
即ち、ｐ型シリコン基板１１にｐ型ウエル領域１２とｎ型ウエル領域３１を選択的に設けて、ｐ型ウエル領域１２に図４（ｄ）に示した構造のｎチャネル型ＭＯＳＦＥＴを設けるとともに、ｎ型ウエル領域３１にｐチャネル型ＭＯＳＦＥＴを設けたものである。
【００５４】
この第４の実施の形態においては、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴの両方に１軸性圧縮応力を印加することができるので、ＣＭＯＳの動作速度を向上することができる。
【００５５】
次に、図８を参照して、本発明の第５の実施の形態のＣＭＯＳを説明するが、基本的製造工程は、上記の各実施の形態と同様であるので、溝パターンと最終構成を平面図として説明する。
図８（ａ）及び（ｂ）参照
この本発明の第５の実施の形態においては、ｎチャネル型ＭＯＳＦＥＴを形成する素子形成領域１４を区画する溝１５の〈０１０〉方向に延在する幅をａとし、ｐチャネル型ＭＯＳＦＥＴを形成する素子形成領域３３を区画する溝３４の〈０１０〉方向に延在する幅をｃ（＜ａ）としたもので、素子形成領域１４を区画する溝１５の〈０１０〉方向に延在する幅ａの領域が完全に埋まるように熱酸化を行う。
【００５６】
この場合、溝３４の幅の狭いｃの領域においては熱酸化膜３５による体積膨張による圧力は溝１５の幅の狭いａの領域より大きくなるので、ｐチャネル型ＭＯＳＦＥＴに対する１軸性圧縮応力をより大きくすることができ、それによって、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴの動作速度のバランスをより改善することができる。
【００５７】
次に、図９を参照して、本発明の第６の実施の形態のｎｐｎラテラルバイポーラトランジスタの製造工程を説明するが、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図９（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板５１の表面にｐ型ウエル領域５２を形成したのち、ＳｉＮ膜パターン５４をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がチャネル領域となる中央部の近傍においては幅がｂ（≫ａ）で、他の領域における幅がａで、垂直方向、即ち、〈１００〉に延在する溝の幅がｂの溝５５によって素子形成領域５４を区画する。
【００５８】
次いで、ＳｉＮ膜パターン５３をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、〈０１０〉方向に延在する溝５５の中央部を除く幅がａの部分を完全に熱酸化膜５６で埋め込む。
この場合も上記の第３の実施の形態と同様に、〈０１０〉方向に延在する溝の中央部以外の領域において、〈１００〉方向の１軸性圧縮応力が発生する結果、素子形成領域５４の両側の領域は〈０１０〉方向に拡大するように変形しようとするので、中央領域においては〈０１０〉方向の１軸性圧縮応力が印加される。
【００５９】
図９（ｂ）及び（ｂ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、〈１００〉方向に延在する溝５５の残部及び〈０１０〉方向の中央部の溝５５の残部を埋込絶縁膜５７で埋め込んで平坦化したのち、ＳｉＮ膜パターン５３を除去する。
【００６０】
次いで、素子形成領域５４及びベース引出領域５５を覆うように新たなＳｉＮ膜パターン（図示を省略）を設け、このＳｉＮ膜パターンをマスクとして選択酸化を施すことによって、溝５５の外周部に素子分離酸化膜５８を形成する。
【００６１】
次いで、ＳｉＮ膜パターンを除去したのち、素子形成領域５４の両側にＡｓを選択的に注入し熱処理することによってｎ型エミッタ領域５９及びｎ型コレクタ領域６０を形成し、未注入領域をｐ型ベース領域とすることによって、ｎｐｎラテラルバイポーラトランジスタの基本構成が得られる。
【００６２】
この第６の実施の形態においても、１軸性圧縮応力を印加することによって、電子・正孔の移動度を向上することができるので、ラテラルバイポーラトランジスタの動作速度を向上することができる。
【００６３】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態において、圧縮応力を発生させる熱酸化膜を形成したのち、選択酸化によって素子分離酸化膜を形成しているが、素子分離酸化膜を形成したのち溝を形成して圧縮応力を発生させる熱酸化膜を形成しても良いものである。
【００６４】
また、容易に想像できるように、溝幅をチャネル方向でデザインすれば、任意の個所でバンド状態を変えることが可能となり、横方向のバンドギャップエンジニアリングができる。
【００６５】
例えば、ソース領域とチャネル領域の接合付近のみに応力印加をすれば、拡散電位が下げられるためソース領域からチャネル領域への電子やホールの注入が促され、電流を多く取れることが期待できる。
さらに、速度オーバーシュート現象やバリスティック伝導などを顕著にして電流増大効果も期待される。
【００６６】
また、上記の第３の実施の形態においては、ｐチャネル型ＭＯＳＦＥＴとして説明しているが、同様な構造でｎチャネル型ＭＯＳＦＥＴを構成しても良いものであり、ソース領域及びドレイン領域におけるバンドギャップが小さくなる結果、ＳＯＩで問題となるホットエレクトロンで発生したチャージによるフローティングボディ効果（動作しきい電圧変動）の抑制なども期待できる。
【００６７】
また、上記の第４及び第５の実施の形態においては、ＣＭＯＳを説明しているが、これは単なる一例に過ぎず、素子形成領域を区画する溝の幅は、目的とする１軸性応力による作用効果に応じて任意のパターンに設計すれば良い。
【００６８】
また、上記の第１乃至第３の実施の形態においては、一方の導電型のＭＯＳＦＥＴを説明しているが、一つの基板に同じ導電型のＭＯＳＦＥＴを形成する際に、一部のＭＯＳＦＥＴに印加される１軸性圧縮応力が他のＭＯＳＦＥＴに印加される１軸性圧縮応力とが異なるように溝の幅を異なるように設けても良いものであり、それによって、同一の工程で異なった特性のＭＯＳＦＥＴを同時に形成することができる。
【００６９】
また、上記の各実施の形態においては、典型例として（００１）面を主面とするシリコン基板を例に説明しているが、（００１）面を主面とするシリコン基板に限られるものではなく、（１１１）面等の他の結晶面を主面とするシリコン基板にも適用されるものである。
【００７０】
また、上記の各実施の形態においては、シリコン基板を用いて説明したが、シリコン基板に限られるものではなく、シリコン基板上に設けたＳｉエピタキシャル層、或いは、ＳＯＩ基板に設けたＳｉ層にも適用されるものである。
【００７１】
また、素子形成領域はＳｉに限られるものではなく、ＳｉＧｅを用いても良いものであり、それによって、ｐチャネル型ＭＯＳＦＥＴの動作速度を向上することができるので、ＣＭＯＳの速度を向上することができる。
なお、この場合のＳｉＧｅ層は能動領域として用いる程度の厚さで良いので、上述の非特許文献１に記載されたような素子動作に直接寄与しない臨界膜厚を越えた厚いＳｉＧｅ層は必要としなくなる。
【００７２】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で埋め込んだことを特徴とする半導体装置。
（付記２） 上記Ｓｉ系半導体基体が、（００１）面を主面とするＳｉ基板であり、上記トランジスタが、絶縁ゲート型電界効果トランジスタであることを特徴とする付記１記載の半導体装置。
（付記３） キャリアの伝導方向が、上記圧縮応力による歪みを受ける方向に対して直交する方向であることを特徴とする付記１または２に記載の半導体装置。
（付記４） キャリアの伝導方向が、上記圧縮応力による歪みを受ける方向と平行であることを特徴とする付記１または２に記載の半導体装置。
（付記５） 上記トランジスタが絶縁ゲート型電界効果トランジスタであり、上記圧縮応力が、ソース領域、ドレイン領域、或いは、チャネル領域の少なくとも一つの領域に印加されていることを特徴とする付記１乃至４のいずれか１に記載の半導体装置。
（付記６） 上記Ｓｉ系半導体基体に設けた溝の幅を部分的に変化させることによって、上記圧縮応力の印加部分及び歪み量を制御することを特徴とする付記１乃至４のいずれか１に記載の半導体装置。
（付記７） 上記Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より狭くして、上記面内の圧縮応力をキャリアの伝導方向と垂直方向に印加することを特徴とする付記６記載の半導体装置。
（付記８） 上記Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より広くして、上記面内の圧縮応力をキャリアの伝導方向と平行に印加することを特徴とする付記６記載の半導体装置。
（付記９） 上記素子形成領域を複数設けるとともに、前記各々素子形成領域の少なくとも一対の互いに対向する辺の外周に設けた溝の幅が互いに異なることを特徴とする付記１乃至８のいずれか１に記載の半導体装置。
（付記１０） Ｓｉ系半導体基体に少なくともトランジスタを形成する素子形成領域を区画するように溝を設けるとともに、前記溝の幅を少なくとも一部において他部より狭くし、少なくとも前記幅を狭くした領域において面内の１軸方向に圧縮応力が印加される程度に熱酸化を行って前記少なくとも幅を狭くした領域における溝を熱酸化膜で埋め込んだことを特徴とする半導体装置の製造方法。
【００７３】
【発明の効果】
本発明によれば、簡単な構成により方向を自由に設定できる１軸性圧縮応力を印加することができるので、この１軸性圧縮応力の印加方向に応じて電流方向を決定することによって動作速度を制御性良く向上することができ、シリコン系半導体装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】歪みによるバンド構造の変化の説明図である。
【図３】本発明の第１の実施の形態のｎチャネル型ＭＯＳＦＥＴの途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態のｎチャネル型ＭＯＳＦＥＴの図３以降の製造工程の説明図である。
【図５】本発明の第２の実施の形態のｎチャネル型ＭＯＳＦＥＴの製造工程の説明図である。
【図６】本発明の第３の実施の形態のｐチャネル型ＭＯＳＦＥＴの製造工程の説明図である。
【図７】本発明の第４の実施の形態のＣＭＯＳの構成説明図である。
【図８】本発明の第５の実施の形態のＣＭＯＳの構成説明図である。
【図９】本発明の第６の実施の形態のｎｐｎラテラルバイポーラトランジスタの製造工程の説明図である。
【符号の説明】
１１ ｐ型シリコン基板
１２ ｐ型ウエル領域
１３ ＳｉＮ膜パターン
１４ 素子形成領域
１５ 溝
１６ 熱酸化膜
１７ 埋込絶縁膜
１８ 素子分離酸化膜
１９ ゲート絶縁膜
２０ ｎ型ソース領域
２１ ｎ型ドレイン領域
２２ ゲート電極
３１ ｎ型ウエル領域
３２ ＳｉＮ膜パターン
３３ 素子形成領域
３４ 溝
３５ 熱酸化膜
３６ 埋込絶縁膜
３７ 素子分離酸化膜
３８ ゲート絶縁膜
３９ ｐ型ソース領域
４０ ｐ型ドレイン領域
４１ ゲート電極
５１ ｐ型シリコン基板
５２ ｐ型ウエル領域
５３ ＳｉＮ膜パターン
５４ 素子形成領域
５５ 溝
５６ 熱酸化膜
５７ 埋込絶縁膜
５８ 素子分離酸化膜
５９ ｎ型エミッタ領域
６０ ｎ型コレクタ領域
６１ ｐ型ベース領域
６２ ベース引出領域
【発明の属する技術分野】
本発明は半導体装置に関するものであり、特に、半導体におけるバンド構造とトランジスタの電気伝導を人為的に制御するための構成に特徴のある半導体装置に関するものである。
【０００２】
【従来の技術】
近年、スケーリング則にしたがって、ＭＯＳトランジスタの微細化が進み、研究開発段階においては０．１μｍノードのトランジスタ開発が行われるようになった。
【０００３】
この世代のトランジスタではゲート長が５０ｎｍ以下となるため、トランジスタの閾値電圧Ｖｔｈの低下やＤＩＢＬ（Ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）などのいわゆる短チャネル効果が顕著になり、これを抑制する目的でポケット注入（斜めからのイオン注入）やＳｉ系半導体基体の不純物濃度を高めるなどの工夫が行われている。
【０００４】
しかし、ゲート長をさらに小さくしてトランジスタの高速化を図る場合、いくつかの要因でゲート長を小さくしても、もはや高性能化が得られないことが懸念されている。
【０００５】
原因の一つは、チャネル内の縦方向電界が微細化、即ち、酸化膜の薄膜化が進むに従って高まる結果、キャリアの存在確率を示す波動関数がゲート酸化膜との界面方向に強く押し付けられて、ＳｉＯ２ ／Ｓｉ界面でのラフネス散乱の影響が強くなり、チャネル内での実効的なキャリア移動度が低下することである。
【０００６】
また、さらに根本的な問題としてＶｔｈなどトランジスタの特性ばらつきを抑えながら微細化を進めること自体が技術的にも困難になってくる。
仮に、技術的にそれをクリアできたとしても、量産を実現するのに必要な製造ラインへの投資コストが大きくなるといった経済的な要因で破綻するというシナリオを描く向きもある。
いずれにしても、長年にわたり金科玉条として追求してきたＤｅｎｎａｒｄの単純スケーリングによる特性改善に限界が見えてきたと言わざるを得ない。
【０００７】
このような中で、単にトランジスタ寸法をシュリンクするのではなく、トランジスタのチャネルの材料、あるいは物性を変えてキャリア移動度を向上させて特性改善を達成する試みが行われ始めた。
【０００８】
特に、２軸性の面内引っ張り応力を加えた歪みＳｉ表面に酸化膜を形成して通常のプロセス技術でＭＯＳトランジスタを作製した場合、電子の移動度が７０％程度向上することが実験的に確認されている。
【０００９】
この移動度向上は、歪みによって結晶の対称性が崩れて、６重縮退したΔ点のエネルギーバレーの縮退が低エネルギーの２重縮退レベルとエネルギーの高い４重縮退に分裂する結果、サブバレー間散乱が抑制される効果と、２重縮退準位の占有度が高くなって伝導帯電子の平均的な有効質量が小さくなる２つの効果で説明されている（例えば、非特許文献１参照）。
【００１０】
具体的には、Ｓｉ基板上に歪みを緩和させる目的で臨界膜厚を超えて成長したＳｉＧｅ（Ｇｅ組成１０〜２０％）バッファ層上に、高々１０〜２０ｎｍの臨界膜厚以下の薄いＳｉチャネル層をエピタキシャル成長させたウエハを用いてＭＯＳＦＥＴトランジスタを作製するものである。
【００１１】
ｎ型ＭＯＳトランジスタでは既にこの方法を用いて複数の研究機関（Ｓｔａｎｆｏｒｄ大、東芝、ＭＩＴ、ＩＢＭ）で移動度の大幅な向上が実証されており、ｐ型ＭＯＳトランジスタについても約２．７倍という理論予測には及ばないものの、同じウエハを用いて数１０％の移動度向上が確認されている。
【００１２】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用い、素子形成領域を選択酸化膜の囲むことによって素子形成領域に圧縮応力を印加してキャリアの移動度を向上することも提案されている（例えば、特許文献１参照）。
【００１３】
【非特許文献１】
Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｖｏｌ．１２，ｐｐ．１５１５−１５４９，１９９７
【特許文献１】
特開平１１−５４７５６号公報
【００１４】
【発明が解決しようとする課題】
上述のように、ようやく従来の単純スケーリングの枠を外れて等価スケーリングの概念が使われ始めており、特に、歪みＳｉ−ＭＯＳＦＥＴに限って言えば移動度向上はもはや実験事実としては何ら疑う余地はなく、既にこの特性をいかに上手く実用化技術に展開するかという点に論点や重要性が移っているように思われる。
【００１５】
勿論、メカニズムの追求は学術的には重要とは思われるが、必ずしも技術の問題とはリンクしない。
そこで、上記の歪みＳｉ技術の問題点を分析すると、新材料であるＳｉＧｅ自体は直接チャネルに使われているのではなく、Ｓｉに歪みを与えるために間接的に適用されているに過ぎない。
【００１６】
即ち、技術のエッセンスは、通常伝導帯側で６重縮退し、価電子帯側で２重に縮退しているＳｉに歪みを加えることにあり、これらの縮退を解き放ち、散乱頻度を変えることであり、歪みが人為的に制御しながら加えられるのであれば必ずしも素子形成領域を構成しないＳｉＧｅを使う必要性はないと考えられる。
【００１７】
また、コストやプロセスラインの汚染を考えれば、ＳｉＧｅを素子形成領域として用いる場合以外は、ＳｉＧｅのような新材料を使わずにＳｉ基板に対して移動度向上を実現せしめるような手段が達成できるのであれば極めて望ましいと言えよう。
【００１８】
また、ＳＯＩ基板の場合には、新材料を使用していないものの、絶縁膜上に形成するＳｉ層の結晶性を良好にすることは困難であり、且つ、その構成から見て１軸方向の応力を加えることは困難である。
【００１９】
したがって、本発明は、従来の構成をそのまま利用して素子形成領域に１軸方向の圧縮応力を印加することを目的とする。
【００２０】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、また、図２は歪みによるバンド構造の変化の説明図であり、この図１及び図２を参照して本発明における課題を解決するための手段を説明する。
図１乃至図２参照
上記目的を達成するため、本発明は、半導体装置において、Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で埋め込んだことを特徴とする。
【００２１】
従来のＭＯＳＦＥＴにおいては、図１（ａ）に示すように、（００１）面を主面とするＳｉ基板を用いて、キャリアの伝導方向を〈１１０〉方向にしているが、図１（ｂ）に示すように、同じ（００１）面を主面とするＳｉ基板に対してｘ方向である〈１００〉方向に沿って両側から１ 軸性の圧縮応力を印加すると、Ｓｉ基板はｙ方向とｚ方向に伸びようとする。
【００２２】
そうすると、図２（ａ）及び（ｂ）の左図に示すように、通常のＳｉではΔ点で６重縮退したバンド構造が、図２（ａ）及び（ｂ）の右図に示すように、圧縮応力を加えると縮退が解け、〈１００〉軸上にある２つのバレー（２重縮退）のエネルギーが下がり、逆に〈０１０〉軸と〈００１〉軸上の４つのバレーのエネルギーが上昇する。
この結果、電子の占有確率は２重縮退したサブバレーで高くなり、よりエネルギーの高い４つのバレーへの散乱頻度が減るため、電子移動度が向上する。
【００２３】
また、図１（ｂ）に示すように１軸性圧縮応力の印加方向と直交する〈０１０〉方向にチャネルを形成した場合には、等エネルギー面の回転楕円体形状が意味するように〈０１０〉方向の小さい有効質量が主に見えてくるため、この効果も移動度向上に寄与する。
なお、ｙ方向とｚ方向のエネルギーレベルは、各方向への格子変形量に応じたエネルギー変化が起こるため必ずしも一致はしないが、ｘ方向のエネルギーより高くなることに間違いはない。
【００２４】
一方、図２（ｃ）に示すように、価電子帯については、やはり歪みの影響でΓ点（縦軸と横軸の交点）での軽い正孔（１ｈ）と重い正孔（ｈｈ）の縮退が解け、バンド間遷移による散乱が減るため、移動度が向上する。
なお、図におけるＳＯは、ｓｐｉｎ ｏｒｂｉｔ ｓｐｌｉｔ−ｏｆｆである。
【００２５】
また、正孔では〈０１０〉方向にチャネル方向を取ることでトランジスタのドレイン電流密度が大きくなることが一般に知られており、この効果も期待できる。
【００２６】
したがって、素子形成領域を囲む外周に設けた溝の一対の対向する溝を熱酸化で埋め込むことによって、ＳＯＩ構造やＳｉＧｅ応力緩和層等の特殊構造を用いることなく、上述の１軸性応力を素子領域に印加することができ、上述の移動度の向上を実現することができる。
【００２７】
即ち、熱酸化を行った場合、溝の両側壁から酸化が進行し、溝を熱酸化膜で完全に埋め込むまで酸化した場合には、増大した熱酸化膜によって素子形成領域が内側に押され、圧縮応力が印加される。
一方、他の一対の辺においては溝が熱酸化膜の完全に埋め込まれないようにすることによって、この部分には圧縮応力が印加されないので、１軸性圧縮応力となる。
【００２８】
なお、本発明におけるＳｉ系半導体基体（ｂｏｄｙ）とは、Ｓｉ系半導体基板及び、半導体基板或いは絶縁性基板等の成長基板上に成長させたＳｉ系半導体層の両者を意味するものであり、また、Ｓｉ系半導体とは、Ｓｉ及びＳｉＧｅの両者を意味するものであるが、Ｓｉ系半導体基体としては、（００１）面を主面とするＳｉ基板が典型的なものであり、トランジスタとしては、絶縁ゲート型電界効果トランジスタ、即ち、ＭＩＳＦＥＴが典型的なものである。
【００２９】
この場合、キャリアの伝導方向が、圧縮応力による歪みを受ける方向に対して直交する方向或いは圧縮応力による歪みを受ける方向と平行のいずれでも良く、特に、ｎチャネル型トランジスタの場合には圧縮応力による歪みを受ける方向に対して直交する方向とすることが望ましく、ｐチャネル型トランジスタの場合には、圧縮応力による歪みを受ける方向と平行にすることが望ましい。
【００３０】
また、トランジスタとしては、ラテラルバイポーラトランジスタも対象とするものであるが、絶縁ゲート型電界効果トランジスタの場合には、圧縮応力は、ソース領域、ドレイン領域、或いは、チャネル領域の少なくとも一つの領域に印加すれば良く、例えば、ソース領域、ドレイン領域、及び、チャネル領域の全て、ソース領域及びドレイン領域のみ、或いは、チャネル領域のみに印加するようにしても良い。
【００３１】
また、Ｓｉ系半導体基体に設けた溝の幅を部分的に変化させることによって、上記圧縮応力の印加部分及び歪み量を任意に制御するようにしても良い。
例えば、Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より狭くして、面内の圧縮応力をキャリアの伝導方向と垂直方向に印加するようにしても良いし、或いは、Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より広くして、上記面内の圧縮応力をキャリアの伝導方向と平行に印加するようにしても良い。
【００３２】
また、素子形成領域を複数設ける場合には、各々素子形成領域の少なくとも一対の互いに対向する辺の外周に設けた溝の幅を互いに異なるようにしても良く、それによって、各々素子形成領域に形成するトランジスタの特性を互いに異なるようにすることができる。
【００３３】
【発明の実施の形態】
ここで、図３及び図４を参照して、本発明の第１の実施の形態のｎチャネル型ＭＯＳＦＥＴの製造工程を説明する。
なお、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図３（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板１１の表面にｐ型ウエル領域１２を形成したのち、ＳｉＮ膜パターン１３をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がａで、垂直方向、即ち、〈１００〉に延在する溝の幅がｂ（≫ａ）の溝１５によって素子形成領域１４を区画する。
【００３４】
図３（ｂ）及び（ｂ′）参照
次いで、ＳｉＮ膜パターン１３をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、水平方向に延在する幅ａの溝１５を完全に熱酸化膜１６で埋め込む。
【００３５】
この時、熱酸化は溝１５の両側壁から進行するが、ＳｉがＳｉＯ２ になる際に２倍以上の体積膨張が起こり、溝１５の中央でＳｉＯ２ がぶつかり合うようになると溝の両側を押す力が発生して変形しようとする。
しかし、素子形成領域１４と溝１５を挟んで対向するｐ型ウエル領域１２は素子形成領域１４に比べて広い領域であるので、素子形成領域１４側において〈１００〉方向に圧縮応力が発生する。
【００３６】
一方、幅ｂの溝１５において、熱酸化膜１６がぶつからないように幅ｂ及び熱酸化時間を制御することによって、〈０１０〉方向には圧縮応力が発生しないため、素子形成領域１４に印加される圧縮応力は〈１００〉方向の１軸性圧縮応力となる。
【００３７】
図４（ｃ）及び（ｃ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、〈１００〉方向に延在する溝１５の残部を埋込絶縁膜１７で埋め込んで平坦化したのち、周辺部のＳｉＮ膜パターン１３を選択的に除去して、素子形成領域１４上に残ったＳｉＮ膜パターン１３をマスクとして選択酸化を施すことによって、溝１５の外周部に素子分離酸化膜１８を形成する。
【００３８】
図４（ｄ）及び（ｄ′）参照
次いで、ＳｉＮ膜パターン１３を除去したのち、ゲート絶縁膜１９及びゲート電極２２を設け、次いで、ゲート電極２２をマスクとして自己整合的にＡｓイオンを注入し熱処理することによってｎ型ソース領域２０及びｎ型ドレイン領域２１を形成することによって、ｎチャネル型ＭＯＳＦＥＴの基本構成が得られる。
【００３９】
この第１の実施の形態においては、素子形成領域１４を区画する溝１５の幅を〈０１０〉方向と〈１００〉方向とで異なるように設定することによって、〈１００〉方向の１軸性圧縮応力を発生させ、〈０１０〉方向の電子の移動度を向上させているので、〈０１０〉方向を電流方向とするｎチャネル型ＭＯＳＦＥＴの動作速度を向上することができる。
【００４０】
次に、図５を参照して本発明の第２の実施の形態のｎチャネル型ＭＯＳＦＥＴの製造工程を説明するが、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図５（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板１１の表面にｐ型ウエル領域１２を形成したのち、ＳｉＮ膜パターン１３をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がチャネル領域となる中央部の近傍においては幅がａで他の部分においてはｂ（≫ａ）で、垂直方向、即ち、〈１００〉に延在する溝の幅がｂの溝１５によって素子形成領域１４を区画する。
【００４１】
次いで、ＳｉＮ膜パターン１３をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、〈０１０〉方向に延在する溝の中央部を完全に熱酸化膜１６で埋め込む。
この場合には、〈０１０〉方向に延在する溝の中央部においてのみ、〈１００〉方向の１軸性圧縮応力が発生する。
【００４２】
図５（ｂ）及び（ｂ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、溝１５の残部を埋込絶縁膜１７で埋め込んで平坦化したのち、周辺部のＳｉＮ膜パターン１３を選択的に除去して、素子形成領域１４上に残ったＳｉＮ膜パターン１３をマスクとして選択酸化を施すことによって、溝１５の外周部に素子分離酸化膜１８を形成する。
【００４３】
次いで、ＳｉＮ膜パターン１３を除去したのち、ゲート絶縁膜１９及びゲート電極２２を設け、次いで、ゲート電極２２をマスクとして自己整合的にＡｓイオンを注入し熱処理することによってｎ型ソース領域２０及びｎ型ドレイン領域２１を形成することによって、ｎチャネル型ＭＯＳＦＥＴの基本構成が得られる。
【００４４】
この本発明の第２の実施の形態においても、チャネル領域に〈１００〉方向の１軸性圧縮応力を印加して、〈０１０〉方向の電子の移動度を向上しているので、ｎチャネル型ＭＯＳＦＥＴの動作速度を向上することができる。
【００４５】
また、この場合には、圧縮応力が印加されるチャネル領域近傍でバンド・ギャップの低下が起こるため、ｎ型ソース領域２０とゲート電極２２直下のチャネル領域の拡散電位が下がり、ホットエレクトロンで発生したチャージによるフローティングボディ効果（動作しきい電圧変動）の抑制なども期待できる。
【００４６】
次に、図６を参照して本発明の第３の実施の形態のｐチャネル型ＭＯＳＦＥＴの製造工程を説明するが、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図６（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板１１の表面にｎ型ウエル領域３１を形成したのち、ＳｉＮ膜パターン３２をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がチャネル領域となる中央部の近傍においては幅がｂ（≫ａ）で、他の領域における幅がａで、垂直方向、即ち、〈１００〉に延在する溝の幅がｂの溝３４によって素子形成領域３３を区画する。
【００４７】
次いで、ＳｉＮ膜パターン３２をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、〈０１０〉方向に延在する溝の中央部を除く幅がａの部分を完全に熱酸化膜３５で埋め込む。
この場合には、〈０１０〉方向に延在する溝の中央部以外の領域において、〈１００〉方向の１軸性圧縮応力が発生する結果、素子形成領域３３の両側の領域は〈０１０〉方向に拡大するように変形しようとするので、中央領域においてはその変形力によって〈０１０〉方向の１軸性圧縮応力が印加される。
【００４８】
図６（ｂ）及び（ｂ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、〈１００〉方向に延在する溝３４の残部及び〈０１０〉方向の中央部の溝３４の残部を埋込絶縁膜３６で埋め込んで平坦化したのち、周辺部のＳｉＮ膜パターン３２を選択的に除去して、素子形成領域３３上に残ったＳｉＮ膜パターン３２をマスクとして選択酸化を施すことによって、溝３４の外周部に素子分離酸化膜３７を形成する。
【００４９】
次いで、ＳｉＮ膜パターン３２を除去したのち、ゲート絶縁膜３８及びゲート電極４１を設け、次いで、ゲート電極４１をマスクとして自己整合的にＢイオンを注入し熱処理することによってｐ型ソース領域３９及びｐ型ドレイン領域４０を形成することによって、ｐチャネル型ＭＯＳＦＥＴの基本構成が得られる。
【００５０】
この本発明の第３の実施の形態においては、チャネル領域に〈０１０〉方向の１軸性圧縮応力を印加して、〈０１０〉方向の正孔の移動度を向上しているので、ｎチャネル型ＭＯＳＦＥＴの動作速度を向上することができる。
即ち、正孔の場合には、１軸性応力が印加された方向でも移動度が向上するためである。
【００５１】
また、正孔では〈０１０〉方向にチャネル方向を取ることでトランジスタのドレイン電流密度が大きくなるので、この場合のｐチャネル型ＭＯＳＦＥＴにおいてもドレイン電流密度を増大することができる。
【００５２】
次に、図７を参照して、本発明の第４の実施の形態のＣＭＯＳを説明する。
図７（ａ）及び（ｂ）参照
図７（ａ）は、本発明の第４の実施の形態のＣＭＯＳの概略的平面図であり、また、図７（ｂ）は図７（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図であり、この場合には、上述の図４（ｄ）に示した構造のｎチャネル型ＭＯＳＦＥＴと、このｎチャネル型ＭＯＳＦＥＴの同じ構成のｐチャネル型ＭＯＳＦＥＴを隣接して設けてＣＭＯＳを構成したものである。
【００５３】
即ち、ｐ型シリコン基板１１にｐ型ウエル領域１２とｎ型ウエル領域３１を選択的に設けて、ｐ型ウエル領域１２に図４（ｄ）に示した構造のｎチャネル型ＭＯＳＦＥＴを設けるとともに、ｎ型ウエル領域３１にｐチャネル型ＭＯＳＦＥＴを設けたものである。
【００５４】
この第４の実施の形態においては、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴの両方に１軸性圧縮応力を印加することができるので、ＣＭＯＳの動作速度を向上することができる。
【００５５】
次に、図８を参照して、本発明の第５の実施の形態のＣＭＯＳを説明するが、基本的製造工程は、上記の各実施の形態と同様であるので、溝パターンと最終構成を平面図として説明する。
図８（ａ）及び（ｂ）参照
この本発明の第５の実施の形態においては、ｎチャネル型ＭＯＳＦＥＴを形成する素子形成領域１４を区画する溝１５の〈０１０〉方向に延在する幅をａとし、ｐチャネル型ＭＯＳＦＥＴを形成する素子形成領域３３を区画する溝３４の〈０１０〉方向に延在する幅をｃ（＜ａ）としたもので、素子形成領域１４を区画する溝１５の〈０１０〉方向に延在する幅ａの領域が完全に埋まるように熱酸化を行う。
【００５６】
この場合、溝３４の幅の狭いｃの領域においては熱酸化膜３５による体積膨張による圧力は溝１５の幅の狭いａの領域より大きくなるので、ｐチャネル型ＭＯＳＦＥＴに対する１軸性圧縮応力をより大きくすることができ、それによって、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴの動作速度のバランスをより改善することができる。
【００５７】
次に、図９を参照して、本発明の第６の実施の形態のｎｐｎラテラルバイポーラトランジスタの製造工程を説明するが、各図において「′」の付かない図は概略的平面図であり、「′」の付く図は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図９（ａ）及び（ａ′）参照
まず、（００１）面を主面とするｐ型シリコン基板５１の表面にｐ型ウエル領域５２を形成したのち、ＳｉＮ膜パターン５４をマスクとしてエッチングすることによって、図においては水平方向、即ち、〈０１０〉方向に延在する溝の幅がチャネル領域となる中央部の近傍においては幅がｂ（≫ａ）で、他の領域における幅がａで、垂直方向、即ち、〈１００〉に延在する溝の幅がｂの溝５５によって素子形成領域５４を区画する。
【００５８】
次いで、ＳｉＮ膜パターン５３をそのまま選択酸化マスクとして用いて熱酸化を施すことによって、〈０１０〉方向に延在する溝５５の中央部を除く幅がａの部分を完全に熱酸化膜５６で埋め込む。
この場合も上記の第３の実施の形態と同様に、〈０１０〉方向に延在する溝の中央部以外の領域において、〈１００〉方向の１軸性圧縮応力が発生する結果、素子形成領域５４の両側の領域は〈０１０〉方向に拡大するように変形しようとするので、中央領域においては〈０１０〉方向の１軸性圧縮応力が印加される。
【００５９】
図９（ｂ）及び（ｂ′）参照
次いで、全面にＳｉＯ２ 膜を堆積したのちエッチングバックを施すことによって、〈１００〉方向に延在する溝５５の残部及び〈０１０〉方向の中央部の溝５５の残部を埋込絶縁膜５７で埋め込んで平坦化したのち、ＳｉＮ膜パターン５３を除去する。
【００６０】
次いで、素子形成領域５４及びベース引出領域５５を覆うように新たなＳｉＮ膜パターン（図示を省略）を設け、このＳｉＮ膜パターンをマスクとして選択酸化を施すことによって、溝５５の外周部に素子分離酸化膜５８を形成する。
【００６１】
次いで、ＳｉＮ膜パターンを除去したのち、素子形成領域５４の両側にＡｓを選択的に注入し熱処理することによってｎ型エミッタ領域５９及びｎ型コレクタ領域６０を形成し、未注入領域をｐ型ベース領域とすることによって、ｎｐｎラテラルバイポーラトランジスタの基本構成が得られる。
【００６２】
この第６の実施の形態においても、１軸性圧縮応力を印加することによって、電子・正孔の移動度を向上することができるので、ラテラルバイポーラトランジスタの動作速度を向上することができる。
【００６３】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態において、圧縮応力を発生させる熱酸化膜を形成したのち、選択酸化によって素子分離酸化膜を形成しているが、素子分離酸化膜を形成したのち溝を形成して圧縮応力を発生させる熱酸化膜を形成しても良いものである。
【００６４】
また、容易に想像できるように、溝幅をチャネル方向でデザインすれば、任意の個所でバンド状態を変えることが可能となり、横方向のバンドギャップエンジニアリングができる。
【００６５】
例えば、ソース領域とチャネル領域の接合付近のみに応力印加をすれば、拡散電位が下げられるためソース領域からチャネル領域への電子やホールの注入が促され、電流を多く取れることが期待できる。
さらに、速度オーバーシュート現象やバリスティック伝導などを顕著にして電流増大効果も期待される。
【００６６】
また、上記の第３の実施の形態においては、ｐチャネル型ＭＯＳＦＥＴとして説明しているが、同様な構造でｎチャネル型ＭＯＳＦＥＴを構成しても良いものであり、ソース領域及びドレイン領域におけるバンドギャップが小さくなる結果、ＳＯＩで問題となるホットエレクトロンで発生したチャージによるフローティングボディ効果（動作しきい電圧変動）の抑制なども期待できる。
【００６７】
また、上記の第４及び第５の実施の形態においては、ＣＭＯＳを説明しているが、これは単なる一例に過ぎず、素子形成領域を区画する溝の幅は、目的とする１軸性応力による作用効果に応じて任意のパターンに設計すれば良い。
【００６８】
また、上記の第１乃至第３の実施の形態においては、一方の導電型のＭＯＳＦＥＴを説明しているが、一つの基板に同じ導電型のＭＯＳＦＥＴを形成する際に、一部のＭＯＳＦＥＴに印加される１軸性圧縮応力が他のＭＯＳＦＥＴに印加される１軸性圧縮応力とが異なるように溝の幅を異なるように設けても良いものであり、それによって、同一の工程で異なった特性のＭＯＳＦＥＴを同時に形成することができる。
【００６９】
また、上記の各実施の形態においては、典型例として（００１）面を主面とするシリコン基板を例に説明しているが、（００１）面を主面とするシリコン基板に限られるものではなく、（１１１）面等の他の結晶面を主面とするシリコン基板にも適用されるものである。
【００７０】
また、上記の各実施の形態においては、シリコン基板を用いて説明したが、シリコン基板に限られるものではなく、シリコン基板上に設けたＳｉエピタキシャル層、或いは、ＳＯＩ基板に設けたＳｉ層にも適用されるものである。
【００７１】
また、素子形成領域はＳｉに限られるものではなく、ＳｉＧｅを用いても良いものであり、それによって、ｐチャネル型ＭＯＳＦＥＴの動作速度を向上することができるので、ＣＭＯＳの速度を向上することができる。
なお、この場合のＳｉＧｅ層は能動領域として用いる程度の厚さで良いので、上述の非特許文献１に記載されたような素子動作に直接寄与しない臨界膜厚を越えた厚いＳｉＧｅ層は必要としなくなる。
【００７２】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で埋め込んだことを特徴とする半導体装置。
（付記２） 上記Ｓｉ系半導体基体が、（００１）面を主面とするＳｉ基板であり、上記トランジスタが、絶縁ゲート型電界効果トランジスタであることを特徴とする付記１記載の半導体装置。
（付記３） キャリアの伝導方向が、上記圧縮応力による歪みを受ける方向に対して直交する方向であることを特徴とする付記１または２に記載の半導体装置。
（付記４） キャリアの伝導方向が、上記圧縮応力による歪みを受ける方向と平行であることを特徴とする付記１または２に記載の半導体装置。
（付記５） 上記トランジスタが絶縁ゲート型電界効果トランジスタであり、上記圧縮応力が、ソース領域、ドレイン領域、或いは、チャネル領域の少なくとも一つの領域に印加されていることを特徴とする付記１乃至４のいずれか１に記載の半導体装置。
（付記６） 上記Ｓｉ系半導体基体に設けた溝の幅を部分的に変化させることによって、上記圧縮応力の印加部分及び歪み量を制御することを特徴とする付記１乃至４のいずれか１に記載の半導体装置。
（付記７） 上記Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より狭くして、上記面内の圧縮応力をキャリアの伝導方向と垂直方向に印加することを特徴とする付記６記載の半導体装置。
（付記８） 上記Ｓｉ系半導体基体にキャリアの伝導方向に沿って設けた溝の幅を、チャネル領域近傍で他の領域より広くして、上記面内の圧縮応力をキャリアの伝導方向と平行に印加することを特徴とする付記６記載の半導体装置。
（付記９） 上記素子形成領域を複数設けるとともに、前記各々素子形成領域の少なくとも一対の互いに対向する辺の外周に設けた溝の幅が互いに異なることを特徴とする付記１乃至８のいずれか１に記載の半導体装置。
（付記１０） Ｓｉ系半導体基体に少なくともトランジスタを形成する素子形成領域を区画するように溝を設けるとともに、前記溝の幅を少なくとも一部において他部より狭くし、少なくとも前記幅を狭くした領域において面内の１軸方向に圧縮応力が印加される程度に熱酸化を行って前記少なくとも幅を狭くした領域における溝を熱酸化膜で埋め込んだことを特徴とする半導体装置の製造方法。
【００７３】
【発明の効果】
本発明によれば、簡単な構成により方向を自由に設定できる１軸性圧縮応力を印加することができるので、この１軸性圧縮応力の印加方向に応じて電流方向を決定することによって動作速度を制御性良く向上することができ、シリコン系半導体装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】歪みによるバンド構造の変化の説明図である。
【図３】本発明の第１の実施の形態のｎチャネル型ＭＯＳＦＥＴの途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態のｎチャネル型ＭＯＳＦＥＴの図３以降の製造工程の説明図である。
【図５】本発明の第２の実施の形態のｎチャネル型ＭＯＳＦＥＴの製造工程の説明図である。
【図６】本発明の第３の実施の形態のｐチャネル型ＭＯＳＦＥＴの製造工程の説明図である。
【図７】本発明の第４の実施の形態のＣＭＯＳの構成説明図である。
【図８】本発明の第５の実施の形態のＣＭＯＳの構成説明図である。
【図９】本発明の第６の実施の形態のｎｐｎラテラルバイポーラトランジスタの製造工程の説明図である。
【符号の説明】
１１ ｐ型シリコン基板
１２ ｐ型ウエル領域
１３ ＳｉＮ膜パターン
１４ 素子形成領域
１５ 溝
１６ 熱酸化膜
１７ 埋込絶縁膜
１８ 素子分離酸化膜
１９ ゲート絶縁膜
２０ ｎ型ソース領域
２１ ｎ型ドレイン領域
２２ ゲート電極
３１ ｎ型ウエル領域
３２ ＳｉＮ膜パターン
３３ 素子形成領域
３４ 溝
３５ 熱酸化膜
３６ 埋込絶縁膜
３７ 素子分離酸化膜
３８ ゲート絶縁膜
３９ ｐ型ソース領域
４０ ｐ型ドレイン領域
４１ ゲート電極
５１ ｐ型シリコン基板
５２ ｐ型ウエル領域
５３ ＳｉＮ膜パターン
５４ 素子形成領域
５５ 溝
５６ 熱酸化膜
５７ 埋込絶縁膜
５８ 素子分離酸化膜
５９ ｎ型エミッタ領域
６０ ｎ型コレクタ領域
６１ ｐ型ベース領域
６２ ベース引出領域
Claims (5)
- Ｓｉ系半導体基体に設けた少なくともトランジスタを形成する素子形成領域の一対の互いに対向する辺の外周に設けた溝を面内の１軸方向に圧縮応力が印加される程度に熱酸化膜で埋め込んだことを特徴とする半導体装置。
- キャリアの伝導方向が、上記圧縮応力による歪みを受ける方向に対して直交する方向であることを特徴とする請求項１記載の半導体装置。
- キャリアの伝導方向が、上記圧縮応力による歪みを受ける方向と平行であることを特徴とする請求項１記載の半導体装置。
- 上記トランジスタが絶縁ゲート型電界効果トランジスタであり、上記圧縮応力が、ソース領域、ドレイン領域、或いは、チャネル領域の少なくとも一つの領域に印加されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 上記Ｓｉ系半導体基体に設けた溝の幅を部分的に変化させることによって、上記圧縮応力の印加部分及び歪み量を制御することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
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