JP2008010444A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】素子設計上あるいは他のプロセスによる制限を受けることなく、チャネル領域の歪みを制御し、ＭＯＳＦＥＴの駆動電流を向上させる。
【解決手段】素子分離絶縁膜１６によって区画された活性領域にＰＭＯＳＦＥＴ１００が形成されており、素子分離絶縁膜１６の上部には、ＰＭＯＳＦＥＴ１００のチャネル領域にゲート長方向に圧縮応力を印加する応力付与膜１７が形成されている。即ち、素子分離絶縁膜１６の上部にはゲート電極１３を挟むようにゲート電極１３と平行に溝が形成され、該溝は、アモルファスシリコンを熱酸化して形成された応力付与膜１７により埋め込まれている。
【選択図】図１

Description

本発明は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、特に、Ｐチャネル型ＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、および／または、Ｎチャネル型ＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）の駆動電流を向上させる素子構造とその製造方法に関するものである。

従来、ＭＯＳＦＥＴの高性能化は微細化によって進められてきた。しかし、ゲート絶縁膜の膜厚や微細加工の最小寸法などは、その物理限界に近づきつつあるのが現状である。したがって、微細化のみにＭＯＳＦＥＴの高性能化を期待することはできず、将来に向けて微細化以外の高性能化手段が必要となっている。

その微細化によらない高性能化手段の一つに、チャネル領域に歪みを加えキャリアの移動度を向上させる技術、いわゆる、歪みシリコン技術がある。この歪みシリコン技術は、歪みを印加する方法の違いによって、基板歪みを用いる方法と、プロセスに起因する歪み（プロセス歪み）を用いる方法とに大別される。

前者の基板歪みを用いる方法の概略は、次のとおりである。先ず、シリコン基板上に、シリコンより格子定数の大きいシリコンゲルマニウムをエピタキシャル成長させ、転位の導入等によってシリコンゲルマニウムの歪みを緩和させる。次に、この歪みが緩和された緩和シリコンゲルマニウム上に、改めてシリコンをエピタキシャル成長させる。このようにして得られた最上層のシリコンは、基板面内の２軸引っ張り応力を緩和シリコンゲルマニウムから受けるため、引っ張り歪みの状態にある。この歪みシリコン基板を用いてＭＯＳＦＥＴを作製すると、ＰＭＯＳＦＥＴにおいてもＮＭＯＳＦＥＴにおいても駆動電流が向上し、高性能化が実現する。この駆動電流向上は、基板面内の２軸引っ張り応力によってチャネル領域を走行するキャリア（電子、正孔の両方）の移動度が増加することに由来する。

前者の基板歪み技術は、微細化によらない高性能化手段として有望である。しかし、緩和シリコンゲルマニウムを成膜する際に発生する転位の一部が基板表面にまで達し、貫通転位になること、また、歪みの基板面内不均一性などが、製品の歩留まりや特性のばらつきに影響を与え得るという懸念がある。

後者のプロセス歪み技術は、従来のプロセスの最小限の変更によってチャネル領域に歪みを印加する技術であり、従来プロセスとの整合性が高い。例えば、浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成された素子分離絶縁膜によって素子領域に発生する圧縮応力を用いてＰＭＯＳＦＥＴの駆動電流を向上させる方法が提案されている（例えば、特許文献１参照）。

特許文献１にて開示された方法は、ＳＴＩ法による素子分離絶縁膜が素子領域に及ぼす圧縮応力は、チャネル領域方向の素子領域幅が狭いほど大きいので、ＰＭＯＳＦＥＴの素子領域幅だけを積極的に狭めることによってＰＭＯＳＦＥＴの駆動電流を向上させることができる、というものである。
特開２００５−２５９７４５号公報

しかしながら、この素子分離絶縁膜による圧縮応力を利用したＰＭＯＳＦＥＴの駆動電流向上技術では、圧縮応力の大きさは素子領域幅で決定されるため、設計上あるいは他のプロセスの要請で素子領域幅を変更できない場合に、この技術の利点を十分に利用できない可能性がある。このような設計上あるいは他のプロセスによる制限は、上記の素子分離絶縁膜による応力以外のプロセス歪み技術にも存在する。したがって、設計や他のプロセスへの影響が少ないプロセス歪み技術が望まれている。

本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、設計上あるいは他のプロセスによる制限を受けることなく、チャネル領域の歪みを制御し、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴの駆動電流を向上させ、高性能化を実現した半導体装置を提供できるようにすることである。

上記の目的を達成するため、本発明によれば、半導体基板上に形成された素子分離絶縁膜により区画された活性領域内にＭＯＳＦＥＴが形成されている半導体装置において、素子分離絶縁膜の一部領域には応力付与膜が埋設されてことを特徴とする半導体装置、が提供される。
そして、上記応力付与膜により、Ｐチャネル型のＭＯＳ電界効果トランジスタにあっては、ゲート長方向に圧縮応力、あるいは、ゲート幅方向に引っ張り応力、あるいはこれら両方、あるいはゲート幅方向とゲート長方向の両方に引っ張り応力が印加され、Ｎチャネル型のＭＯＳ電界効果トランジスタにあっては、ゲート長方向に引っ張り応力、あるいはゲート幅方向に引っ張り応力、あるいはその両方が印加される。

また、上記の目的を達成するため、本発明によれば、半導体基板の表面領域内に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜によって区画された領域にＭＯＳＦＥＴを形成する工程と、前記素子分離絶縁膜の一部をエッチング除去して溝を形成する工程と、前記溝内に熱処理ないし熱酸化により体積が変化する材料を埋設する工程と、熱処理ないし熱酸化を行って前記材料に体積変化を起こさせて前記素子分離絶縁膜内にＭＯＳＦＥＴのチャネル領域に応力を印加する応力付与膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法、が提供される。

本発明は、ＭＯＳ型半導体装置に本来的に存在している素子分離膜内にチャネル領域に歪みを与える応力付与膜を埋設するものであるので、設計上あるいは他のプロセスによる制限を受けることなく、チャネル領域の歪みを制御し、ＰＭＯＳＦＥＴやＮＭＯＳＦＥＴの駆動電流を増加させることができる。また、このことによって相補型ＭＯＳＦＥＴ（ＣＭＯＳ）の高性能化も実現することができる。

以下、本発明の実施の形態に関して、図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るＰＭＯＳＦＥＴの構成を示す断面図である。図１に示すように、ＰＭＯＳＦＥＴ１００が形成されるＮ型の半導体基板１１には、Ｐ型のソース・ドレイン領域１５がその表面に接するように設けられている。ソース・ドレイン領域１５間の領域はチャネル領域である。ソース・ドレイン領域間の距離は、例えば、５０ｎｍである。

ゲート絶縁膜１２は、チャネル領域全体とソース・ドレイン領域の各々の一部を覆うように設けられている。ゲート絶縁膜１２の材質は、例えば、酸化シリコンである。膜厚は、例えば、２ｎｍである。
ゲート電極１３は、チャネル領域上のゲート絶縁膜１２を覆うように設けられており、ポリシリコン膜１３ａとシリサイド膜１３ｂとの積層構造となっている。ゲート電極１３の高さは、例えば、１５０ｎｍである。また、ゲート電極１３の半導体基板１１の表面に平行な平面の大きさは、例えば、５０ｎｍ×２００ｎｍである。

シリサイド膜１３ｂは、ポリシリコン膜１３ａを覆うように設けられている。シリサイド膜１３ｂの材質は、例えば、ニッケルシリサイドである。膜厚は、例えば、３０ｎｍである。
サイドウォール１４は、ゲート電極１３とゲート絶縁膜１２の側面を覆い、下部がソース・ドレイン領域に接するように設けられている。材質は、例えば、酸化シリコンである。

ＰＭＯＳＦＥＴ１００は、ＳＴＩ法にて形成された素子分離絶縁膜１６に囲まれた活性領域内に形成されている。素子分離絶縁膜１６の材質の少なくとも一部は、例えば、酸化シリコンである。そして、その上面の一部は除去されており、その除去された部分には、ＰＭＯＳＦＥＴのチャネル領域に圧縮応力を印加する応力付与膜１７が埋設されている。この構造は、例えば、ＳＴＩ法により素子分離絶縁膜１６を形成した後、ドライエッチングなどで素子分離絶縁膜１６の上部の一部を除去して溝を形成し、この溝へ酸化反応によって体積膨張を起こす物質を埋設し、次いで酸化反応を起こし体積膨張を引き起こす、などの方法で形成することができる。これによってチャネル領域にチャネル長方向への圧縮応力を印加することができる。チャネル長方向へ圧縮応力が加えられると、チャネル領域を走行する正孔の移動度が増加するため、ＰＭＯＳＦＥＴ１００では駆動電流が向上する。

図１に示した半導体装置はＰＭＯＳＦＥＴに関するものであったが、同様の手法をＮＭＯＳＦＥＴに対して採ることもできる。この場合には応力付与膜は、熱処理や焼成により収縮する材料を用いて形成される。すなわち、素子分離絶縁膜に囲まれた活性領域にＮＭＯＳＦＥＴを形成した後、ＮＭＯＳＦＥＴのゲート電極に平行にＮＭＯＳＦＥＴに隣接する素子分離絶縁膜上部に溝を設け、溝内に熱処理や焼成により体積が減少する収縮性の材料を充填し、熱処理を行って該材料に収縮を起こさせ、これによりＮＭＯＳＦＥＴのチャネル領域に引張り応力が印加されるようにする。熱処理や焼成により体積が減少する材料としては、エポキシ樹脂などの樹脂材料やシラノール溶液などのスピンオングラス材料を挙げることができる。

また、上記実施の形態ではチャネル長方向に応力を印加する場合について述べたが、同様の手法によりチャネル幅方向に応力を印加し、駆動電流の向上を図ることも可能である。すなわち、ゲート長方向に平行な辺を持つ素子分離の絶縁膜上部に溝を設け、溝内に応力印加膜を形成する。応力印加膜の応力は上述の方法により引っ張りか圧縮かに適切に制御される。

また、加えるべき応力の符号(引っ張りか圧縮か)や応力の方向(チャネル長方向かチャネル幅方向か)はＭＯＳＦＥＴのキャリアの極性により異なる。ＮＭＯＳＦＥＴではチャネル長方向、チャネル幅方向いずれの方向へも引っ張り応力を加えることで駆動電流が向上する。チャネル長方向およびチャネル幅方向への引っ張り応力を同時に加えてもよい。ＰＭＯＳＦＥＴではゲート長方向へは圧縮応力、ゲート幅方向へは引っ張り応力を印加することで駆動電流を向上させることができる。また、ゲート長方向とゲート幅方向へ同時に圧縮応力を加えても駆動電流は向上する。

［第２の実施の形態］
図２は、ＣＭＯＳに係る本発明の実施の形態を示す図であって、図２（ａ）はＮＭＯＳＦＥＴの平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線の断面図、図２（ｃ）はＰＭＯＳＦＥＴの平面図、図２（ｄ）は図２（ｃ）のＢ−Ｂ線の断面図である。
図２（ａ）、（ｂ）、（ｃ）、（ｄ）に示すように、本実施の形態のＣＭＯＳは、ＮＭＯＳＦＥＴ２００と、ＰＭＯＳＦＥＴ１００とを備えている。
図２（ｃ）、（ｄ）に示すＰＭＯＳＦＥＴ１００は、第１の実施の形態（図１参照）で示されたものであって、図２（ｃ）、（ｄ）において、図１の部分に対応する部分には同一の参照符号が付せられている。図２（ｃ）、（ｄ）に示されるＰＭＯＳＦＥＴ１００において、ゲート電極長手方向（ゲート長方向と直交する方向）に平行な辺を持つ応力付与膜１７によって、チャネル領域には、ゲート長方向への圧縮応力が印加されている。

図２（ａ）、（ｂ）において、図２（ｃ）、（ｄ）の部分に対応する部分には下１桁が共通する参照符号が付せられている。図２（ａ）、（ｂ）に示すＮＭＯＳＦＥＴ２００においては、素子分離絶縁膜２６の上面には、応力付与膜は形成されておらず、素子分離絶縁膜２６のみで素子分離がなされている。この結果、ＮＭＯＳＦＥＴ２００に対して、素子分離絶縁膜２６からの圧縮応力は、応力付与膜が設けられていない分、積極的には印加されない。これによって、素子分離絶縁膜２６からの圧縮応力による電子移動度の減少、すなわち、ＮＭＯＳＦＥＴ２００の駆動電流の減少を防ぐことができる。このような構成のＮＭＯＳＦＥＴ２００とＰＭＯＳＦＥＴ１００とを備えたＣＭＯＳを形成することによって、ＮＭＯＳＦＥＴ２００の駆動電流を維持しつつ、ＰＭＯＳＦＥＴ１００の駆動電流を向上させることができ、その結果、ＣＭＯＳの性能を向上させることができる。

図２に示した実施の形態では、ＰＭＯＳＦＥＴに隣接する素子分離絶縁膜にのみ応力付与膜が形成されており、ＮＭＯＳＦＥＴに隣接する素子分離絶縁膜には応力付与膜が形成されていなかったが、ＮＭＯＳＦＥＴに隣接する素子分離絶縁膜側にも応力付与膜を形成するようにしてもよい。すなわち、ＮＭＯＳＦＥＴに隣接する素子分離絶縁膜の上部に、ＮＭＯＳＦＥＴのチャネル領域にチャネル長方向に引っ張り応力を印加する応力付与膜を形成するようにしてもよい。このようにすることにより、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの双方の駆動電流を向上させることができ、より高性能のＣＭＯＳを実現することができる。

［第１の実施の形態の製造方法］
図３〜図７は、本発明の第１の実施の形態の半導体装置の製造方法の一例を示す工程順の平面図と断面図である。各図において、（ａ）は平面図、（ｂ）は、平面図（ａ）のＢ−Ｂ線の断面図である。

まず、図３（ａ）、（ｂ）に示すように、Ｎ型の半導体基板１１の表面領域内にＳＴＩ法により素子分離絶縁膜１６を形成し、素子分離絶縁膜１６にて区画された活性領域内に、ゲート絶縁膜１２、ポリシリコン膜１３ａおよびシリサイド膜１３ｂからなるゲート電極１３、サイドウォール１４、ソース・ドレイン領域１５を備えたＰＭＯＳＦＥＴ１００を形成する。
続いて、図４（ａ）、（ｂ）に示すように、フォトリソグラフィ法により基板上にエッチングマスク１８を形成し、これをマスクにエッチングを行なって、素子分離絶縁膜１６の上部に、ＰＭＯＳＦＥＴ１００のゲート電極長手方向（ゲート長方向と直交する方向）に平行な辺を持つ溝１６ａを形成する。素子分離絶縁膜がチャネル領域に印加する応力は、溝１６ａの深さによって決定されるため、この溝１６ａの深さはチャネル領域に印加すべき応力、換言すれば加えられるべき歪み量を考慮して決定される。

次に、図５（ａ）、（ｂ）に示すように、溝１６ａにアモルファスシリコン１９を埋設し、同時にマスク１８の上面を覆うようにＣＶＤ法によってアモルファスシリコン１９を被覆する。
次に、図６（ａ）、（ｂ）に示すように、ＣＭＰ技術によってマスク１８上のアモルファスシリコン１９を取り除き、更に、エッチングの技術によってマスク１８の側面に残存しているアモルファスシリコン１９を所望の量だけ取り除く。本製造方法によって形成される素子分離絶縁膜がチャネル領域に及ぼす圧縮応力は、このアモルファスシリコン１９の除去量に依存するので、この除去量はチャネル領域に印加すべき応力、つまり加えられるべき歪み量を考慮して決定される。

次に、図７（ａ）、（ｂ）に示すように、半導体基板１１に酸素プラズマを照射し、アモルファスシリコン１９を酸化する。この酸化反応においてアモルファスシリコン１９は体積を膨張させつつ上に凸の断面形状を持った二酸化シリコンとなり、ここに酸化シリコンからなる応力付与膜１７が形成される。

以上の製造方法によって作製されたＰＭＯＳＦＥＴ１００では、アモルファスシリコン１９の酸化による圧縮応力が基板上に形成されたＰＭＯＳＦＥＴ１００のチャネル領域方向に印加される。この結果、ＰＭＯＳＦＥＴ１００の駆動電流が向上する。
また、以上の製造方法によって形成されたＰＭＯＳＦＥＴ１００には、図４に示した溝１６ａの深さ、および、図６に示したアモルファスシリコン１９の除去量を調整することで所望の圧縮応力を印加することができる。これは拡散層幅を変更するといったレイアウト変更を伴う応力の印加方法に比べ、素子設計段階において、最適なレイアウトを容易に実現することができ、素子設計との整合性が高い。

本発明の第１の実施形態に係るＰＭＯＳＦＥＴの断面図。 本発明の第２の実施形態に係るＣＭＯＳの平面図と断面図。 本発明の第１の実施形態の製造方法を説明するための工程順の平面図と断面図（その１） 本発明の第１の実施形態の製造方法を説明するための工程順の平面図と断面図（その２） 本発明の第１の実施形態の製造方法を説明するための工程順の平面図と断面図（その３） 本発明の第１の実施形態の製造方法を説明するための工程順の平面図と断面図（その４） 本発明の第１の実施形態の製造方法を説明するための工程順の平面図と断面図（その５）

符号の説明

１１、２１ 半導体基板
１２、２２ ゲート絶縁膜
１３、２３ ゲート電極
１３ａ、２３ａ ポリシリコン膜
１３ｂ、２３ｂ シリサイド膜
１４、２４ サイドウォール
１５、２５ ソース・ドレイン領域
１６、２６ 素子分離絶縁膜
１６ａ 溝
１７ 応力付与膜
１８ エッチングマスク
１９ アモルファスシリコン
１００ ＰＭＯＳＦＥＴ
２００ ＮＭＯＳＦＥＴ

Claims (16)

1. 半導体基板上に形成された素子分離絶縁膜により区画された活性領域内にＭＯＳＦＥＴが形成されている半導体装置において、素子分離絶縁膜の一部領域には応力付与膜が埋設されてことを特徴とする半導体装置。
2. 前記応力付与膜の表面は、前記素子分離絶縁膜の表面より高くなっていることを特徴とする請求項１に記載の半導体装置。
3. 前記応力付与膜の表面は、前記素子分離絶縁膜の表面より低くなっていることを特徴とする請求項１に記載の半導体装置。
4. ＰＭＯＳＦＥＴのチャネル領域においてゲート長方向に圧縮応力が加えられていることを特徴とする請求項１または２に記載の半導体装置。
5. ＰＭＯＳＦＥＴのチャネル領域においてゲート幅方向に引っ張り応力が加えられていることを特徴とする請求項１または３に記載の半導体装置。
6. ＰＭＯＳＦＥＴのチャネル領域においてゲート長方向には圧縮、ゲート幅方向には引っ張り応力が加えられていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
7. ＰＭＯＳＦＥＴのチャネル領域においてゲート長方向およびゲート幅方向に圧縮応力が加えられていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
8. ＮＭＯＳＦＥＴのチャネル領域においてゲート長方向に引っ張り応力が加えられていることを特徴とする請求項１または３に記載の半導体装置。
9. ＮＭＯＳＦＥＴのチャネル領域においてゲート幅方向に引っ張り応力が加えられていることを特徴とする請求項１または３に記載の半導体装置。
10. ＮＭＯＳＦＥＴのチャネル領域においてゲート幅方向およびゲート長方向に引っ張り応力が加えられていることを特徴とする請求項１または３に記載の半導体装置。
11. ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの両方を含むことを特徴とする請求項１から１０のいずれかに記載の半導体装置。
12. 半導体基板の表面領域内に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜によって区画された領域にＭＯＳＦＥＴを形成する工程と、前記素子分離絶縁膜の一部をエッチング除去して溝を形成する工程と、前記溝内に熱処理ないし熱酸化により体積が変化する材料を埋設する工程と、熱処理ないし熱酸化を行って前記材料に体積変化を起こさせて前記素子分離絶縁膜内にＭＯＳＦＥＴのチャネル領域に応力を印加する応力付与膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
13. 請求項１から３のいずれかに記載された半導体装置の製造方法であって、素子分離絶縁膜の一部をエッチング除去して溝を形成する工程と、前記溝内に熱処理ないし熱酸化により体積が変化する材料を埋設する工程と、熱処理ないし熱酸化を行って前記材料に体積変化を起こさせて前記素子分離絶縁膜内にＭＯＳＦＥＴのチャネル領域に応力を印加する応力付与膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
14. 前記熱処理ないし熱酸化により体積が変化する材料が熱処理ないし熱酸化により体積が増大する材料であることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
15. 前記熱処理ないし熱酸化により体積が変化する材料が熱処理ないし熱酸化により体積が減少する材料であることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
16. 熱処理ないし熱酸化により体積が増大する材料がシリコンであることを特徴とする請求項１４に記載の半導体装置の製造方法。
    

Images