JP2003158241A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】nチャネル型電界効果トランジスタとpチャネル
型電界効果トランジスタを有する半導体装置において、
ドレイン電流特性に優れた信頼性の高い半導体装置を提
供する。 【解決手段】nチャネル型電界効果トランジスタが形成
されるアクティブの溝側壁にシリコン窒化膜を設け、さ
らにpチャネル型電界効果トランジスタのアクティブの
溝側壁にはチャネル方向と垂直方向のみシリコン窒化膜
を設ける。
型電界効果トランジスタを有する半導体装置において、
ドレイン電流特性に優れた信頼性の高い半導体装置を提
供する。 【解決手段】nチャネル型電界効果トランジスタが形成
されるアクティブの溝側壁にシリコン窒化膜を設け、さ
らにpチャネル型電界効果トランジスタのアクティブの
溝側壁にはチャネル方向と垂直方向のみシリコン窒化膜
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にnチャネル電界効果型トランジスタとpチャネル
電界効果型トランジスタとを有している半導体装置に係
る。
し、特にnチャネル電界効果型トランジスタとpチャネル
電界効果型トランジスタとを有している半導体装置に係
る。
【０００２】
【従来の技術】近年、情報通信機器の発達に伴いLSI等
の半導体装置に要求される処理能力は年々厳しくなって
おり、トランジスタの動作速度の高速化が図られてい
る。特に、nチャネル型電界効果トランジスタとpチャネ
ル型電界効果トランジスタで構成される相補型電界効果
トランジスタは、低消費電力であることから広く用いら
れているが、その高速化は、主として構造の微細化によ
って進められ、半導体素子を加工するリソグラフィー技
術の進歩に支えられてきた。しかしながら、最近では、
要求される最小加工寸法（ゲートの最小加工寸法）がリ
ソグラフィーに用いる光の波長レベル以下になってきて
おり、より一層の微細化加工は困難になりつつある。
の半導体装置に要求される処理能力は年々厳しくなって
おり、トランジスタの動作速度の高速化が図られてい
る。特に、nチャネル型電界効果トランジスタとpチャネ
ル型電界効果トランジスタで構成される相補型電界効果
トランジスタは、低消費電力であることから広く用いら
れているが、その高速化は、主として構造の微細化によ
って進められ、半導体素子を加工するリソグラフィー技
術の進歩に支えられてきた。しかしながら、最近では、
要求される最小加工寸法（ゲートの最小加工寸法）がリ
ソグラフィーに用いる光の波長レベル以下になってきて
おり、より一層の微細化加工は困難になりつつある。
【０００３】そこで、nチャネル型電界効果トランジス
タの動作速度を早める手段として、電界効果トランジス
タのチャネル部分のシリコンにひずみを誘起するという
方法が提案されている。シリコン結晶をひずませると電
子の移動度（有効質量）が変化することは従来から知ら
れており、特開平11-340337では、電界効果トランジス
タを形成する下地膜に、シリコンより格子定数の大きな
シリコンゲルマニウムを用い、その上にシリコン層をエ
ピタキシャル成長させることにより、チャネル部分とな
るシリコンにひずみを与えて移動度を高め、トランジス
タの高速化を図るという方法が開示されている。
タの動作速度を早める手段として、電界効果トランジス
タのチャネル部分のシリコンにひずみを誘起するという
方法が提案されている。シリコン結晶をひずませると電
子の移動度（有効質量）が変化することは従来から知ら
れており、特開平11-340337では、電界効果トランジス
タを形成する下地膜に、シリコンより格子定数の大きな
シリコンゲルマニウムを用い、その上にシリコン層をエ
ピタキシャル成長させることにより、チャネル部分とな
るシリコンにひずみを与えて移動度を高め、トランジス
タの高速化を図るという方法が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
ように、結晶の格子定数の異なる材料を格子整合させる
ようにエピタキシャル成長させると、結晶に生じるひず
みのエネルギーが大きくなり、ある臨界膜厚以上の膜厚
では、結晶に転位が発生するといった問題や、LSI等の
半導体装置の製造プロセスにおいて、一般的ではないシ
リコンゲルマニウムという材料の導入による新たな製造
装置の導入に伴うコストの増加などにより、上述の方法
は実用化までには至っていない。
ように、結晶の格子定数の異なる材料を格子整合させる
ようにエピタキシャル成長させると、結晶に生じるひず
みのエネルギーが大きくなり、ある臨界膜厚以上の膜厚
では、結晶に転位が発生するといった問題や、LSI等の
半導体装置の製造プロセスにおいて、一般的ではないシ
リコンゲルマニウムという材料の導入による新たな製造
装置の導入に伴うコストの増加などにより、上述の方法
は実用化までには至っていない。
【０００５】また、相補型電界効果トランジスタは、電
子をキャリアとするnチャネル型電界効果トランジスタ
と、正孔をキャリアとするpチャネル型電界効果トラン
ジスタにより構成されるが、半導体装置の高速化の為に
は、nチャネル型、およびpチャネル型各々の高速化を図
ることが好ましい。
子をキャリアとするnチャネル型電界効果トランジスタ
と、正孔をキャリアとするpチャネル型電界効果トラン
ジスタにより構成されるが、半導体装置の高速化の為に
は、nチャネル型、およびpチャネル型各々の高速化を図
ることが好ましい。
【０００６】本発明の目的は、nチャネル型電界効果ト
ランジスタとpチャネル型電界効果トランジスタを有す
る半導体装置において、ドレイン電流特性に優れた半導
体装置を提供することにある。
ランジスタとpチャネル型電界効果トランジスタを有す
る半導体装置において、ドレイン電流特性に優れた半導
体装置を提供することにある。
【０００７】
【課題を解決するための手段】題記課題を解決する本発
明を以下に示す。 （１）半導体基板主表面に溝を形成して、その内部に絶
縁膜を埋め込んだフィールド領域と、前記フィールド領
域に隣接する複数のアクティブ領域を有し、前記アクテ
ィブ領域は、ｎ型電界効果型トランジスタが形成された
第一のアクティブ領域と、p型電界効果型トランジスタ
が形成された第二のアクティブ領域と、を備え、前記第
一のアクティブ領域に隣接する前記フィールド領域にお
ける前記溝の前記第一のアクティブ側の溝側面であっ
て、前記ｎ型電界効果型トランジスタのソースとドレイ
ンを結ぶ方向に位置する前記溝側面に前記溝の半導体基
板の酸化を抑制する酸化防止膜を有し、前記第二のアク
ティブ領域に隣接する前記フィールド領域における前記
溝の前記第二のアクティブ側の溝側面であって、前記ｐ
型電界効果型トランジスタのソースとドレインを結ぶ方
向に位置する前記溝側面に前記酸化防止膜を非設置とす
ることを特徴とする。
明を以下に示す。 （１）半導体基板主表面に溝を形成して、その内部に絶
縁膜を埋め込んだフィールド領域と、前記フィールド領
域に隣接する複数のアクティブ領域を有し、前記アクテ
ィブ領域は、ｎ型電界効果型トランジスタが形成された
第一のアクティブ領域と、p型電界効果型トランジスタ
が形成された第二のアクティブ領域と、を備え、前記第
一のアクティブ領域に隣接する前記フィールド領域にお
ける前記溝の前記第一のアクティブ側の溝側面であっ
て、前記ｎ型電界効果型トランジスタのソースとドレイ
ンを結ぶ方向に位置する前記溝側面に前記溝の半導体基
板の酸化を抑制する酸化防止膜を有し、前記第二のアク
ティブ領域に隣接する前記フィールド領域における前記
溝の前記第二のアクティブ側の溝側面であって、前記ｐ
型電界効果型トランジスタのソースとドレインを結ぶ方
向に位置する前記溝側面に前記酸化防止膜を非設置とす
ることを特徴とする。
【０００８】絶縁層とは、例えば、その周囲に位置する
シリコン基板等よりも導電性が低いものを用い、一例と
して、シリコン酸化層等を用いることができる。また、
前記酸化防止膜の上に前記絶縁を堆積する。ソースとド
レインを結ぶ方向とは、例えば、いわゆるチャネル方向
であることができる。この場合、ゲート電極の長手方向
に加わる応力がゲート電極のソースドレイン方向に加わ
る圧縮応力より低い圧縮応力となるよう形成するか、ゲ
ート電極の長手方向に加わる応力が引張応力でありゲー
ト電極のソースドレイン方向に加わる応力が圧縮応力と
なるように形成することが好ましい。前記の半導体装置
において、前記酸化防止膜は窒化物膜であることを特徴
とする。
シリコン基板等よりも導電性が低いものを用い、一例と
して、シリコン酸化層等を用いることができる。また、
前記酸化防止膜の上に前記絶縁を堆積する。ソースとド
レインを結ぶ方向とは、例えば、いわゆるチャネル方向
であることができる。この場合、ゲート電極の長手方向
に加わる応力がゲート電極のソースドレイン方向に加わ
る圧縮応力より低い圧縮応力となるよう形成するか、ゲ
ート電極の長手方向に加わる応力が引張応力でありゲー
ト電極のソースドレイン方向に加わる応力が圧縮応力と
なるように形成することが好ましい。前記の半導体装置
において、前記酸化防止膜は窒化物膜であることを特徴
とする。
【０００９】ｐ型電界効果型トランジスタを備える第一
のアクティブ領域に隣接するフィールド領域の溝側壁
に、溝の基板の酸化防止のための酸化防止膜として、例
えば、シリコン窒化膜を具備することができる。 （３）前記の半導体装置において、前記第二のアクティ
ブ領域に隣接する前記フィールド領域における前記溝の
前記第一のアクティブ側の溝側面であって、前記ｎ型電
界効果型トランジスタのソースとドレインとの間に位置
するゲート電極の長手方向に位置する前記溝側面に前記
溝の半導体基板の酸化を抑制する酸化防止膜を有するこ
とを特徴とする。
のアクティブ領域に隣接するフィールド領域の溝側壁
に、溝の基板の酸化防止のための酸化防止膜として、例
えば、シリコン窒化膜を具備することができる。 （３）前記の半導体装置において、前記第二のアクティ
ブ領域に隣接する前記フィールド領域における前記溝の
前記第一のアクティブ側の溝側面であって、前記ｎ型電
界効果型トランジスタのソースとドレインとの間に位置
するゲート電極の長手方向に位置する前記溝側面に前記
溝の半導体基板の酸化を抑制する酸化防止膜を有するこ
とを特徴とする。
【００１０】前記ゲート電極の長手方向とは、チャネル
方向と交わる（例えば直行）方向であることができる。 （４）前記の半導体装置において、前記第二のアクティ
ブ領域に隣接する前記フィールド領域における前記溝の
前記第一のアクティブ側の溝側面であって、前記ｐ型電
界効果型トランジスタのソースとドレインとの間に位置
するゲート電極の長手方向に位置する前記溝側面に前記
溝の半導体基板の酸化を抑制する酸化防止膜を有するこ
とを特徴とする。 （５）半導体基板主表面に溝を形成して、その内部に絶
縁膜を埋め込んだフィールド領域と、前記フィールド領
域に隣接するｎ型電界効果型トランジスタが形成された
第一のアクティブ領域及びp型電界効果型トランジスタ
が形成された第二のアクティブ領域と、を備え、前記第
一のアクティブ領域に隣接する前記フィールド領域にお
ける前記溝の前記第一のアクティブ側の溝側面であっ
て、前記ｎ型電界効果型トランジスタのソースとドレイ
ンを結ぶ方向及びソースドレインを結ぶ方向と交わる方
向に位置する前記溝側面に前記溝の半導体基板の酸化を
抑制する酸化防止膜を有し、前記第二のアクティブ領域
に隣接する前記フィールド領域における前記溝の前記第
二のアクティブ側の溝側面であって、前記ｐ型電界効果
型トランジスタのソースとドレインを結ぶ方向に位置す
る前記溝側面に前記酸化防止膜を非設置とし、ソースド
レインを結ぶ方向と交わる方向に位置する前記溝側面に
前記溝の半導体基板の酸化を抑制する酸化防止膜を形成
することを特徴とする。 （６）半導体基板主表面に溝を形成して、その内部に絶
縁膜を埋め込んだフィールド領域と、前記フィールド領
域に隣接する複数のアクティブ領域を有し、前記アクテ
ィブ領域は、ｎ型電界効果型トランジスタが形成された
第一のアクティブ領域と、p型電界効果型トランジスタ
が形成された第二のアクティブ領域と、を備え、前記第
一のアクティブ領域に隣接する前記フィールド領域にお
ける前記溝の前記第一のアクティブ側の溝側面であっ
て、前記ｎ型電界効果型トランジスタのソースとドレイ
ンを結ぶ方向に位置する前記溝側面に前記溝の半導体基
板の酸化を抑制する酸化防止膜を有し、前記第二のアク
ティブ領域とフィールド領域を介して隣接する第三のア
クティブ領域および第一の側の反対側から隣接する第四
のアクティブ領域と、を有し、前記第三のアクティブ領
域と前記第四のアクティブ領域は、前記第二のアクティ
ブ領域に形成される前記ｐ型電界効果型トランジスタの
ソースとドレインを結ぶ方向に位置し、前記第二のアク
ティブ領域と前記第三のアクティブ領域との間に位置す
るフィールド領域と前記第二のアクティブ領域と前記第
四のアクティブ領域との間に位置するフィールド領域と
は、加工寸法誤差の範囲内で同じ幅の領域を有すること
を特徴とする。
方向と交わる（例えば直行）方向であることができる。 （４）前記の半導体装置において、前記第二のアクティ
ブ領域に隣接する前記フィールド領域における前記溝の
前記第一のアクティブ側の溝側面であって、前記ｐ型電
界効果型トランジスタのソースとドレインとの間に位置
するゲート電極の長手方向に位置する前記溝側面に前記
溝の半導体基板の酸化を抑制する酸化防止膜を有するこ
とを特徴とする。 （５）半導体基板主表面に溝を形成して、その内部に絶
縁膜を埋め込んだフィールド領域と、前記フィールド領
域に隣接するｎ型電界効果型トランジスタが形成された
第一のアクティブ領域及びp型電界効果型トランジスタ
が形成された第二のアクティブ領域と、を備え、前記第
一のアクティブ領域に隣接する前記フィールド領域にお
ける前記溝の前記第一のアクティブ側の溝側面であっ
て、前記ｎ型電界効果型トランジスタのソースとドレイ
ンを結ぶ方向及びソースドレインを結ぶ方向と交わる方
向に位置する前記溝側面に前記溝の半導体基板の酸化を
抑制する酸化防止膜を有し、前記第二のアクティブ領域
に隣接する前記フィールド領域における前記溝の前記第
二のアクティブ側の溝側面であって、前記ｐ型電界効果
型トランジスタのソースとドレインを結ぶ方向に位置す
る前記溝側面に前記酸化防止膜を非設置とし、ソースド
レインを結ぶ方向と交わる方向に位置する前記溝側面に
前記溝の半導体基板の酸化を抑制する酸化防止膜を形成
することを特徴とする。 （６）半導体基板主表面に溝を形成して、その内部に絶
縁膜を埋め込んだフィールド領域と、前記フィールド領
域に隣接する複数のアクティブ領域を有し、前記アクテ
ィブ領域は、ｎ型電界効果型トランジスタが形成された
第一のアクティブ領域と、p型電界効果型トランジスタ
が形成された第二のアクティブ領域と、を備え、前記第
一のアクティブ領域に隣接する前記フィールド領域にお
ける前記溝の前記第一のアクティブ側の溝側面であっ
て、前記ｎ型電界効果型トランジスタのソースとドレイ
ンを結ぶ方向に位置する前記溝側面に前記溝の半導体基
板の酸化を抑制する酸化防止膜を有し、前記第二のアク
ティブ領域とフィールド領域を介して隣接する第三のア
クティブ領域および第一の側の反対側から隣接する第四
のアクティブ領域と、を有し、前記第三のアクティブ領
域と前記第四のアクティブ領域は、前記第二のアクティ
ブ領域に形成される前記ｐ型電界効果型トランジスタの
ソースとドレインを結ぶ方向に位置し、前記第二のアク
ティブ領域と前記第三のアクティブ領域との間に位置す
るフィールド領域と前記第二のアクティブ領域と前記第
四のアクティブ領域との間に位置するフィールド領域と
は、加工寸法誤差の範囲内で同じ幅の領域を有すること
を特徴とする。
【００１１】また、加工寸法誤差の範囲内、言い換えれ
ばバラツキの範囲内とは、通常の加工バラツキの範囲
内、好ましくは0.05μm以下、で同じとなれば良いとい
うことである。より好ましくは、本実施例の半導体装置
が形成されている半導体基板において、他の回路、例え
ば、メモリセルや2NAND回路におけるゲート電極のゲー
ト長Lgの加工バラツキの範囲内であることが望ましく、
0.05μm以下、さらに好ましくは0.03μm以下であること
が望ましい。 （７）前記半導体装置において、前記ｎ型電界効果型ト
ランジスタおよび前記ｐ型電界効果型トランジスタはセ
ンスアンプ回路を構成することを特徴とする。 （８）前記半導体装置において、前記ｎ型電界効果型ト
ランジスタおよび前記ｐ型電界効果型トランジスタは差
動増幅回路を構成することを特徴とする。 （９）前記半導体装置において、前記ｎ型電界効果型ト
ランジスタおよび前記ｐ型電界効果型トランジスタはＮ
ＡＮＤ回路を構成することを特徴とする。 （１０）前記半導体装置において、前記酸化防止膜と溝
を形成する半導体基板との間には酸化膜が形成されるこ
とを特徴とする。例えば、シリコン基板におけるシリコ
ン酸化膜である。 （１１）ｎ型電界効果型トランジスタとｐ型電界効果型
トランジスタを有する半導体装置の製造方法であって、
半導体基板にパッド酸化膜を形成する工程、前記パッド
酸化膜の上に窒化膜を形成する工程、アクティブ領域に
隣接するフィールド領域を形成する領域における前記パ
ッド酸化膜および前記窒化膜を除去して開口部を形成す
る工程、前記開口部の前記半導体基板に溝を形成する工
程、前記溝により囲まれた第一のアクティブ領域に隣接
するフィールド領域の溝側面に溝の半導体基板の酸化を
防止する酸化防止膜を形成し、酸化防止膜の上に絶縁膜
を堆積して溝を埋める工程、前記溝により囲まれた第二
のアクティブ領域に隣接するフィールド領域の溝側面に
前記酸化防止膜を非設置とし、前記絶縁膜を堆積して溝
を埋める工程、前記第一および第二のアクティブ領域に
おける前記パッド酸化膜および窒化膜を除去する工程、
前記第一のアクティブ領域にｎ型電界効果型トランジス
タを形成し、前記第二のアクティブ領域にｐ型電界効果
型トランジスタを形成する工程、を有し前記酸化防止膜
を非設置の溝側面は前記ｐ型電界効果型トランジスタの
ソースとドレインを結ぶ方向に位置するよう形成され
る、ことを特徴とする。 （１２）前記半導体製造方法において、前記第一のアク
ティブ領域に隣接するフィールド領域の溝側面および前
記第二のアクティブ領域に隣接するフィールド領域の溝
側面に酸化防止膜を形成する工程、前記代のアクティブ
領域に隣接するフィールド領域の溝側面の前記酸化防止
膜を除去する工程、とを含むことを特徴とする。
ばバラツキの範囲内とは、通常の加工バラツキの範囲
内、好ましくは0.05μm以下、で同じとなれば良いとい
うことである。より好ましくは、本実施例の半導体装置
が形成されている半導体基板において、他の回路、例え
ば、メモリセルや2NAND回路におけるゲート電極のゲー
ト長Lgの加工バラツキの範囲内であることが望ましく、
0.05μm以下、さらに好ましくは0.03μm以下であること
が望ましい。 （７）前記半導体装置において、前記ｎ型電界効果型ト
ランジスタおよび前記ｐ型電界効果型トランジスタはセ
ンスアンプ回路を構成することを特徴とする。 （８）前記半導体装置において、前記ｎ型電界効果型ト
ランジスタおよび前記ｐ型電界効果型トランジスタは差
動増幅回路を構成することを特徴とする。 （９）前記半導体装置において、前記ｎ型電界効果型ト
ランジスタおよび前記ｐ型電界効果型トランジスタはＮ
ＡＮＤ回路を構成することを特徴とする。 （１０）前記半導体装置において、前記酸化防止膜と溝
を形成する半導体基板との間には酸化膜が形成されるこ
とを特徴とする。例えば、シリコン基板におけるシリコ
ン酸化膜である。 （１１）ｎ型電界効果型トランジスタとｐ型電界効果型
トランジスタを有する半導体装置の製造方法であって、
半導体基板にパッド酸化膜を形成する工程、前記パッド
酸化膜の上に窒化膜を形成する工程、アクティブ領域に
隣接するフィールド領域を形成する領域における前記パ
ッド酸化膜および前記窒化膜を除去して開口部を形成す
る工程、前記開口部の前記半導体基板に溝を形成する工
程、前記溝により囲まれた第一のアクティブ領域に隣接
するフィールド領域の溝側面に溝の半導体基板の酸化を
防止する酸化防止膜を形成し、酸化防止膜の上に絶縁膜
を堆積して溝を埋める工程、前記溝により囲まれた第二
のアクティブ領域に隣接するフィールド領域の溝側面に
前記酸化防止膜を非設置とし、前記絶縁膜を堆積して溝
を埋める工程、前記第一および第二のアクティブ領域に
おける前記パッド酸化膜および窒化膜を除去する工程、
前記第一のアクティブ領域にｎ型電界効果型トランジス
タを形成し、前記第二のアクティブ領域にｐ型電界効果
型トランジスタを形成する工程、を有し前記酸化防止膜
を非設置の溝側面は前記ｐ型電界効果型トランジスタの
ソースとドレインを結ぶ方向に位置するよう形成され
る、ことを特徴とする。 （１２）前記半導体製造方法において、前記第一のアク
ティブ領域に隣接するフィールド領域の溝側面および前
記第二のアクティブ領域に隣接するフィールド領域の溝
側面に酸化防止膜を形成する工程、前記代のアクティブ
領域に隣接するフィールド領域の溝側面の前記酸化防止
膜を除去する工程、とを含むことを特徴とする。
【００１２】なお、本願発明者らは、電界効果トランジ
スタのドレイン電流の応力依存性を測定し、nチャネル
型電界効果トランジスタと、pチャネル型電界効果トラ
ンジスタでは、その応力依存性が異なることを明らかに
した。図４に、nチャネル型電界効果トランジスタ、及
びpチャネル型電界効果トランジスタのドレイン電流の
応力依存性の実験結果を示す。これは、Ｓｉ（001）面
上に、ドレイン電流が〈110〉軸に平行に流れるように
形成されたトランジスタに対して応力負荷実験を行った
ものである。評価した電界効果トランジスタのゲート長
は0.2μmである。また、応力の方向は電界効果トランジ
スタのチャネルを流れるドレイン電流に対して平行方向
のチャネル面内一軸応力（チャネルに平行な応力と以下
記す）と、ドレイン電流に対して直角方向のチャネル面
内一軸応力（チャネルに直角な応力と以下記す）であ
り、応力の符号は、プラスは引張応力、マイナスは圧縮
応力を表す。nチャネル型電界効果トランジスタの場
合、引張応力に対してドレイン電流が増加する（チャネ
ルに平行な応力では約4%／100MPa、チャネルに直角な応
力では約2%／100MPa）。一方、pチャネル型電界効果ト
ランジスタの場合には、チャネルに直角な方向に対して
はドレイン電流は増加（約4%／100MPa）するが、チャネ
ルに平行な方向に対しては、ドレイン電流は減少（約7%
／100MPa）することを明らかにした。
スタのドレイン電流の応力依存性を測定し、nチャネル
型電界効果トランジスタと、pチャネル型電界効果トラ
ンジスタでは、その応力依存性が異なることを明らかに
した。図４に、nチャネル型電界効果トランジスタ、及
びpチャネル型電界効果トランジスタのドレイン電流の
応力依存性の実験結果を示す。これは、Ｓｉ（001）面
上に、ドレイン電流が〈110〉軸に平行に流れるように
形成されたトランジスタに対して応力負荷実験を行った
ものである。評価した電界効果トランジスタのゲート長
は0.2μmである。また、応力の方向は電界効果トランジ
スタのチャネルを流れるドレイン電流に対して平行方向
のチャネル面内一軸応力（チャネルに平行な応力と以下
記す）と、ドレイン電流に対して直角方向のチャネル面
内一軸応力（チャネルに直角な応力と以下記す）であ
り、応力の符号は、プラスは引張応力、マイナスは圧縮
応力を表す。nチャネル型電界効果トランジスタの場
合、引張応力に対してドレイン電流が増加する（チャネ
ルに平行な応力では約4%／100MPa、チャネルに直角な応
力では約2%／100MPa）。一方、pチャネル型電界効果ト
ランジスタの場合には、チャネルに直角な方向に対して
はドレイン電流は増加（約4%／100MPa）するが、チャネ
ルに平行な方向に対しては、ドレイン電流は減少（約7%
／100MPa）することを明らかにした。
【００１３】弾性変形内の議論では応力とひずみは比例
関係にある。したがって、上述の実験結果で、例えば、
ｎチャネル電界効果トランジスタに対してチャネルに平
行に引張応力を負荷した場合に、ドレイン電流が増加す
るのは、チャネルを構成するシリコンの結晶格子が、応
力負荷前に比べて、チャネル面内平行引張方向にひずん
だ為、電子の移動度が増加したものと考えられる。つま
り、本願発明者らは、nチャネル型、pチャネル型電界効
果トランジスタのドレイン電流特性が、チャネルを構成
するシリコンの結晶格子に生じるひずみの方向、及び絶
対値に依存することを明らかにした。
関係にある。したがって、上述の実験結果で、例えば、
ｎチャネル電界効果トランジスタに対してチャネルに平
行に引張応力を負荷した場合に、ドレイン電流が増加す
るのは、チャネルを構成するシリコンの結晶格子が、応
力負荷前に比べて、チャネル面内平行引張方向にひずん
だ為、電子の移動度が増加したものと考えられる。つま
り、本願発明者らは、nチャネル型、pチャネル型電界効
果トランジスタのドレイン電流特性が、チャネルを構成
するシリコンの結晶格子に生じるひずみの方向、及び絶
対値に依存することを明らかにした。
【００１４】電界効果トランジスタに発生する応力のト
ランジスタ特性への影響については例えば、電界効果ト
ランジスタの特性の一つである相互コンダクタンス（G
m）の応力依存性について研究がなされている（Akemi H
amada, et al., IEEE Trans.Electron Devices, vol. 3
8, No. 4, pp.895-900, 1991）。しかしながら、従来は
電界効果トランジスタの特性が応力によって変動すると
いったことは、問題にならなかった。これはトランジス
タそのものの応力に対する感受性が低かったことが考え
られる。図５に前述の文献（Akemi Hamada, et al., IE
EE Trans. Electron Devices, vol. 38, No. 4, pp.895
-900, 1991）のGmの応力依存性の実験結果（ゲート長：
2μm）と、本願発明者らのGmの応力依存性の実験結果
（ゲート長：0.2μm）を比較して示す。なお、比較はn
チャネル型電界効果トランジスタに対する、チャネルに
平行方向の応力負荷で行った。ゲート長が2μmの世代の
トランジスタに対して、ゲート長0.2μm世代のトランジ
スタは、応力に対するGmの依存性が約4倍大きい。つま
り、トランジスタの世代が進むことによって、応力に対
するトランジスタ特性の感受性が高まっていることを示
している。
ランジスタ特性への影響については例えば、電界効果ト
ランジスタの特性の一つである相互コンダクタンス（G
m）の応力依存性について研究がなされている（Akemi H
amada, et al., IEEE Trans.Electron Devices, vol. 3
8, No. 4, pp.895-900, 1991）。しかしながら、従来は
電界効果トランジスタの特性が応力によって変動すると
いったことは、問題にならなかった。これはトランジス
タそのものの応力に対する感受性が低かったことが考え
られる。図５に前述の文献（Akemi Hamada, et al., IE
EE Trans. Electron Devices, vol. 38, No. 4, pp.895
-900, 1991）のGmの応力依存性の実験結果（ゲート長：
2μm）と、本願発明者らのGmの応力依存性の実験結果
（ゲート長：0.2μm）を比較して示す。なお、比較はn
チャネル型電界効果トランジスタに対する、チャネルに
平行方向の応力負荷で行った。ゲート長が2μmの世代の
トランジスタに対して、ゲート長0.2μm世代のトランジ
スタは、応力に対するGmの依存性が約4倍大きい。つま
り、トランジスタの世代が進むことによって、応力に対
するトランジスタ特性の感受性が高まっていることを示
している。
【００１５】本発明は、nチャネル型電界効果トランジ
スタと、pチャネル型電界効果トランジスタを有する半
導体装置において、nチャネル型のチャネル部分に発生
する圧縮応力を小さくするように、もしくは引張り応力
となるように、pチャネル型ではチャネル方向と直角方
向の応力状態を平行方向に比べ引張り方向の応力状態と
するように、または全体を圧縮応力状態とするように、
nチャネル型、pチャネル型電界効果トランジスタ構造を
作り分けるようにするものである。
スタと、pチャネル型電界効果トランジスタを有する半
導体装置において、nチャネル型のチャネル部分に発生
する圧縮応力を小さくするように、もしくは引張り応力
となるように、pチャネル型ではチャネル方向と直角方
向の応力状態を平行方向に比べ引張り方向の応力状態と
するように、または全体を圧縮応力状態とするように、
nチャネル型、pチャネル型電界効果トランジスタ構造を
作り分けるようにするものである。
【００１６】これにより、nチャネル型、pチャネル型、
共にドレイン電流特性を向上できるので全体としての性
能に優れた半導体装置を提供することができる。また、
本発明の半導体装置は、シリコンゲルマニウムを使わな
いので転位等を抑制した信頼性の高い半導体装置を提供
することができる。
共にドレイン電流特性を向上できるので全体としての性
能に優れた半導体装置を提供することができる。また、
本発明の半導体装置は、シリコンゲルマニウムを使わな
いので転位等を抑制した信頼性の高い半導体装置を提供
することができる。
【００１７】本発明により、nチャネル型電界効果トラ
ンジスタとpチャネル型電界効果トランジスタを有する
半導体装置において、ドレイン電流特性に優れた半導体
装置を提供することができる。また、nチャネル型、pチ
ャネル型共にドレイン電流特性に優れた半導体装置を提
供できる。
ンジスタとpチャネル型電界効果トランジスタを有する
半導体装置において、ドレイン電流特性に優れた半導体
装置を提供することができる。また、nチャネル型、pチ
ャネル型共にドレイン電流特性に優れた半導体装置を提
供できる。
【００１８】本発明は、特にnチャネル電界効果型トラ
ンジスタとpチャネル電界効果型トランジスタからなる
相補型電界効果トランジスタを有している半導体装置に
適応することが好ましい。
ンジスタとpチャネル電界効果型トランジスタからなる
相補型電界効果トランジスタを有している半導体装置に
適応することが好ましい。
【００１９】
【発明の実施の形態】以下、本発明の実施例を以下に説
明する。尚、本発明は以下の実施例に限られるものでは
なく、他の形態に適応することもできる。
明する。尚、本発明は以下の実施例に限られるものでは
なく、他の形態に適応することもできる。
【００２０】本発明の第１実施例を図1を用いて説明す
る。図1は本実施例となるインバータ回路図、図２はレ
イアウト図である。図３は図２のＡ−Ａ’の断面図を示
す。
る。図1は本実施例となるインバータ回路図、図２はレ
イアウト図である。図３は図２のＡ−Ａ’の断面図を示
す。
【００２１】本実施例は、図２に示すように、ｐチャネ
ル型電界効果トランジスタＱ１と、ｎチャネル型電界効
果トランジスタＱ２と、それらトランジスタを電気的に
接続する配線により構成されている。
ル型電界効果トランジスタＱ１と、ｎチャネル型電界効
果トランジスタＱ２と、それらトランジスタを電気的に
接続する配線により構成されている。
【００２２】基板(sub1)１に形成される、nチャネル型
電界効果トランジスタQ2は、p型ウェル層(pwell)２に形
成されたn型ソース(soce1)６、ドレイン(drain1)７と、
ゲート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構
成される。また、ｐチャネル型電界効果トランジスタQ1
は、n型ウェル層(nwell)５に形成されたp型ソース(soc
e)６、ドレイン(drain)７と、ｎチャネルと同様に、ゲ
ート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構成
される。さらに、これらトランジスタを接続し、回路を
構成するため、コンタクト(contact)１０や配線(ＡＬ)
１８が設けられている。なお、ゲート電極の長手方向及
びゲート電極と交わる方向(直交)する方向のソースドレ
イン方向(チャネル方向)を併せて記載する。
電界効果トランジスタQ2は、p型ウェル層(pwell)２に形
成されたn型ソース(soce1)６、ドレイン(drain1)７と、
ゲート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構
成される。また、ｐチャネル型電界効果トランジスタQ1
は、n型ウェル層(nwell)５に形成されたp型ソース(soc
e)６、ドレイン(drain)７と、ｎチャネルと同様に、ゲ
ート電極(poly-Si)９、ゲート酸化膜(gato-ox)８で構成
される。さらに、これらトランジスタを接続し、回路を
構成するため、コンタクト(contact)１０や配線(ＡＬ)
１８が設けられている。なお、ゲート電極の長手方向及
びゲート電極と交わる方向(直交)する方向のソースドレ
イン方向(チャネル方向)を併せて記載する。
【００２３】また、図３に示すように、厚い酸化膜(SiO
2B)１５で溝を埋めた素子分離構造（ＳＴＩ：Shallow
Trench Isolation）がフィールド領域として、Ｑ１、
Ｑ２トランジスタを電気的に分離するために周りを囲ん
でいる（電界効果トランジスタが形成される領域は以
下、アクティブ領域activeと記す）。ｎチャネル型電界
効果トランジスタＱ２に隣接するそのSTI内の溝側壁に
は、チャネル方向(ソース６とドレイン７を結ぶ方向、
ソース６とドレイン７間のゲート電極の長手方向と直交
する方向)のみならず、チャネル方向と直交する方向
（前記ソース６とドレイン７間に位置するゲート電極の
長手方向）にシリコン窒化膜(SiNA)１６が堆積されてい
る。一方、ｐチャネル型電界効果トランジスタＱ１の溝
側壁にはチャネル方向と直角方向のみにシリコン窒化膜
（SiNA）１６が形成されている。そして、その上に阻止
分離のためのシリコン酸化膜(SiO2B)で溝が埋められ
る。なお、チャネル方向に位置する溝側壁にはシリコン
窒化膜(SiN)を非設置とする。
2B)１５で溝を埋めた素子分離構造（ＳＴＩ：Shallow
Trench Isolation）がフィールド領域として、Ｑ１、
Ｑ２トランジスタを電気的に分離するために周りを囲ん
でいる（電界効果トランジスタが形成される領域は以
下、アクティブ領域activeと記す）。ｎチャネル型電界
効果トランジスタＱ２に隣接するそのSTI内の溝側壁に
は、チャネル方向(ソース６とドレイン７を結ぶ方向、
ソース６とドレイン７間のゲート電極の長手方向と直交
する方向)のみならず、チャネル方向と直交する方向
（前記ソース６とドレイン７間に位置するゲート電極の
長手方向）にシリコン窒化膜(SiNA)１６が堆積されてい
る。一方、ｐチャネル型電界効果トランジスタＱ１の溝
側壁にはチャネル方向と直角方向のみにシリコン窒化膜
（SiNA）１６が形成されている。そして、その上に阻止
分離のためのシリコン酸化膜(SiO2B)で溝が埋められ
る。なお、チャネル方向に位置する溝側壁にはシリコン
窒化膜(SiN)を非設置とする。
【００２４】以下、本実施例の半導体装置の作用効果を
説明する。LSI等の半導体装置の開発においては、電界
効果トランジスタのドレイン電流の向上（ドレイン電流
の増加）が年々進められている。本願発明者らは、ドレ
イン電流がトランシ゛スタに与える応力によって変化すること
を明らかにし、pチャネル型電界効果トランジスタと、n
チャネル型電界効果トランジスタを有する相補型電界効
果トランジスタにおいて、nチャネル型、pチャネル型双
方のトランジスタのドレイン電流を向上させる方法を見
出した。
説明する。LSI等の半導体装置の開発においては、電界
効果トランジスタのドレイン電流の向上（ドレイン電流
の増加）が年々進められている。本願発明者らは、ドレ
イン電流がトランシ゛スタに与える応力によって変化すること
を明らかにし、pチャネル型電界効果トランジスタと、n
チャネル型電界効果トランジスタを有する相補型電界効
果トランジスタにおいて、nチャネル型、pチャネル型双
方のトランジスタのドレイン電流を向上させる方法を見
出した。
【００２５】図４は、電界効果トランジスタのドレイン
電流の応力依存性である。図より、nチャネル型電界効
果トランジスタでは、引張応力によってドレイン電流が
増加し、pチャネル型電界効果トランジスタでは、逆
に、圧縮応力によってドレイン電流が増加すること等を
明らかにした。
電流の応力依存性である。図より、nチャネル型電界効
果トランジスタでは、引張応力によってドレイン電流が
増加し、pチャネル型電界効果トランジスタでは、逆
に、圧縮応力によってドレイン電流が増加すること等を
明らかにした。
【００２６】STIは図６に示すように、シリコン基板に
溝を掘り、その溝内部にシリコン酸化膜(SiO2B)１５を
埋め込んだ構造となっており、図３に示すようにトランシ゛ス
タに隣接するように形成される。また、通常、トランジ
スタはSTI形成後に形成される。トランジスタを形成す
る際にはゲート酸化膜やその他、多数の酸化工程が存在
する。この酸化工程では、酸化種となる酸素がSTIの溝
内部の酸化膜(SiO2B)１５を拡散するので、溝側壁にも
酸化膜SiO2Cが成長する。シリコンからシリコン酸化膜
に変化する際、約２倍の体積膨張が生じる。この体積膨
張は埋め込まれた酸化膜によって拘束を受けるのでその
反力として、トランジスタを形成する領域には図６のハ
ッチングで示したように圧縮応力場が形成される。この
よう圧縮応力場がnチャネル型電界効果トランジスタ形
成領域に形成されると、図４に示したように、ドレイン
電流の低下が発生する。また、酸化シミュレータによっ
てこの圧縮応力の様子を解析した例を図７に示すが、Ｓ
ＴＩ幅を小さくすると圧縮応力値が大きくなる。これ
は、溝側壁（両側）で生じた圧縮応力がSTI幅が小さく
なることで溝内で干渉し、大きくなるものである。すな
わち、Ｑ１、Ｑ２周りのSTI幅によって、Ｑ１、Ｑ２の
電気的な特性が変化してしまうことを意味する。この問
題はＳＴＩ幅を一定にしてすべての回路をレイアウトす
るこで解決できると考えられるが、レイアウトの制約が
多く現実的ではない。そこで、本発明では、STI領域に
酸化種が拡散しても、溝側壁が酸化されないように、溝
側面の基板の酸化防止のため、酸化のマスクとなるシリ
コン窒化膜を溝側壁に堆積させ、圧縮応力の発生を抑制
できるようにした。
溝を掘り、その溝内部にシリコン酸化膜(SiO2B)１５を
埋め込んだ構造となっており、図３に示すようにトランシ゛ス
タに隣接するように形成される。また、通常、トランジ
スタはSTI形成後に形成される。トランジスタを形成す
る際にはゲート酸化膜やその他、多数の酸化工程が存在
する。この酸化工程では、酸化種となる酸素がSTIの溝
内部の酸化膜(SiO2B)１５を拡散するので、溝側壁にも
酸化膜SiO2Cが成長する。シリコンからシリコン酸化膜
に変化する際、約２倍の体積膨張が生じる。この体積膨
張は埋め込まれた酸化膜によって拘束を受けるのでその
反力として、トランジスタを形成する領域には図６のハ
ッチングで示したように圧縮応力場が形成される。この
よう圧縮応力場がnチャネル型電界効果トランジスタ形
成領域に形成されると、図４に示したように、ドレイン
電流の低下が発生する。また、酸化シミュレータによっ
てこの圧縮応力の様子を解析した例を図７に示すが、Ｓ
ＴＩ幅を小さくすると圧縮応力値が大きくなる。これ
は、溝側壁（両側）で生じた圧縮応力がSTI幅が小さく
なることで溝内で干渉し、大きくなるものである。すな
わち、Ｑ１、Ｑ２周りのSTI幅によって、Ｑ１、Ｑ２の
電気的な特性が変化してしまうことを意味する。この問
題はＳＴＩ幅を一定にしてすべての回路をレイアウトす
るこで解決できると考えられるが、レイアウトの制約が
多く現実的ではない。そこで、本発明では、STI領域に
酸化種が拡散しても、溝側壁が酸化されないように、溝
側面の基板の酸化防止のため、酸化のマスクとなるシリ
コン窒化膜を溝側壁に堆積させ、圧縮応力の発生を抑制
できるようにした。
【００２７】ｐチャネル型電界効果トランジスタのドレ
イン電流を増加させるには、図４より、チャネルと平行
方向には圧縮方向の応力、チャネルと直角には引張り方
向の応力を印加すればよい。そこで、このような応力場
とするために、チャネルと平行方向のSTI溝側壁にの
み、シリコン窒化膜を堆積させるようにした。
イン電流を増加させるには、図４より、チャネルと平行
方向には圧縮方向の応力、チャネルと直角には引張り方
向の応力を印加すればよい。そこで、このような応力場
とするために、チャネルと平行方向のSTI溝側壁にの
み、シリコン窒化膜を堆積させるようにした。
【００２８】また、ｎチャネル型電界効果トランジスタ
では、チャネルに平行、直角に関係なく圧縮応力でドレ
イン電流が減少するので、ｎチャネル型電界効果トラン
ジスタを囲むSTI溝側壁にシリコン窒化膜を堆積させる
ようにした。
では、チャネルに平行、直角に関係なく圧縮応力でドレ
イン電流が減少するので、ｎチャネル型電界効果トラン
ジスタを囲むSTI溝側壁にシリコン窒化膜を堆積させる
ようにした。
【００２９】したがって、nチャネル型電界効果トラン
ジスタと、pチャネル型電界効果トランジスタを有する
半導体装置においては、上記に示すSTI構造によって発
生する応力（STI応力）をｐチャネル型電界効果トラン
ジスタとｎチャネル型電界効果トランジスタで制御する
ことで、nチャネル型、pチャネル型両方のドレイン電流
の向上が期待できる。このため全体としての特性を向上
させることができる。
ジスタと、pチャネル型電界効果トランジスタを有する
半導体装置においては、上記に示すSTI構造によって発
生する応力（STI応力）をｐチャネル型電界効果トラン
ジスタとｎチャネル型電界効果トランジスタで制御する
ことで、nチャネル型、pチャネル型両方のドレイン電流
の向上が期待できる。このため全体としての特性を向上
させることができる。
【００３０】図２のＡ−Ａ’断面を図示すると図３のよ
うになる。シリコン基板(sub)１にwell領域（４(pwel
l)、５(pwell)）が形成されており、素子分離としてSTI
がそのwell領域の境界に形成されている。さらにｎチャ
ネル型の電界効果トランジスタQ2を囲むSTIの溝内部に
は酸化防止マスクとして、シリコン窒化膜(SiNA)１６が
形成されている。そして、その上に阻止分離のSiO2B１
５が堆積されるようにすることができる。ｎチャネル型
の電界効果トランジスタQ2はソース(soce1)６、ドレイ
ン(drain1)７、ゲート電極(gato-ox)９で構成されてお
り、また、ｐチャネル型の電界効果トランジスタQ１は
ソース(soce)６、ドレイン(drain)７、ゲート電極(gato
-ox)９で構成されている。これらはインバータ回路とす
るためにコンタクト(contact)１０を介して配線(ＡＬ)
１８に接続されている。
うになる。シリコン基板(sub)１にwell領域（４(pwel
l)、５(pwell)）が形成されており、素子分離としてSTI
がそのwell領域の境界に形成されている。さらにｎチャ
ネル型の電界効果トランジスタQ2を囲むSTIの溝内部に
は酸化防止マスクとして、シリコン窒化膜(SiNA)１６が
形成されている。そして、その上に阻止分離のSiO2B１
５が堆積されるようにすることができる。ｎチャネル型
の電界効果トランジスタQ2はソース(soce1)６、ドレイ
ン(drain1)７、ゲート電極(gato-ox)９で構成されてお
り、また、ｐチャネル型の電界効果トランジスタQ１は
ソース(soce)６、ドレイン(drain)７、ゲート電極(gato
-ox)９で構成されている。これらはインバータ回路とす
るためにコンタクト(contact)１０を介して配線(ＡＬ)
１８に接続されている。
【００３１】STI構造内にシリコン窒化膜を堆積する方
法は図８に示したような方法で実現できる。以下、形成
方法について説明する （１）シリコン基板(sub)１上にハ゜ット゛酸化膜(SiO2)１２
と前記パッド酸化膜１２の上に第一のシリコン窒化膜膜
(SiN)１３を形成し、所望の位置の前記第一のシリコン
窒化膜膜(SiN)１３、パッド酸化膜(SiO2)１２を除去さ
せ、シリコン基板(sub)１表面を露出させる。その後、
前記第一のシリコン窒化膜膜（SiN）１３をマスクとし
て、所定の溝を形成する（図８a） （２）前記溝のシリコン基板(sub)１表面を酸化し、酸
化膜(SiO2A)１４を形成する（図８ｂ）。 （３）第二のシリコン窒化膜膜(SiNA)１６を露出した表
面に形成する（図８ｃ）。 （４）レジスト膜(resist)１７を基板全体に塗布し、所
望の部分を感光し、除去する（図８ｄ）。 （５）前記レジスト膜（resist）１７をマスクに等方性
のドライエッチグで前記、第二のシリコン窒化膜膜(SiN
A)１６の一部を除去する（図８ｅ）（ｎ型電界効果型ト
ランジスタの形成されたアクティブ領域の反対側のアク
ティブ側溝壁）。 （６）前記レジスト(resist)７を除去し、前記溝内部に
酸化膜(SiO2B)１５を埋める（図８ｆ）。 （７）前記第一のシリコン窒化膜膜(SiN)１３の上に形
成された前記酸化膜(SiO2B)１５を除去し、平坦化する
（図８ｇ）。 （８）前記第一のシリコン窒化膜膜(SiN)１３、前記パ
ット酸化膜(SiO2)１２を除去する（図８ｈ）。
法は図８に示したような方法で実現できる。以下、形成
方法について説明する （１）シリコン基板(sub)１上にハ゜ット゛酸化膜(SiO2)１２
と前記パッド酸化膜１２の上に第一のシリコン窒化膜膜
(SiN)１３を形成し、所望の位置の前記第一のシリコン
窒化膜膜(SiN)１３、パッド酸化膜(SiO2)１２を除去さ
せ、シリコン基板(sub)１表面を露出させる。その後、
前記第一のシリコン窒化膜膜（SiN）１３をマスクとし
て、所定の溝を形成する（図８a） （２）前記溝のシリコン基板(sub)１表面を酸化し、酸
化膜(SiO2A)１４を形成する（図８ｂ）。 （３）第二のシリコン窒化膜膜(SiNA)１６を露出した表
面に形成する（図８ｃ）。 （４）レジスト膜(resist)１７を基板全体に塗布し、所
望の部分を感光し、除去する（図８ｄ）。 （５）前記レジスト膜（resist）１７をマスクに等方性
のドライエッチグで前記、第二のシリコン窒化膜膜(SiN
A)１６の一部を除去する（図８ｅ）（ｎ型電界効果型ト
ランジスタの形成されたアクティブ領域の反対側のアク
ティブ側溝壁）。 （６）前記レジスト(resist)７を除去し、前記溝内部に
酸化膜(SiO2B)１５を埋める（図８ｆ）。 （７）前記第一のシリコン窒化膜膜(SiN)１３の上に形
成された前記酸化膜(SiO2B)１５を除去し、平坦化する
（図８ｇ）。 （８）前記第一のシリコン窒化膜膜(SiN)１３、前記パ
ット酸化膜(SiO2)１２を除去する（図８ｈ）。
【００３２】上記方法とすることにより、ＳＴＩ溝内部
の片側の溝側壁のみにシリコン窒化膜膜を堆積すること
ができる。 （９）この後、露出させたシリコン基板１上にゲート酸
化膜８、ゲート電極９等の図３にも示した素子や配線等
を形成してゆく。
の片側の溝側壁のみにシリコン窒化膜膜を堆積すること
ができる。 （９）この後、露出させたシリコン基板１上にゲート酸
化膜８、ゲート電極９等の図３にも示した素子や配線等
を形成してゆく。
【００３３】図２のインバータ回路のレイアウトを変更
すると図９に示したようなものとなる。また、図１０に
示す２入力NAND回路に本発明を適用すると、図１１に示
したようなものとなる。
すると図９に示したようなものとなる。また、図１０に
示す２入力NAND回路に本発明を適用すると、図１１に示
したようなものとなる。
【００３４】また、図１２に示すセンスアンプ回路のよ
うな、２つのトランジスタ（Q7やQ8）の特性が同一でな
ければならないような場合のレイアウトは、図１３に示
したものとなる。この場合、Q7とQ8のトランジスタのチ
ャネルと平行方向のSTI応力は２つのトランジスタ間で
同一にすることが好ましい。そのため、 Q7、Q8に隣接
するようにSTIを介して、アクティブ゛領域を設けること
がこの好ましい。Q7、Q8に作用するSTI応力は、ドレイ
ン電流を向上させるためには、図４から高い圧縮応力と
することが有効である。そのため、STI幅S1はＬＳＩ形
成過程で最小に加工ができる寸法で形成することが好ま
しい。S１はQ７やQ8を有するアクティブ領域とそれに対
応するQ9及びQ10を有するアクティブ間の距離より小さ
い。例えば、0.25μm以下程度にすることができる。
うな、２つのトランジスタ（Q7やQ8）の特性が同一でな
ければならないような場合のレイアウトは、図１３に示
したものとなる。この場合、Q7とQ8のトランジスタのチ
ャネルと平行方向のSTI応力は２つのトランジスタ間で
同一にすることが好ましい。そのため、 Q7、Q8に隣接
するようにSTIを介して、アクティブ゛領域を設けること
がこの好ましい。Q7、Q8に作用するSTI応力は、ドレイ
ン電流を向上させるためには、図４から高い圧縮応力と
することが有効である。そのため、STI幅S1はＬＳＩ形
成過程で最小に加工ができる寸法で形成することが好ま
しい。S１はQ７やQ8を有するアクティブ領域とそれに対
応するQ9及びQ10を有するアクティブ間の距離より小さ
い。例えば、0.25μm以下程度にすることができる。
【００３５】図４に示したように、ｐチャネル型電界効
果トランジスタにおいて、ドレイン電流を最大限に増加
させるにはチャネルと平行、直角方向で残留する応力の
方向を変えることが有効である。しかし、応力によるド
レイン電流の変化は、チャネルと直角に応力を印加した
場合（約2%／100MPa）より、平行に印加した場合（約4%
／100MPa）の方が大きい。そのため、ｐチャネル型電界
効果トランジスタ形成領域に圧縮応力（チャネル方向に
関係なく）を加えることで、トータル的にはドレイン電
流の増加（４−２＝２％）が図られることになる。その
ため、図に示すように、ｎチャネル型電界効果トランジ
スタに隣接するSTIのみ、溝側壁にシリコン窒化膜をト
ランジスタを囲むように形成するようにしても、 nチャ
ネル型、pチャネル型の両方のドレイン電流の向上が期
待できる。回路全体としての特性を向上させることがで
きる。
果トランジスタにおいて、ドレイン電流を最大限に増加
させるにはチャネルと平行、直角方向で残留する応力の
方向を変えることが有効である。しかし、応力によるド
レイン電流の変化は、チャネルと直角に応力を印加した
場合（約2%／100MPa）より、平行に印加した場合（約4%
／100MPa）の方が大きい。そのため、ｐチャネル型電界
効果トランジスタ形成領域に圧縮応力（チャネル方向に
関係なく）を加えることで、トータル的にはドレイン電
流の増加（４−２＝２％）が図られることになる。その
ため、図に示すように、ｎチャネル型電界効果トランジ
スタに隣接するSTIのみ、溝側壁にシリコン窒化膜をト
ランジスタを囲むように形成するようにしても、 nチャ
ネル型、pチャネル型の両方のドレイン電流の向上が期
待できる。回路全体としての特性を向上させることがで
きる。
【００３６】図１のインバータ回路、図１０の２入力Ｎ
ＡＮＤ回路、図１２のセンスアンプ回路に上記の方法を
適用するとレイアウトは図１４、１５、１６のようにな
る。
ＡＮＤ回路、図１２のセンスアンプ回路に上記の方法を
適用するとレイアウトは図１４、１５、１６のようにな
る。
【００３７】
【発明の効果】本発明により、電流特性に優れたnチャ
ネル電界効果型トランジスタとpチャネル電界効果型ト
ランジスタを有する半導体装置を提供することが出来
る。
ネル電界効果型トランジスタとpチャネル電界効果型ト
ランジスタを有する半導体装置を提供することが出来
る。
【図１】本発明の第1実施例のインバータ回路を示した
ものである。
ものである。
【図２】本発明の第1実施例のインバータ回路のレイア
ウトを示すものである。
ウトを示すものである。
【図３】本発明の第1実施例のインバータ回路レイアウ
トの断面を示すものである。
トの断面を示すものである。
【図４】nチャネル型、およびpチャネル型電界効果トラ
ンジスタのドレイン電流の応力依存性の実験結果を示す
概要図である。
ンジスタのドレイン電流の応力依存性の実験結果を示す
概要図である。
【図５】電界効果トランジスタの世代による、相互コン
ダクタンス（Gm）の応力に対する依存性の違いを示した
実験結果を示す概要図である。
ダクタンス（Gm）の応力に対する依存性の違いを示した
実験結果を示す概要図である。
【図６】ＳＴＩ構造における応力発生を説明した概念図
である。
である。
【図７】STIの酸化起因応力のSTI幅依存性を解析した結
果を示す概要図である。
果を示す概要図である。
【図８】STI溝内部にシリコン窒化膜を堆積する方法を
説明した概念図である。
説明した概念図である。
【図９】本発明の第1実施例のインバータ回路の別レイ
アウトを示すものである。
アウトを示すものである。
【図１０】２入力ＮＡＮＤ回路を示したものである。
【図１１】２入力ＮＡＮＤ回路に本発明を適用した場合
のレイアウトである。
のレイアウトである。
【図１２】センスアンプ回路を示したものである。
【図１３】センスアンプ回路に本発明を適用した場合の
レイアウトである。
レイアウトである。
【図１４】本発明の第２実施例のインバータ回路のレイ
アウトを示すものである。
アウトを示すものである。
【図１５】本発明の第２実施例の２入力ＮＡＮＤ回路の
レイアウトを示すものである。
レイアウトを示すものである。
【図１６】本発明の第２実施例のセンスアンプ回路のレ
イアウトを示すものである。
イアウトを示すものである。
シリコン基板・・・１、浅溝素子分離・・・２、トランシ゛スタ形成
領域(active)・・・３、ｐ型well ・・・４、ｎ型well・・・５、
ソース(soce，soce１)・・・６、ドレイン(drain，drain
１)・・・７、ゲート酸化膜・・・８、ゲート電極・・・９、コン
タクト・・・１０、 層間絶縁膜(TEOS)・・・１１、パッド酸
化膜・・・１２、第１のシリコン窒化膜膜・・・１３、酸化膜
・・１４、埋込み酸化膜・・・１５、第２のシリコン窒化膜・
・・１６、レジスト・・・１７、配線・・・１８、Q1，Q3,Q4，Q
7,Q8・・・ｐチャネル型電界効果トランジスタ、Q2，Q5,Q
6，Q9,Q10・・・ｎチャネル型電界効果トランジスタ
領域(active)・・・３、ｐ型well ・・・４、ｎ型well・・・５、
ソース(soce，soce１)・・・６、ドレイン(drain，drain
１)・・・７、ゲート酸化膜・・・８、ゲート電極・・・９、コン
タクト・・・１０、 層間絶縁膜(TEOS)・・・１１、パッド酸
化膜・・・１２、第１のシリコン窒化膜膜・・・１３、酸化膜
・・１４、埋込み酸化膜・・・１５、第２のシリコン窒化膜・
・・１６、レジスト・・・１７、配線・・・１８、Q1，Q3,Q4，Q
7,Q8・・・ｐチャネル型電界効果トランジスタ、Q2，Q5,Q
6，Q9,Q10・・・ｎチャネル型電界効果トランジスタ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
27/10 ４８１
(72)発明者 三浦 英生
茨城県土浦市神立町502番地 株式会社日
立製作所機械研究所内
(72)発明者 池田 修二
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 竹田 敏文
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 太田 裕之
茨城県土浦市神立町502番地 株式会社日
立製作所機械研究所内
Ｆターム(参考） 5F032 AA35 AA45 AA46 AA70 AA77
BA01 CA17 DA02 DA25 DA28
DA78
5F038 CA02 CA05 DF01 DF05 EZ20
5F048 AA04 AB04 AB10 AC03 BA10
BA14 BB05 BC03 BC18 BE03
BG01 BG03 BG14
5F083 AD00 BS00 GA01 LA03 NA01
Claims (12)
- 【請求項１】半導体基板主表面に溝を形成して、その内
部に絶縁膜を埋め込んだフィールド領域と、前記フィー
ルド領域に隣接する複数のアクティブ領域を有し、前記
アクティブ領域は、ｎ型電界効果型トランジスタが形成
された第一のアクティブ領域と、p型電界効果型トラン
ジスタが形成された第二のアクティブ領域と、を備え、
前記第一のアクティブ領域に隣接する前記フィールド領
域における前記溝の前記第一のアクティブ側の溝側面で
あって、前記ｎ型電界効果型トランジスタのソースとド
レインを結ぶ方向に位置する前記溝側面に前記溝の半導
体基板の酸化を抑制する酸化防止膜を有し、前記第二の
アクティブ領域に隣接する前記フィールド領域における
前記溝の前記第二のアクティブ側の溝側面であって、前
記ｐ型電界効果型トランジスタのソースとドレインを結
ぶ方向に位置する前記溝側面に前記酸化防止膜を非設置
とすることを特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、前記酸化
防止膜は窒化物膜であることを特徴とする半導体装置。 - 【請求項３】請求項１の半導体装置において、前記第二
のアクティブ領域に隣接する前記フィールド領域におけ
る前記溝の前記第一のアクティブ側の溝側面であって、
前記ｎ型電界効果型トランジスタのソースとドレインと
の間に位置するゲート電極の長手方向に位置する前記溝
側面に前記溝の半導体基板の酸化を抑制する酸化防止膜
を有することを特徴とする半導体装置。 - 【請求項４】請求項１の半導体装置において、前記第二
のアクティブ領域に隣接する前記フィールド領域におけ
る前記溝の前記第一のアクティブ側の溝側面であって、
前記ｐ型電界効果型トランジスタのソースとドレインと
の間に位置するゲート電極の長手方向に位置する前記溝
側面に前記溝の半導体基板の酸化を抑制する酸化防止膜
を有することを特徴とする半導体装置。 - 【請求項５】半導体基板主表面に溝を形成して、その内
部に絶縁膜を埋め込んだフィールド領域と、前記フィー
ルド領域に隣接するｎ型電界効果型トランジスタが形成
された第一のアクティブ領域及びp型電界効果型トラン
ジスタが形成された第二のアクティブ領域と、を備え、
前記第一のアクティブ領域に隣接する前記フィールド領
域における前記溝の前記第一のアクティブ側の溝側面で
あって、前記ｎ型電界効果型トランジスタのソースとド
レインを結ぶ方向及びソースドレインを結ぶ方向と交わ
る方向に位置する前記溝側面に前記溝の半導体基板の酸
化を抑制する酸化防止膜を有し、前記第二のアクティブ
領域に隣接する前記フィールド領域における前記溝の前
記第二のアクティブ側の溝側面であって、前記ｐ型電界
効果型トランジスタのソースとドレインを結ぶ方向に位
置する前記溝側面に前記酸化防止膜を非設置とし、ソー
スドレインを結ぶ方向と交わる方向に位置する前記溝側
面に前記溝の半導体基板の酸化を抑制する酸化防止膜を
形成することを特徴とする半導体装置。 - 【請求項６】半導体基板主表面に溝を形成して、その内
部に絶縁膜を埋め込んだフィールド領域と、前記フィー
ルド領域に隣接する複数のアクティブ領域を有し、前記
アクティブ領域は、ｎ型電界効果型トランジスタが形成
された第一のアクティブ領域と、p型電界効果型トラン
ジスタが形成された第二のアクティブ領域と、を備え、
前記第一のアクティブ領域に隣接する前記フィールド領
域における前記溝の前記第一のアクティブ側の溝側面で
あって、前記ｎ型電界効果型トランジスタのソースとド
レインを結ぶ方向に位置する前記溝側面に前記溝の半導
体基板の酸化を抑制する酸化防止膜を有し、前記第二の
アクティブ領域とフィールド領域を介して隣接する第三
のアクティブ領域および第一の側の反対側から隣接する
第四のアクティブ領域と、を有し、前記第三のアクティ
ブ領域と前記第四のアクティブ領域は、前記第二のアク
ティブ領域に形成される前記ｐ型電界効果型トランジス
タのソースとドレインを結ぶ方向に位置し、前記第二の
アクティブ領域と前記第三のアクティブ領域との間に位
置するフィールド領域と前記第二のアクティブ領域と前
記第四のアクティブ領域との間に位置するフィールド領
域とは、加工寸法誤差の範囲内で同じ幅の領域を有する
ことを特徴とする半導体装置。 - 【請求項７】請求項１の半導体装置において、前記ｎ型
電界効果型トランジスタおよび前記ｐ型電界効果型トラ
ンジスタはセンスアンプ回路を構成することを特徴とす
る半導体装置。 - 【請求項８】請求項１の半導体装置において、前記ｎ型
電界効果型トランジスタおよび前記ｐ型電界効果型トラ
ンジスタは差動増幅回路を構成することを特徴とする半
導体装置。 - 【請求項９】請求項１の半導体装置において、前記ｎ型
電界効果型トランジスタおよび前記ｐ型電界効果型トラ
ンジスタはＮＡＮＤ回路を構成することを特徴とする半
導体装置。 - 【請求項１０】請求項１の半導体装置において、前記酸
化防止膜と溝を形成する半導体基板との間には酸化膜が
形成されることを特徴とする半導体装置。 - 【請求項１１】ｎ型電界効果型トランジスタとｐ型電界
効果型トランジスタを有する半導体装置の製造方法であ
って、半導体基板にパッド酸化膜を形成する工程、前記
パッド酸化膜の上に窒化膜を形成する工程、アクティブ
領域に隣接するフィールド領域を形成する領域における
前記パッド酸化膜および前記窒化膜を除去して開口部を
形成する工程、前記開口部の前記半導体基板に溝を形成
する工程、前記溝により囲まれた第一のアクティブ領域
に隣接するフィールド領域の溝側面に溝の半導体基板の
酸化を防止する酸化防止膜を形成し、酸化防止膜の上に
絶縁膜を堆積して溝を埋める工程、前記溝により囲まれ
た第二のアクティブ領域に隣接するフィールド領域の溝
側面に前記酸化防止膜を非設置とし、前記絶縁膜を堆積
して溝を埋める工程、前記第一および第二のアクティブ
領域における前記パッド酸化膜および窒化膜を除去する
工程、前記第一のアクティブ領域にｎ型電界効果型トラ
ンジスタを形成し、前記第二のアクティブ領域にｐ型電
界効果型トランジスタを形成する工程、を有し前記酸化
防止膜を非設置の溝側面は前記ｐ型電界効果型トランジ
スタのソースとドレインを結ぶ方向に位置するよう形成
される、ことを特徴とする半導体装置の製造方法。 - 【請求項１２】請求項１１の半導体製造方法において、
前記第一のアクティブ領域に隣接するフィールド領域の
溝側面および前記第二のアクティブ領域に隣接するフィ
ールド領域の溝側面に酸化防止膜を形成する工程、前記
代のアクティブ領域に隣接するフィールド領域の溝側面
の前記酸化防止膜を除去する工程、とを含むことを特徴
とする半導体装置の製造方法。
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005321A (ja) * | 2003-06-09 | 2005-01-06 | Canon Inc | 半導体基体、半導体装置及びこれらの製造方法 |
| JP2005294791A (ja) * | 2004-03-09 | 2005-10-20 | Nec Corp | 不揮発性メモリ及び不揮発性メモリの製造方法 |
| JP2006128477A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Corp | 半導体装置 |
| JP2006286889A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007019450A (ja) * | 2005-06-10 | 2007-01-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2007509492A (ja) * | 2003-10-16 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能の歪みｃｍｏｓデバイス |
| JP2007103864A (ja) * | 2005-10-07 | 2007-04-19 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2007511113A (ja) * | 2003-09-30 | 2007-04-26 | インテル・コーポレーション | ストレインド・シリコン電圧制御発振器（ｖｃｏ） |
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| JP2007184418A (ja) * | 2006-01-06 | 2007-07-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| JP2008010444A (ja) * | 2006-06-27 | 2008-01-17 | Nec Corp | 半導体装置およびその製造方法 |
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| JP2008527745A (ja) * | 2005-01-12 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 剪断応力を使用する改良型（ｅｎｈａｎｃｅｄ）ｐｆｅｔ |
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Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US6867433B2 (en) * | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US6940705B2 (en) * | 2003-07-25 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor with enhanced performance and method of manufacture |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US20050035410A1 (en) * | 2003-08-15 | 2005-02-17 | Yee-Chia Yeo | Semiconductor diode with reduced leakage |
| US7071052B2 (en) * | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US7888201B2 (en) | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| JP2006165335A (ja) * | 2004-12-08 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| US20070090484A1 (en) * | 2005-08-25 | 2007-04-26 | Chartered Semiconductor Manufacturing, Ltd. | Integrated circuit stress control system |
| US20070069307A1 (en) * | 2005-09-27 | 2007-03-29 | Kentaro Eda | Semiconductor device and method of manufacturing the same |
| US8407634B1 (en) | 2005-12-01 | 2013-03-26 | Synopsys Inc. | Analysis of stress impact on transistor performance |
| JP2007157924A (ja) * | 2005-12-02 | 2007-06-21 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
| US8017472B2 (en) * | 2006-02-17 | 2011-09-13 | Infineon Technologies Ag | CMOS devices having stress-altering material lining the isolation trenches and methods of manufacturing thereof |
| JP5195747B2 (ja) * | 2007-03-27 | 2013-05-15 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR101413658B1 (ko) * | 2009-04-30 | 2014-07-07 | 성균관대학교산학협력단 | 반도체 소자 및 그 제조방법 |
| KR101413657B1 (ko) * | 2008-11-28 | 2014-07-02 | 성균관대학교산학협력단 | 반도체 소자 및 그 제조방법 |
| JP2010141102A (ja) * | 2008-12-11 | 2010-06-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| DE102010062239A1 (de) * | 2010-12-01 | 2012-03-01 | Robert Bosch Gmbh | Elektrisches Bauelement |
| US9209091B1 (en) | 2011-08-05 | 2015-12-08 | Maxim Integrated Products, Inc. | Integrated monolithic galvanic isolator |
| US9817928B2 (en) | 2012-08-31 | 2017-11-14 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
| US9190346B2 (en) | 2012-08-31 | 2015-11-17 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
| US8847324B2 (en) | 2012-12-17 | 2014-09-30 | Synopsys, Inc. | Increasing ION /IOFF ratio in FinFETs and nano-wires |
| US9379018B2 (en) | 2012-12-17 | 2016-06-28 | Synopsys, Inc. | Increasing Ion/Ioff ratio in FinFETs and nano-wires |
| US12051699B2 (en) | 2021-03-29 | 2024-07-30 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
| US12132047B2 (en) | 2021-03-29 | 2024-10-29 | Changxin Memory Technologies, Inc. | Semiconductor device and method for manufacturing semiconductor device |
| US12119350B2 (en) | 2021-03-29 | 2024-10-15 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming semiconductor structure |
| CN113078154B (zh) * | 2021-03-29 | 2022-06-10 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235246A (ja) | 1988-03-15 | 1989-09-20 | Nec Corp | 半導体装置 |
| US5587604A (en) * | 1994-09-22 | 1996-12-24 | International Business Machines Corporation | Contacted body silicon-on-insulator field effect transistor |
| US5796284A (en) * | 1995-07-31 | 1998-08-18 | International Business Machines Corporation | High-precision voltage dependent timing delay circuit |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| JP4258034B2 (ja) | 1998-05-27 | 2009-04-30 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| US6074903A (en) * | 1998-06-16 | 2000-06-13 | Siemens Aktiengesellschaft | Method for forming electrical isolation for semiconductor devices |
| KR100382728B1 (ko) | 2000-12-09 | 2003-05-09 | 삼성전자주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
-
2001
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Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482671B2 (en) | 2001-12-10 | 2009-01-27 | Nec Corporation | MOS semiconductor device isolated by a device isolation film |
| JP2005005321A (ja) * | 2003-06-09 | 2005-01-06 | Canon Inc | 半導体基体、半導体装置及びこれらの製造方法 |
| JP2007511113A (ja) * | 2003-09-30 | 2007-04-26 | インテル・コーポレーション | ストレインド・シリコン電圧制御発振器（ｖｃｏ） |
| JP4939942B2 (ja) * | 2003-09-30 | 2012-05-30 | インテル・コーポレーション | ストレインド・シリコン電圧制御発振器（ｖｃｏ） |
| JP2007509492A (ja) * | 2003-10-16 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能の歪みｃｍｏｓデバイス |
| JP2005294791A (ja) * | 2004-03-09 | 2005-10-20 | Nec Corp | 不揮発性メモリ及び不揮発性メモリの製造方法 |
| US7385256B2 (en) | 2004-05-17 | 2008-06-10 | Infineont Technologies Ag | Transistor arrangement in monocrystalline substrate having stress exerting insulators |
| JP2006128477A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Corp | 半導体装置 |
| JP4643223B2 (ja) * | 2004-10-29 | 2011-03-02 | 株式会社東芝 | 半導体装置 |
| JP2008527745A (ja) * | 2005-01-12 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 剪断応力を使用する改良型（ｅｎｈａｎｃｅｄ）ｐｆｅｔ |
| US8232180B2 (en) | 2005-03-31 | 2012-07-31 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device comprising active region divided by STI element isolation structure |
| US7821077B2 (en) | 2005-03-31 | 2010-10-26 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP4515951B2 (ja) * | 2005-03-31 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2006286889A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7501686B2 (en) | 2005-06-10 | 2009-03-10 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| JP2007019450A (ja) * | 2005-06-10 | 2007-01-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2007103864A (ja) * | 2005-10-07 | 2007-04-19 | Sharp Corp | 半導体装置及びその製造方法 |
| US7834414B2 (en) | 2005-12-19 | 2010-11-16 | Fujitsu Limited | Semiconductor device with tensile strain and compressive strain |
| KR100977487B1 (ko) * | 2005-12-19 | 2010-08-23 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 반도체 장치의 제조 방법 |
| WO2007072537A1 (ja) * | 2005-12-19 | 2007-06-28 | Fujitsu Limited | 半導体装置及びその半導体装置の製造方法 |
| JP5092751B2 (ja) * | 2005-12-19 | 2012-12-05 | 富士通株式会社 | 半導体装置及びその半導体装置の製造方法 |
| JP2007184418A (ja) * | 2006-01-06 | 2007-07-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007189110A (ja) * | 2006-01-13 | 2007-07-26 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2007207992A (ja) * | 2006-02-01 | 2007-08-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007318125A (ja) * | 2006-05-15 | 2007-12-06 | Toshiba Corp | Ｓｏｉおよびｈｏｔ半導体装置上のｌｏｃｏｓおよびその製造方法 |
| JP2008010444A (ja) * | 2006-06-27 | 2008-01-17 | Nec Corp | 半導体装置およびその製造方法 |
| JP2010010371A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| WO2014038683A1 (ja) * | 2012-09-04 | 2014-03-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
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