JP2006286889A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 N型MOSトランジスタの活性領域2及びP型MOSトランジスタの活性領域3がSTI素子分離構造4で画定される。このSTI素子分離構造4は、活性領域2と活性領域3との間の領域17を含むように形成される第1の素子分離構造11と、その他の領域に形成される第2の素子分離構造12とから構成されている。
【選択図】 図5
Description
CMOSトランジスタでは、図1に示すように、N型MOSトランジスタの場合、チャネル長方向(矢印L方向)及びチャネル幅方向(矢印W方向)についてどちらも活性領域101に対する圧縮応力を緩和すること、或いは両者の方向について積極的に引っ張り応力を与えることにより、動作電流の低減を防止、或いは増加を図ることができる。これに対して、P型MOSトランジスタの場合、チャネル長方向(矢印L方向)については活性領域102に積極的に圧縮応力を与えること、チャネル幅方向(矢印W方向)については活性領域102に対する圧縮応力を緩和すること、或いは両者の方向について積極的に引っ張り応力を与えることにより、動作電流の低減を防止、或いは増加を図ることができる。
この場合、圧縮応力を与える絶縁物を第1の素子分離領域に充填する際の平坦化処理を確実に行うため、P型MOSトランジスタ群の両端に、それぞれダミー活性領域を形成することが好適である。
この場合、圧縮応力を与える絶縁物を第1の素子分離領域に充填する際の平坦化処理を確実に行うため、各P型MOSトランジスタの両端に、それぞれダミー活性領域を形成することが好適である。
以下、上記した基本骨子を踏まえ、本発明をCMOSトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
本実施形態では、N型MOSトランジスタとP型MOSトランジスタとを交互に並設するレイアウトの場合を開示し、説明の便宜上、CMOSトランジスタの構成をその製造方法と共に説明する。
図2−1及び図2−2は、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。図3及び図4は、本実施形態によるCMOSトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図5は完成したCMOSトランジスタを示す概略平面図である。図6は、図4における破線I−I及び破線II−IIに沿った断面を並べて示す概略断面図である。ここで、図2−1及び図2−2では、図2−1(a)が図4における破線II−IIに対応し、図2−1(b),(c),図2−2(a)〜(c)が図4における破線I−Iに対応している。
詳細には、先ず、活性領域2,3上に熱酸化法により膜厚1.2nm程度のゲート絶縁膜5を形成する。その後、CVD法によりゲート絶縁膜5上に多結晶シリコン膜を膜厚100nm程度に堆積し、この多結晶シリコン膜及びゲート絶縁膜5をリソグラフィー及びドライエッチングにより電極形状にパターニングし、活性領域2,3上にそれぞれゲート絶縁膜5を介してゲート電極6をパターン形成する。
詳細には、先ず、活性領域3を覆うレジストマスク(不図示)を形成し、活性領域2のみにN型不純物、ここでは砒素(As)を例えば加速エネルギーが5keV、ドーズ量が1×1015/cm2の条件でイオン注入する。このとき活性領域3では、ゲート電極6がマスクとなり、ゲート電極6の両側にN型のエクステンション領域7が形成される。
詳細には、活性領域2,3を含む全面に絶縁膜、ここではシリコン酸化膜(不図示)を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング(エッチバック)し、活性領域2,3における各ゲート電極6の両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ9を形成それぞれする。
詳細には、先ず、活性領域3を覆うレジストマスク(不図示)を形成し、活性領域2のみにN型不純物、ここではリン(P)を例えば加速エネルギーが20keV、ドーズ量が5×1015/cm2の条件でイオン注入する。このとき活性領域2では、ゲート電極6及びサイドウォールスペーサ9がマスクとなり、サイドウォールスペーサ9の両側にエクステンション領域7と一部重畳させるように、エクステンション領域7よりも深いN型のソース/ドレイン領域31が形成される。
ここで、第1の実施形態の変形例について説明する。本変形例では、第1の実施形態と同様にN型MOSトランジスタとP型MOSトランジスタとを交互に並設するレイアウトの場合を開示するが、STI素子分離構造の形成工程及び充填絶縁物の一部が異なる点で相違する。なお、第1の実施形態と同様の構成部材等については同符号を付する。
図7及び図8は、本変形例によるCMOSトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図9は、図8における破線I−I及び破線II−IIに沿った断面を並べて示す概略断面図である。
次いで、第2の実施形態について説明する。本実施形態では、複数のN型MOSトランジスタが並設されてなるN型MOSトランジスタ群が形成されており、各P型MOSトランジスタ、及び各P型MOSトランジスタとN型MOSトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示する。なお、第1の実施形態と同様の構成部材等については同符号を付する。
図10及び図11は、本実施形態によるCMOSトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図12は、図11における破線I−I及び破線II−IIに沿った断面を並べて示す概略断面図である。
ここで、第2の実施形態の変形例について説明する。本変形例では、第2の実施形態と同様に、複数のN型MOSトランジスタが並設されてなるN型MOSトランジスタ群が形成されており、各P型MOSトランジスタ、及び各P型MOSトランジスタとN型MOSトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示するが、STI素子分離構造の形成工程及び充填絶縁物の一部が異なる点で相違する。なお、第2の実施形態と同様の構成部材等については同符号を付する。
図13及び図14は、本変形例によるCMOSトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図15は、図14における破線I−I及び破線II−IIに沿った断面を並べて示す概略断面図である。
次いで、第3の実施形態について説明する。本実施形態では、複数のN型MOSトランジスタが並設されてなるN型MOSトランジスタ群と、複数のP型MOSトランジスタが並設されてなるP型MOSトランジスタ群とが形成されており、N型MOSトランジスタ群とP型MOSトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示する。なお、第1の実施形態と同様の構成部材等については同符号を付する。
図16及び図17は、本実施形態によるCMOSトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図18は、図17における破線I−I及び破線II−IIに沿った断面を並べて示す概略断面図である。
ここで、第3の実施形態の変形例について説明する。本変形例では、第3の実施形態と同様に、複数のN型MOSトランジスタが並設されてなるN型MOSトランジスタ群と、複数のP型MOSトランジスタが並設されてなるP型MOSトランジスタ群とが形成されており、N型MOSトランジスタ群とP型MOSトランジスタ群とがシリコン基板上でそれぞれ独立した部位に設けられたレイアウトの場合を開示するが、STI素子分離構造の形成工程及び充填絶縁物の一部が異なる点で相違する。なお、第3の実施形態と同様の構成部材等については同符号を付する。
図19及び図20は、本変形例によるCMOSトランジスタの製造方法のうち、特に主要工程を示す概略平面図である。図20は、図21における破線I−I及び破線II−IIに沿った断面を並べて示す概略断面図である。
前記素子分離構造により画定された第1の活性領域に形成された第1導電型素子と、
前記素子分離構造により画定された第2の活性領域に形成された第2導電型素子と
を含み、
前記素子分離構造は、前記素子分離領域のうち、前記第2の活性領域の対向する一対の端面に隣接する領域を含む第1の素子分離領域には前記第2の活性領域に圧縮応力を与える絶縁物が充填され、前記素子分離領域のうち、前記第1の素子分離領域以外の領域である第2の素子分離領域には前記第1及び第2の活性領域に引っ張り応力を与える絶縁物が充填されてなることを特徴とする半導体装置。
前記第2の活性領域上の前記ゲート電極は、前記第1の素子分離領域と平行に延在するように形成されていることを特徴とする付記1に記載の半導体装置。
前記第2導電型素子と前記第1導電型素子との間の領域が前記第1の素子分離領域とされていることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
前記各第2導電型素子、及び前記各第2導電型素子と前記第1導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
前記各第2の活性領域を挟持するように前記第1の素子分離領域が形成されていることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
複数の前記第2導電型素子が並設されてなる第2導電型素子群と
が形成されており、
前記第1導電型素子群と前記第2導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
前記第2導電型素子群における前記各第2の活性領域を挟持するように前記第1の素子分離領域が形成されていることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
前記素子分離領域は、前記第2の活性領域の対向する一対の端面に隣接する領域を含む第1の素子分離領域と、前記第1の素子分離領域以外の領域である第2の素子分離領域とからなり、
半導体基板の前記第2の素子分離領域に第1の溝を形成し、前記第1の溝内を前記第1及び第2の活性領域に引っ張り応力を与える絶縁物で充填する工程と、
半導体基板の前記第1の素子分離領域に第2の溝を形成し、前記第2の溝内を前記第2の活性領域に圧縮応力を与える絶縁物で充填する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第2の活性領域上の前記ゲート電極を、前記第1の素子分離領域と平行に延在するように形成することを特徴とする付記13に記載の半導体装置の製造方法。
前記素子分離領域は、前記第2の活性領域の対向する一対の端面に隣接する領域を含む第1の素子分離領域と、前記第1の素子分離領域以外の領域である第2の素子分離領域とからなり、
半導体基板の前記素子分離領域に第1の溝を形成し、前記第1の溝内を前記第1及び第2の活性領域に引っ張り応力を与える絶縁物で充填する工程と、
前記第1の溝内に充填された前記引っ張り応力を与える絶縁物のうち、前記第1の素子分離領域に相当する部位に第2の溝を形成し、前記第2の溝内を前記第2の活性領域に圧縮応力を与える絶縁物で充填する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第2の活性領域上の前記ゲート電極を、前記第1の素子分離領域と平行に延在するように形成することを特徴とする付記17に記載の半導体装置の製造方法。
2 N型MOSトランジスタの活性領域
3 P型MOSトランジスタの活性領域
4,33,41,44,51,54 STI素子分離構造
4a,11a,12a,33a,34a,35a,41a,42a,43a,44a,45a,46a,51a,52a,53a,54a,55a,56a 溝
5 ゲート絶縁膜
6 ゲート電極
7,8 エクステンション領域
10,20,30 パターン
11,34,42,45,52,55 第1の素子分離構造
12,35,43,46,53,56 第2の素子分離構造
13 ライナー窒化膜
14 多孔質系シリコン酸化物(NCS)
15 HDP酸化物
16 多結晶シリコンの酸化されたシリコン酸化物
21,23 シリコン酸化膜
22 シリコン窒化膜
31,32 ソース/ドレイン領域
47,57 ダミー活性領域
Claims (10)
- 半導体基板上の素子分離領域に形成された溝内に絶縁物が充填されてなる素子分離構造と、
前記素子分離構造により画定された第1の活性領域に形成された第1導電型素子と、
前記素子分離構造により画定された第2の活性領域に形成された第2導電型素子と
を含み、
前記素子分離構造は、前記素子分離領域のうち、前記第2の活性領域の対向する一対の端面に隣接する領域を含む第1の素子分離領域には前記第2の活性領域に圧縮応力を与える絶縁物が充填され、前記素子分離領域のうち、前記第1の素子分離領域以外の領域である第2の素子分離領域には前記第1及び第2の活性領域に引っ張り応力を与える絶縁物が充填されてなることを特徴とする半導体装置。 - 前記第1導電型素子と前記第2導電型素子とが交互に並設されており、
前記第2導電型素子と前記第1導電型素子との間の領域が前記第1の素子分離領域とされていることを特徴とする請求項1に記載の半導体装置。 - 複数の前記第1導電型素子が並設されてなる第1導電型素子群が形成されており、
前記各第2導電型素子、及び前記各第2導電型素子と前記第1導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
前記各第2の活性領域を挟持するように前記第1の素子分離領域が形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記各第2導電型素子の両端に、それぞれダミー活性領域が形成されていることを特徴とする請求項3に記載の半導体装置。
- 複数の前記第1導電型素子が並設されてなる第1導電型素子群と、
複数の前記第2導電型素子が並設されてなる第2導電型素子群と
が形成されており、
前記第1導電型素子群と前記第2導電型素子群とが前記半導体基板上でそれぞれ独立した部位に設けられてなり、
前記第2導電型素子群における前記各第2の活性領域を挟持するように前記第1の素子分離領域が形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記第2導電型素子群の両端に、それぞれダミー活性領域が形成されていることを特徴とする請求項5に記載の半導体装置。
- 前記第1の素子分離領域内の上層部分のみに前記圧縮応力を与える絶縁物が充填されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 前記第1の素子分離領域内の上層部分と下層部分とで異なる前記圧縮応力を与える絶縁物が充填されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 半導体基板上の素子分離領域に形成された素子分離構造により第1の活性領域及び第2の活性領域が画定されており、前記第1の活性領域に形成された第1導電型素子と、前記第2の活性領域に形成された第2導電型素子とを備えた半導体装置の製造方法であって、
前記素子分離領域は、前記第2の活性領域の対向する一対の端面に隣接する領域を含む第1の素子分離領域と、前記第1の素子分離領域以外の領域である第2の素子分離領域とからなり、
半導体基板の前記第2の素子分離領域に第1の溝を形成し、前記第1の溝内を前記第1及び第2の活性領域に引っ張り応力を与える絶縁物で充填する工程と、
半導体基板の前記第1の素子分離領域に第2の溝を形成し、前記第2の溝内を前記第2の活性領域に圧縮応力を与える絶縁物で充填する工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の素子分離領域に形成された素子分離構造により第1の活性領域及び第2の活性領域が画定されており、前記第1の活性領域に形成された第1導電型素子と、前記第2の活性領域に形成された第2導電型素子とを備えた半導体装置の製造方法であって、
前記素子分離領域は、前記第2の活性領域の対向する一対の端面に隣接する領域を含む第1の素子分離領域と、前記第1の素子分離領域以外の領域である第2の素子分離領域とからなり、
半導体基板の前記素子分離領域に第1の溝を形成し、前記第1の溝内を前記第1及び第2の活性領域に引っ張り応力を与える絶縁物で充填する工程と、
前記第1の溝内に充填された前記引っ張り応力を与える絶縁物のうち、前記第1の素子分離領域に相当する部位に第2の溝を形成し、前記第2の溝内を前記第2の活性領域に圧縮応力を与える絶縁物で充填する工程と
を含むことを特徴とする半導体装置の製造方法。
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