KR100564988B1 - 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법 - Google Patents

반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법에 관한 것으로, 일반적으로 사용되는 트렌치 매립 산화막과 실리콘 기판과의 열팽창 계수 차이로 인해 발생하는 압축응력으로 인해 소자분리 영역에 여러 가지 결함이 발생하는 문제점을 해결하기 위하여, 트렌치를 형성하고 트렌치 매립 산화막을 형성하기 전, 트렌치의 측벽 및 저부에 실리콘 기판과 열팽창 계수가 비슷한 질화막을 증착하고, 열공정 후 막수축 특성을 갖는 절연막(오존(O3)-USG 또는 SOG)을 트렌치 매립 산화막으로 사용하므로써, 소자분리막에 발생하는 피트(pit) 결함, 전위(dislocation) 결함, V-형 결함 등을 억제하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법이 개시된다.
열팽창, 실리콘 나이트라이드, 오존-USG, SOG

Description

반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법{Method of forming a shallow trench isolation film in a semiconductor device}
도 1a 및 1b는 종래 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21 : 실리콘 기판 22 : 패드 산화막
23 : 패드 질화막 24 : 질화막
25 : 트렌치 매립 산화막
본 발명은 반도체 소자의 쉘로우 트렌치 소자분리막(Shallow Trench Isolation film; STI film) 형성 방법에 관한 것으로, 특히 트렌치 측벽 및 저부에서 발생되는 결함을 억제하여 소자간의 절연 특성을 향상시킬 수 있는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 액티브 영역의 크기 또한 감소하고 있으며, 256M급 소자에서는 게이트 간의 간격이 0.18㎛ 이하로 줄어들게 되었다. 이와 같은 소자의 고집적화에 따라 기존의 소자분리막 형성 공정인 로코스(LOCOS) 공정의 사용이 불가능하게 되었다. 이에 따라 로코스 공정의 대한으로 STI 방법이 도입되었는데, STI 공정은 소자의 고집적화를 달성하게 하지만 아직까지 해결해야 할 많은 문제가 남겨져 있다. 즉, 소자분리막은 소오스/게이트/드레인부를 절연하는 역할을 하여야 하기 때문에, 트렌치부의 결함은 누설전류를 야기해 전기신호에 치명적인 영향을 주게 된다. 현재 적용되는 STI 공정을 도 1을 참조하여 설명하면 다음과 같다.
도 1a 및 1b는 종래 반도체 소자의 쉘로우 트렌치 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성하고, 소자분리 예정 영역의 실리콘 기판(11) 상에 형성된 패드 질화막(13) 및 패드 산화막(12)을 제거한다. 이후, 노출된 실리콘 기판(11)을 식각하여 트렌치를 형성하고 전체구조 상에 고밀도 플라즈마(High Density Plasma; HDP) 산화막(14)을 형성한다.
도 1b는 실리콘 기판 표면이 노출되도록 연마공정을 실시하여 트렌치 내부에 만 고밀도 플라즈마 산화막(14)이 잔류되도록 하므로써, 쉘로우 트렌치 소자분리막이 형성된 상태를 나타낸다.
이와 같은 쉘로우 트렌치 소자분리막 형성 공정에서는 트렌치 매립용 절연막으로 고밀도 플라즈마 산화막을 사용하며, 고밀도 플라즈마 산화막은 주로 플라즈마를 이용한 진공 증착 방법(PECVD)으로 형성한다. 그런데, 고밀도 플라즈마 산화막의 증착 온도(약 580℃)로부터 상온으로 하강하면서 열팽창도(thermal expansion coefficient) 차이로 인해 열응력이 발생하게 된다. 또한, 후속 어닐링 공정이 1050℃ 이상의 고온에서 진행되므로 열응력의 발생은 불가피하게 유발되게 된다. 즉, 이와 같은 높은 열응력은 트렌치 매립용 절연막 증착 시의 증착온도(580℃) 및 어닐링 온도(1050℃)가 일반적인 공정온도(400℃)보다 고온이기 때문에 유발되는 것이며, 이로 인하여 피트(pit) 결함(A), 전위(dislocation) 결함(B), V-형 결함(C) 등이 나타나게 된다. 고밀도 플라즈마 산화막의 열응력은 다음의 [수학식 1]과 같다.
Figure 111999017832179-pat00001
여기에서, E(1-υ)ox는 트렌치 매립 산화막의 2축 탄성계수(Biaxial modulus)로 48×1011dyn/㎠이며, ΔT는 공정온도 또는 어닐링 온도와 상온의 온도차이, αox(=0.55×10-6/K)는 트렌치 매립 산화막의 열팽창 계수, αSi(=2.6×10 -6/K)은 실리콘 기판과의 열팽창 계수를 나타낸다.
일반적으로 트렌치 매립 산화막의 열팽창 정도는 실리콘 기판의 기지보다 작으므로, 공정 후 상온으로 냉각시킬 때 트렌치 매립 산화막에서는 -3.0×1011 ∼ -2.5×1011 dyn/㎠ 정도의 압축 응력이 발생하게 되며, 반대로 실리콘 기판에서는 같은 크기의 인장응력이 발생하게 된다. 따라서 트렌치 매립 산화막에 의해 실리콘 기판이 잡아 당겨지는 인장효과가 작용하므로(화살표 방향 참조) 피트, 전위, V-형 결합 등이 발생하게 되는 것이다.
이와 같이 소자분리막에 결함이 발생하게 되면 소자간의 절연 특성이 악화되어 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 실리콘 기판과 열팽창도가 비슷한 질화막을 응력 완화 및 확산 방지의 목적으로 트렌치 내에 형성하고, 열공정 진행 후 막 수축 특성을 갖는 산화막을 이용하여 트렌치를 매립하므로써, 트렌치 내에 결함이 발생하는 것을 억제할 수 있는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법은 실리콘 기판 상에 트렌치를 형성하는 단계; 전체구조 상에 질화막을 형성하는 단계; 상기 질화막이 형성된 전체구조 상에 트렌치 매립 산화막 을 형성하는 단계; 및 상기 트렌치 내에만 상기 트렌치 매립 산화막이 매립되도록 상기 트렌치 매립 산화막 및 상기 질화막을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드 산화막(22) 및 패드 질화막(23)을 순차적으로 형성하고, 소자분리 예정 영역의 패드 질화막(23) 및 패드 산화막(22)을 제거한다. 이후 노출된 실리콘 기판(21)을 식각하여 트렌치를 형성한다. 패드 질화막(23)은 주로 LPCVD 방법으로 형성되며 인장응력을 갖는다. 트렌치는 직선형으로 형성하거나 슬라이트(slight) 식각 방법에 의해 곡선형으로 형성한다.
도 2b에 도시된 바와 같이, 전체구조 상에 질화막(24)을 형성하고 트렌치 매립 산화막(25)을 형성한다. 질화막(24)은 실리콘 기판(21)과 열팽창도(αSiN=2.5×10-6/K)가 비슷한 물질로서, 응력 완화 및 확산 방지층 역할을 한다. 질화막(24)은 LPCVD 방법으로 형성하는 경우에는 인장 응력을 갖고 PECVD 방 법으로 형성하는 경우에는 압축 응력을 갖는 특성을 가지므로, 본 발명에 적용하기 위해서는 PECVD 방법을 이용하여 300 내지 1000Å의 두께로 형성한다. 트렌치 매립 산화막(25)으로는 열공정 진행 후막 수축 특성을 갖는 막이 이용되는데, 예를 들어 O3-USG 또는 SOG막을 이용하여 3000 내지 8000Å의 두께로 형성한다. 트렌치 매립 산화막(25) 형성 후 응력을 더욱 효과적으로 완화시키기 위하여 700 내지 1200℃의 온도에서 열처리를 실시하는 공정을 추가하는 것도 가능하다.
도 2c는 트렌치 내에만 트렌치 매립 산화막(25)이 잔류하도록 연마공정을 실시하여 쉘로우 트렌치 소자분리막이 형성된 상태를 나타낸다. 본 발명에서는 실리콘 기판(21)과 열팽창도가 비슷한 질화막(24)이 트렌치 측벽 및 저부에 형성되어 있고, 트렌치 매립 산화막이 인장 응력을 갖기 때문에 실리콘 기판(21)은 압축 응력을 갖게 된다(화살표 방향 참조). 따라서 트렌치 매립 산화막의 압축응력에 의한 결함의 발생이 억제되게 된다. 또한, 트렌치를 곡선형으로 형성하는 경우에는 응력 집중을 더욱 완화시킬 수 있어 결함의 발생을 더욱 효과적으로 억제할 수 있다.
상술한 바와 같이 본 발명은 트렌치 매립 산화막의 압축응력으로 인해 쉘로우 트렌치 소자분리막에 여러 가지 결함이 발생하는 것을 방지하기 위하여, 트렌치를 형성하고 트렌치 매립 산화막을 형성하기 전, 트렌치의 측벽 및 저부에 실리콘 기판과 열팽창 계수가 비슷한 질화막을 증착하고, 열공정 후 막수축 특성을 갖는 절연막(O3-USG 또는 SOG)을 트렌치 매립 산화막으로 사용하므로써, 소자분리막에 발생하는 피트(pit) 결함, 전위(dislocation) 결함, V-형 결함 등을 억제할 수 있다. 또한, 슬라이트 식각 방법에 의해 곡선형의 트렌치를 형성하게 되면 응력 집중을 완화시킬 수 있어 소자분리막에 발생하는 결함을 더욱 효과적으로 억제할 수 있다. 이에 따라 소자의 신뢰성 및 동작 특성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 실리콘 기판상에 트렌치를 형성하는 단계;
    전체구조상에 열팽창도가 2.5×10-6/K인 질화막을 형성하는 단계;
    상기 질화막이 형성된 전체구조 상에 트렌치 매립 산화막을 형성하는 단계; 및
    상기 트렌치 내에만 상기 트렌치 매립 산화막이 매립되도록 상기 트렌치 매립 산화막 및 상기 질화막을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 트렌치는 직선형으로 형성하거나 슬라이트 식각 방법에 의해 곡선형으로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 질화막은 PECVD 방법을 이용하여 300 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  5. 제 1 항에 있어서, 상기 트렌치 매립 산화막은 O3-USG 또는 SOG막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  6. 제 1 항에 있어서, 상기 트렌치 매립 산화막은 3000 내지 8000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  7. 제 1 항에 있어서, 상기 트렌치 매립 산화막 형성 후 700 내지 1200℃의 온도에서 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
KR19990010307A (ko) * 1997-07-16 1999-02-18 문정환 반도체장치의 소자격리방법
KR19990015602A (ko) * 1997-08-07 1999-03-05 윤종용 질화막 스페이서를 이용한 트랜치 소자분리방법
KR19990086745A (ko) * 1998-05-29 1999-12-15 윤종용 트렌치 격리 제조 방법
KR20010028607A (ko) * 1999-09-22 2001-04-06 윤종용 트렌치 격리영역 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
KR19990010307A (ko) * 1997-07-16 1999-02-18 문정환 반도체장치의 소자격리방법
KR19990015602A (ko) * 1997-08-07 1999-03-05 윤종용 질화막 스페이서를 이용한 트랜치 소자분리방법
KR19990086745A (ko) * 1998-05-29 1999-12-15 윤종용 트렌치 격리 제조 방법
KR20010028607A (ko) * 1999-09-22 2001-04-06 윤종용 트렌치 격리영역 형성방법

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