JPH11340316A - アニ―リングを用いたトレンチ型素子分離膜形成方法 - Google Patents
アニ―リングを用いたトレンチ型素子分離膜形成方法Info
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- JPH11340316A JPH11340316A JP11089033A JP8903399A JPH11340316A JP H11340316 A JPH11340316 A JP H11340316A JP 11089033 A JP11089033 A JP 11089033A JP 8903399 A JP8903399 A JP 8903399A JP H11340316 A JPH11340316 A JP H11340316A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Abstract
(57)【要約】 （修正有）
【課題】 ゲート酸化膜のトレンチに隣接した部分の厚
みが他の部分に比べ薄膜化することが防止でき、これに
より、ゲート酸化膜の特性の低下、特に降伏電圧の低下
が防げる、アニーリングを用いたトレンチ型素子分離膜
形成方法を提供する。 【解決手段】 トレンチ４６を複合膜４８，５０で埋め
込み、該結果物を平坦化した後、ゲート酸化膜形成前に
この平坦化した結果物をアニーリングする。前記アニー
リングにより、半導体基板４０とパッド酸化膜４２との
間の界面の内、トレンチに接した界面に存在する汚染物
質が取り除かれる。
みが他の部分に比べ薄膜化することが防止でき、これに
より、ゲート酸化膜の特性の低下、特に降伏電圧の低下
が防げる、アニーリングを用いたトレンチ型素子分離膜
形成方法を提供する。 【解決手段】 トレンチ４６を複合膜４８，５０で埋め
込み、該結果物を平坦化した後、ゲート酸化膜形成前に
この平坦化した結果物をアニーリングする。前記アニー
リングにより、半導体基板４０とパッド酸化膜４２との
間の界面の内、トレンチに接した界面に存在する汚染物
質が取り除かれる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、詳しくは、トレンチ型素子分離膜形成方法
に関する。
方法に係り、詳しくは、トレンチ型素子分離膜形成方法
に関する。
【０００２】
【従来の技術】半導体装置が高集積化するにつれて、半
導体素子間の間隔が狭くなりつつある。従って、半導体
素子を電気的に絶縁させることが非常に重要なものとな
っている。
導体素子間の間隔が狭くなりつつある。従って、半導体
素子を電気的に絶縁させることが非常に重要なものとな
っている。
【０００３】半導体装置の製造工程に各種の形態の素子
分離膜が利用されているが、代表的な素子分離膜とし
て、ＬＯＣＯＳ(LOCal oxidation of silicon)型素子分
離膜とトレンチ型素子分離膜を挙げることができる。
分離膜が利用されているが、代表的な素子分離膜とし
て、ＬＯＣＯＳ(LOCal oxidation of silicon)型素子分
離膜とトレンチ型素子分離膜を挙げることができる。
【０００４】ＬＯＣＯＳ型素子分離膜は、縁部に活性領
域を冒すバーズビーク(bird's beak)が形成される等、
半導体基板において広い領域を占めるにもかかわらず、
形成し易いという利点から多用されてきているが、半導
体装置の高集積化による半導体素子間の間隔が狭くなる
につれて、半導体基板において相対的に占有領域の狭い
トレンチ型素子分離膜に置き換えられているのが現状で
ある。
域を冒すバーズビーク(bird's beak)が形成される等、
半導体基板において広い領域を占めるにもかかわらず、
形成し易いという利点から多用されてきているが、半導
体装置の高集積化による半導体素子間の間隔が狭くなる
につれて、半導体基板において相対的に占有領域の狭い
トレンチ型素子分離膜に置き換えられているのが現状で
ある。
【０００５】図１を参照すれば、従来技術によるトレン
チ型素子分離膜１４は、半導体基板１０にトレンチ１２
を形成した後に、前記トレンチ１２に絶縁膜を埋め込ん
でから、平坦化することにより形成される。
チ型素子分離膜１４は、半導体基板１０にトレンチ１２
を形成した後に、前記トレンチ１２に絶縁膜を埋め込ん
でから、平坦化することにより形成される。
【０００６】このように、従来技術によるトレンチ型素
子分離膜形成方法は、トレンチの形成に際して、トレン
チの幾何学的な条件、即ちトレンチの深さや幅などを調
節することにより半導体装置の高集積化に対応できると
いう利点がある。なお、トレンチを埋め込むのに用いら
れる絶縁膜を選別的に使用することにより、素子分離の
効果を高めることができる。
子分離膜形成方法は、トレンチの形成に際して、トレン
チの幾何学的な条件、即ちトレンチの深さや幅などを調
節することにより半導体装置の高集積化に対応できると
いう利点がある。なお、トレンチを埋め込むのに用いら
れる絶縁膜を選別的に使用することにより、素子分離の
効果を高めることができる。
【０００７】しかしながら、トレンチ型素子分離膜は、
基板を蝕刻しなければならないために、ＬＯＣＯＳ型素
子分離膜と比較して工程がやや複雑であるに加え、トレ
ンチを埋め込む絶縁膜によって後続のゲート酸化膜形成
工程が汚れてしまう場合がしばしばある。かかる汚れ
は、主にトレンチと接している半導体基板とパッド酸化
膜との間の界面に現われる。ゲート酸化膜が形成される
までこの汚れがそのまま残っていれば、図２に示すよう
に、前記ゲート酸化膜１６の汚れた部分の膜厚は別の部
分と比較して薄くなる。
基板を蝕刻しなければならないために、ＬＯＣＯＳ型素
子分離膜と比較して工程がやや複雑であるに加え、トレ
ンチを埋め込む絶縁膜によって後続のゲート酸化膜形成
工程が汚れてしまう場合がしばしばある。かかる汚れ
は、主にトレンチと接している半導体基板とパッド酸化
膜との間の界面に現われる。ゲート酸化膜が形成される
までこの汚れがそのまま残っていれば、図２に示すよう
に、前記ゲート酸化膜１６の汚れた部分の膜厚は別の部
分と比較して薄くなる。
【０００８】その結果、前記ゲート酸化膜の降伏電圧が
低くなる等、ゲート酸化膜の特性が低下する。これに加
えて、前記汚れによりＰ＋／ＮまたはＮ＋／Ｐの接合漏
れ電流が増大し、フィールド領域に浅いピット(shallow
pit)が形成されたりもする。
低くなる等、ゲート酸化膜の特性が低下する。これに加
えて、前記汚れによりＰ＋／ＮまたはＮ＋／Ｐの接合漏
れ電流が増大し、フィールド領域に浅いピット(shallow
pit)が形成されたりもする。
【０００９】
【発明が解決しようとする課題】したがって、本発明が
果たそうとする技術的課題は、前工程の汚れ物によって
後続工程の特性、特に、ゲート酸化膜の特性が低下する
ことが防げるトレンチ型素子分離膜形成方法を提供する
ことにある。
果たそうとする技術的課題は、前工程の汚れ物によって
後続工程の特性、特に、ゲート酸化膜の特性が低下する
ことが防げるトレンチ型素子分離膜形成方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の目的は、（１）
（ａ）半導体基板に活性領域及びフィールド領域を設
定する段階と、（ｂ）前記半導体基板の上にフィールド
領域の露出されるマスク層を形成する段階と、（ｃ）前
記マスク層を食刻マスクとして用い、前記フィールド領
域にトレンチを形成する段階と、（ｄ）前記半導体基板
の上に前記トレンチを埋め込む絶縁膜を形成する段階
と、（ｅ）前記絶縁膜の形成された基板を第１アニーリ
ングする段階と、（ｆ）前記絶縁膜の全面を前記絶縁膜
の下部の膜質が露出されるまで平坦化する段階と、
（ｇ）前記平坦化した結果物（すなわち、前記絶縁膜の
下部の膜質が露出されるまで平坦化されてなる半導体基
板）を第２アニーリングする段階とを含むことを特徴と
するトレンチ型素子分離膜形成方法により達成される。
（ａ）半導体基板に活性領域及びフィールド領域を設
定する段階と、（ｂ）前記半導体基板の上にフィールド
領域の露出されるマスク層を形成する段階と、（ｃ）前
記マスク層を食刻マスクとして用い、前記フィールド領
域にトレンチを形成する段階と、（ｄ）前記半導体基板
の上に前記トレンチを埋め込む絶縁膜を形成する段階
と、（ｅ）前記絶縁膜の形成された基板を第１アニーリ
ングする段階と、（ｆ）前記絶縁膜の全面を前記絶縁膜
の下部の膜質が露出されるまで平坦化する段階と、
（ｇ）前記平坦化した結果物（すなわち、前記絶縁膜の
下部の膜質が露出されるまで平坦化されてなる半導体基
板）を第２アニーリングする段階とを含むことを特徴と
するトレンチ型素子分離膜形成方法により達成される。
【００１１】また、本発明の他の目的は、（２） 前記
絶縁膜は複合膜であって、順次形成された第１及び第２
酸化膜であることを特徴とする上記（１）に記載のトレ
ンチ型素子分離膜形成方法によっても達成される。
絶縁膜は複合膜であって、順次形成された第１及び第２
酸化膜であることを特徴とする上記（１）に記載のトレ
ンチ型素子分離膜形成方法によっても達成される。
【００１２】さらに、本発明の他の目的は、（３） 前
記絶縁膜は、ＣＭＰあるいはエッチバックにより平坦化
することを特徴とする上記（１）に記載のトレンチ型素
子分離膜形成方法によっても達成される。
記絶縁膜は、ＣＭＰあるいはエッチバックにより平坦化
することを特徴とする上記（１）に記載のトレンチ型素
子分離膜形成方法によっても達成される。
【００１３】また、本発明の他の目的は、（４） 前記
マスク層は、パッド酸化膜の上に窒化膜が形成されたこ
とを特徴とする上記（１）に記載のトレンチ型素子分離
膜形成方法によっても達成される。
マスク層は、パッド酸化膜の上に窒化膜が形成されたこ
とを特徴とする上記（１）に記載のトレンチ型素子分離
膜形成方法によっても達成される。
【００１４】さらに、本発明の他の目的は、（５） 前
記第２アニーリングは、前記窒化膜を取り除いた後に施
すことを特徴とする上記（４）に記載のトレンチ型素子
分離膜形成方法によっても達成される。
記第２アニーリングは、前記窒化膜を取り除いた後に施
すことを特徴とする上記（４）に記載のトレンチ型素子
分離膜形成方法によっても達成される。
【００１５】また、本発明の他の目的は、（６） 前記
第２アニーリングは、前記マスク層を取り除いた後に施
すことを特徴とする上記（１）に記載のトレンチ型素子
分離膜形成方法によっても達成される。
第２アニーリングは、前記マスク層を取り除いた後に施
すことを特徴とする上記（１）に記載のトレンチ型素子
分離膜形成方法によっても達成される。
【００１６】さらに、本発明の他の目的は、（７） 前
記第２アニーリングは、前記マスク層を取り除き、該結
果物（すなわち、前記マスク層が取り除かれてなる半導
体基板）に導電性不純物をイオン注入した後に施すこと
を特徴とする上記（１）に記載のトレンチ型素子分離膜
形成方法によっても達成される。
記第２アニーリングは、前記マスク層を取り除き、該結
果物（すなわち、前記マスク層が取り除かれてなる半導
体基板）に導電性不純物をイオン注入した後に施すこと
を特徴とする上記（１）に記載のトレンチ型素子分離膜
形成方法によっても達成される。
【００１７】また、本発明の他の目的は、（８） 前記
第２アニーリングは、略１０５０℃の温度で、窒素雰囲
気下に略１時間施すことを特徴とする上記（１）に記載
のトレンチ型素子分離膜形成方法によっても達成され
る。
第２アニーリングは、略１０５０℃の温度で、窒素雰囲
気下に略１時間施すことを特徴とする上記（１）に記載
のトレンチ型素子分離膜形成方法によっても達成され
る。
【００１８】さらに、本発明の他の目的は、（９） 前
記第１及び第２酸化膜は、各々ＵＳＧ膜及びＰＥ-ＴＥ
ＯＳ膜であることを特徴とする上記（２）に記載のトレ
ンチ型素子分離膜形成方法によっても達成される。
記第１及び第２酸化膜は、各々ＵＳＧ膜及びＰＥ-ＴＥ
ＯＳ膜であることを特徴とする上記（２）に記載のトレ
ンチ型素子分離膜形成方法によっても達成される。
【００１９】すなわち、前記技術的課題を達成するため
に、本発明に係るトレンチ型素子分離膜形成方法は次の
ように進める。
に、本発明に係るトレンチ型素子分離膜形成方法は次の
ように進める。
【００２０】（ａ）半導体基板に活性領域とフィールド
領域とを設定する。（ｂ）前記半導体基板の上にフィー
ルド領域の露出されるマスク層を形成する。（ｃ）前記
マスク層を食刻マスクとして用い、前記フィールド領域
にトレンチを形成する。（ｄ）前記半導体基板の上に前
記トレンチを埋め込む絶縁膜を形成する。（ｅ）前記絶
縁膜の形成された基板を第１アニーリングする。（ｆ）
前記絶縁膜の全面を前記絶縁膜の下部の膜質が露出され
るまで平坦化する。（ｇ）前記平坦化した結果物を第２
アニーリングする。
領域とを設定する。（ｂ）前記半導体基板の上にフィー
ルド領域の露出されるマスク層を形成する。（ｃ）前記
マスク層を食刻マスクとして用い、前記フィールド領域
にトレンチを形成する。（ｄ）前記半導体基板の上に前
記トレンチを埋め込む絶縁膜を形成する。（ｅ）前記絶
縁膜の形成された基板を第１アニーリングする。（ｆ）
前記絶縁膜の全面を前記絶縁膜の下部の膜質が露出され
るまで平坦化する。（ｇ）前記平坦化した結果物を第２
アニーリングする。
【００２１】この過程において、前記絶縁膜は複合膜で
あって、第１及び第２酸化膜である。前記第１酸化膜は
ＵＳＧ(Undoped Silicate Glass)膜であり、前記第２酸
化膜はＴＥＯＳ(tetra-ethyl-orthosilicate)を基とし
てＰＥＣＶＤ(Plasma Enhanced CVD)方法により形成さ
れる酸化膜（本明細書中では、単に、ＰＥ-ＴＥＯＳ膜
とも記す）である。また、前記第２酸化膜は、ＳｉＨ4
を基としてＰＥＣＶＤ方法により形成される酸化膜（本
明細書中では、単に、ＳｉＨ4を基とするＰＥＣＶＤ酸
化膜とも記す）、あるいは高密度プラズマ(High Densit
y Plasma)を用いた酸化膜（本明細書中では、単に、Ｈ
ＤＰ膜とも記す）である。
あって、第１及び第２酸化膜である。前記第１酸化膜は
ＵＳＧ(Undoped Silicate Glass)膜であり、前記第２酸
化膜はＴＥＯＳ(tetra-ethyl-orthosilicate)を基とし
てＰＥＣＶＤ(Plasma Enhanced CVD)方法により形成さ
れる酸化膜（本明細書中では、単に、ＰＥ-ＴＥＯＳ膜
とも記す）である。また、前記第２酸化膜は、ＳｉＨ4
を基としてＰＥＣＶＤ方法により形成される酸化膜（本
明細書中では、単に、ＳｉＨ4を基とするＰＥＣＶＤ酸
化膜とも記す）、あるいは高密度プラズマ(High Densit
y Plasma)を用いた酸化膜（本明細書中では、単に、Ｈ
ＤＰ膜とも記す）である。
【００２２】本発明の別の実施例によれば、前記第１酸
化膜をＨＤＰ膜から形成することもあり、このとき、前
記第２酸化膜はＴＥＯＳ-Ｏ3を基とするＣＶＤ膜から形
成する。
化膜をＨＤＰ膜から形成することもあり、このとき、前
記第２酸化膜はＴＥＯＳ-Ｏ3を基とするＣＶＤ膜から形
成する。
【００２３】前記第１酸化膜は、前記トレンチの深さと
同様の厚みで形成することが好ましい。
同様の厚みで形成することが好ましい。
【００２４】前記トレンチに埋め込まれた絶縁膜は、化
学機械的研磨(Chemical MechanicalPolishing、本明細
書中では、単にＣＭＰとも記す）、あるいはエッチバッ
ク(etch back)により平坦化する。
学機械的研磨(Chemical MechanicalPolishing、本明細
書中では、単にＣＭＰとも記す）、あるいはエッチバッ
ク(etch back)により平坦化する。
【００２５】前記トレンチは、前記半導体基板の上に前
記フィールド領域を露出せしめるマスク層を形成した後
に、前記マスク層を食刻マスクとして用い形成する。
記フィールド領域を露出せしめるマスク層を形成した後
に、前記マスク層を食刻マスクとして用い形成する。
【００２６】前記マスク層は、順次形成されたパッド酸
化膜及び窒化膜である。
化膜及び窒化膜である。
【００２７】前記第２アニーリングは、次の４つの方法
により施す。
により施す。
【００２８】最初に、前記活性領域の上に前記マスク層
が形成されている状態で施す。
が形成されている状態で施す。
【００２９】第二、前記マスク層の窒化膜を取り除いた
後に施す。
後に施す。
【００３０】第三、前記マスク層を取り除いた後に施
す。
す。
【００３１】最終に、前記マスク層を取り除いた後に、
該結果物（前記マスク層が取り除かれてなる半導体基
板）の必要とされる領域に導電性不純物をイオン注入
し、ゲート酸化膜が形成される前に施す。
該結果物（前記マスク層が取り除かれてなる半導体基
板）の必要とされる領域に導電性不純物をイオン注入
し、ゲート酸化膜が形成される前に施す。
【００３２】前記第２アニーリングは、できるだけ１０
００℃以上の温度で施すことが好ましいが、略１０５０
℃の温度に保たれる窒素雰囲気下に略１時間施すことが
一層好適である。
００℃以上の温度で施すことが好ましいが、略１０５０
℃の温度に保たれる窒素雰囲気下に略１時間施すことが
一層好適である。
【００３３】本発明は、トレンチを複合膜で埋め込み、
埋め込まれた物質膜を平坦化した後に、該埋め込まれた
物質膜を平坦化した結果物をゲート酸化膜形成前にアニ
ーリングすることを特徴とするトレンチ型素子分離膜を
形成方法を提供する。
埋め込まれた物質膜を平坦化した後に、該埋め込まれた
物質膜を平坦化した結果物をゲート酸化膜形成前にアニ
ーリングすることを特徴とするトレンチ型素子分離膜を
形成方法を提供する。
【００３４】本発明に係るトレンチ型素子分離膜形成方
法によれば、複合膜を利用しトレンチを埋め込む過程で
生じる汚染元によってゲート酸化膜の特性、例えばゲー
ト酸化膜の膜厚が部分的に薄くなることや、Ｐ＋／Ｎあ
るいはＮ＋／Ｐ接合面の漏れ電流が増大すること、及び
浅いピットが形成されることを防止できる。
法によれば、複合膜を利用しトレンチを埋め込む過程で
生じる汚染元によってゲート酸化膜の特性、例えばゲー
ト酸化膜の膜厚が部分的に薄くなることや、Ｐ＋／Ｎあ
るいはＮ＋／Ｐ接合面の漏れ電流が増大すること、及び
浅いピットが形成されることを防止できる。
【００３５】
【発明の実施の形態】以下、本発明の実施例によるトレ
ンチ型素子分離膜形成方法を添付された図面に基づき詳
細に説明する。本発明の実施例は、当業界における通常
の知識を有する者に本発明をより完全に説明するために
提供されるものである。図面において、層若しくは領域
の厚みは明細書の明確性から誇張されたものである。図
面において同一の符号は同一の要素を示す。また、ある
層が別の層あるいは基板の"上部"にあると記されている
場合、前記ある層が前記他の層あるいは基板の上部に直
接存在することもあり、その間に第３の層が挟まれるこ
ともある。
ンチ型素子分離膜形成方法を添付された図面に基づき詳
細に説明する。本発明の実施例は、当業界における通常
の知識を有する者に本発明をより完全に説明するために
提供されるものである。図面において、層若しくは領域
の厚みは明細書の明確性から誇張されたものである。図
面において同一の符号は同一の要素を示す。また、ある
層が別の層あるいは基板の"上部"にあると記されている
場合、前記ある層が前記他の層あるいは基板の上部に直
接存在することもあり、その間に第３の層が挟まれるこ
ともある。
【００３６】図３を参照すれば、半導体基板４０の上
に、パッド酸化膜（図示せず）、絶縁膜（図示せず）を
順次形成する。前記パッド酸化膜４２は、前記半導体基
板４０の全面に成長されたシリコン酸化膜である。前記
絶縁膜は、窒化膜（Ｓｉ3Ｎ4）から形成する。前記絶縁
膜の全面に感光膜（図示せず）、例えばフォトレジスト
膜を塗布する。前記感光膜をパタニングし、前記絶縁膜
の定まった領域を覆う感光膜パターン４５を形成する。
前記感光膜パターン４５の下方の半導体基板領域は活性
領域として設定される。前記感光膜パターン４５を食刻
マスクとして用い、前記絶縁膜の露出された全面を前記
半導体基板４０が露出されるまで異方性蝕刻する。その
結果、前記基板４０の上に、絶縁膜パターン４４とパッ
ド酸化膜パターン４２とよりなるマスク層Ｍが形成され
る。前記マスク層Ｍ間の前記基板４０の露出された領域
はフィールド領域である。
に、パッド酸化膜（図示せず）、絶縁膜（図示せず）を
順次形成する。前記パッド酸化膜４２は、前記半導体基
板４０の全面に成長されたシリコン酸化膜である。前記
絶縁膜は、窒化膜（Ｓｉ3Ｎ4）から形成する。前記絶縁
膜の全面に感光膜（図示せず）、例えばフォトレジスト
膜を塗布する。前記感光膜をパタニングし、前記絶縁膜
の定まった領域を覆う感光膜パターン４５を形成する。
前記感光膜パターン４５の下方の半導体基板領域は活性
領域として設定される。前記感光膜パターン４５を食刻
マスクとして用い、前記絶縁膜の露出された全面を前記
半導体基板４０が露出されるまで異方性蝕刻する。その
結果、前記基板４０の上に、絶縁膜パターン４４とパッ
ド酸化膜パターン４２とよりなるマスク層Ｍが形成され
る。前記マスク層Ｍ間の前記基板４０の露出された領域
はフィールド領域である。
【００３７】図４を参照すれば、前記感光膜パターン４
５を取り除いた後、前記マスク層を食刻マスクとして用
い前記半導体基板４０を食刻することにより、前記半導
体基板４０の露出された部分に所定の深さを有するトレ
ンチ４６が形成される。前記トレンチ４６の幾何学的な
形態、即ち前記トレンチ４６の深さと幅は半導体装置の
集積度に応じて異なりうる。本発明の実施例において、
前記トレンチ４６は略０．６μｍの深さで形成する。
５を取り除いた後、前記マスク層を食刻マスクとして用
い前記半導体基板４０を食刻することにより、前記半導
体基板４０の露出された部分に所定の深さを有するトレ
ンチ４６が形成される。前記トレンチ４６の幾何学的な
形態、即ち前記トレンチ４６の深さと幅は半導体装置の
集積度に応じて異なりうる。本発明の実施例において、
前記トレンチ４６は略０．６μｍの深さで形成する。
【００３８】図５を参照すれば、前記絶縁膜４４の上
に、前記トレンチ４６を埋め込む第１酸化膜４８を形成
する。前記第１酸化膜４８はＵＳＧ膜から形成し、但
し、略６，０００Åの厚みで形成する。続けて、前記第
１酸化膜４８の上に第２酸化膜５０を形成する。前記第
２酸化膜５０はＰＥ-ＴＥＯＳ膜から形成することが好
適ではあるが、ＨＤＰ膜あるいはＳｉＨ4を基にするＰ
ＥＣＶＤ膜から形成することもある。
に、前記トレンチ４６を埋め込む第１酸化膜４８を形成
する。前記第１酸化膜４８はＵＳＧ膜から形成し、但
し、略６，０００Åの厚みで形成する。続けて、前記第
１酸化膜４８の上に第２酸化膜５０を形成する。前記第
２酸化膜５０はＰＥ-ＴＥＯＳ膜から形成することが好
適ではあるが、ＨＤＰ膜あるいはＳｉＨ4を基にするＰ
ＥＣＶＤ膜から形成することもある。
【００３９】前記第１及び第２酸化膜４８、５０の形成
された結果物を１，０００℃以上の高温で第１アニーリ
ングする。前記第１アニーリングによって、前記トレン
チ４６に埋め込まれた前記第１及び第２酸化膜４８、５
０が緻密化(densification)する。好ましくは、前記第
１アニーリングは、１０５０℃程度の温度で窒素
（Ｎ 2）雰囲気下に略１時間施す。
された結果物を１，０００℃以上の高温で第１アニーリ
ングする。前記第１アニーリングによって、前記トレン
チ４６に埋め込まれた前記第１及び第２酸化膜４８、５
０が緻密化(densification)する。好ましくは、前記第
１アニーリングは、１０５０℃程度の温度で窒素
（Ｎ 2）雰囲気下に略１時間施す。
【００４０】一般に、前記トレンチ４６に酸化膜の埋め
込まれた直後の初期ストレス及び前記第１アニーリング
中に生じる熱的ストレスに対しては、あまり認識されて
いない。前記トレンチ４６を埋め込むための埋込物質と
して単一酸化膜を用い、該単一の酸化膜として引張応力
の挙動を示すＴＥＯＳ-Ｏ3を基にするＣＶＤ膜を用いて
ストレスを測定した結果、前記酸化膜は蒸着された直後
に１０9ｄｙｎｅ／ｃｍ2程度の引張応力を示しており、
前記酸化膜を緻密化するための第１アニーリング過程で
温度が約７００℃に達すると、１０10ｄｙｎｅ／ｃｍ2
程度の引張応力を示していた。この結果により、基板に
ストレスが加えられることが明らかになった。ある様相
のストレス特性を有する酸化膜、例えば引張応力の挙動
を表すＴＥＯＳ-Ｏ3を基とするＣＶＤ膜のみよりなる単
一膜でトレンチを埋め込む場合、蒸着直後の初期ストレ
ス及び緻密化のための熱処理過程中にストレスが高まる
ので、このストレスによって半導体素子の欠陥発生確率
が高くなる。
込まれた直後の初期ストレス及び前記第１アニーリング
中に生じる熱的ストレスに対しては、あまり認識されて
いない。前記トレンチ４６を埋め込むための埋込物質と
して単一酸化膜を用い、該単一の酸化膜として引張応力
の挙動を示すＴＥＯＳ-Ｏ3を基にするＣＶＤ膜を用いて
ストレスを測定した結果、前記酸化膜は蒸着された直後
に１０9ｄｙｎｅ／ｃｍ2程度の引張応力を示しており、
前記酸化膜を緻密化するための第１アニーリング過程で
温度が約７００℃に達すると、１０10ｄｙｎｅ／ｃｍ2
程度の引張応力を示していた。この結果により、基板に
ストレスが加えられることが明らかになった。ある様相
のストレス特性を有する酸化膜、例えば引張応力の挙動
を表すＴＥＯＳ-Ｏ3を基とするＣＶＤ膜のみよりなる単
一膜でトレンチを埋め込む場合、蒸着直後の初期ストレ
ス及び緻密化のための熱処理過程中にストレスが高まる
ので、このストレスによって半導体素子の欠陥発生確率
が高くなる。
【００４１】これにより、本発明の実施例は、トレンチ
埋込物質層の初期ストレスと前記第１アニーリング過程
で生じる過度なストレスを低くするために、上記のよう
に、互いに反対のストレス特性を有する２枚の酸化膜、
即ち引張応力特性を有する前記第１酸化膜４８及び圧縮
応力特性を有する前記第２酸化膜５０よりなる複合膜で
前記トレンチ４６を埋め込む。これと反対に、前記トレ
ンチ４６は、圧縮応力特性を有する第１酸化膜及び引張
応力特性を有する第２酸化膜から構成される複合膜で埋
め込むこともある。
埋込物質層の初期ストレスと前記第１アニーリング過程
で生じる過度なストレスを低くするために、上記のよう
に、互いに反対のストレス特性を有する２枚の酸化膜、
即ち引張応力特性を有する前記第１酸化膜４８及び圧縮
応力特性を有する前記第２酸化膜５０よりなる複合膜で
前記トレンチ４６を埋め込む。これと反対に、前記トレ
ンチ４６は、圧縮応力特性を有する第１酸化膜及び引張
応力特性を有する第２酸化膜から構成される複合膜で埋
め込むこともある。
【００４２】図６を参照すれば、前記第２酸化膜５０が
平坦化する。前記平坦化は、前記絶縁膜４４が露出され
るまで施す。前記平坦化は、ＣＭＰ方法あるいはエッチ
バック方法で施す。前記平坦化により、前記トレンチ４
６を埋め込む素子分離膜５２が形成される。前記平坦化
過程で前記第２酸化膜５０は完全に取り除かれる。
平坦化する。前記平坦化は、前記絶縁膜４４が露出され
るまで施す。前記平坦化は、ＣＭＰ方法あるいはエッチ
バック方法で施す。前記平坦化により、前記トレンチ４
６を埋め込む素子分離膜５２が形成される。前記平坦化
過程で前記第２酸化膜５０は完全に取り除かれる。
【００４３】一方、前記素子分離膜５２を形成する過程
で汚染物質、例えば水素イオン（Ｈ +）が発生する。前
記汚染物質は、前記トレンチ４６に接した前記半導体基
板４０と前記パッド酸化膜４２との界面に存在する。前
記汚染物質の存在する状態でゲート酸化膜が形成される
場合、前記汚染物質の存在する領域の上に形成されるゲ
ート酸化膜の膜厚は他の部分と比較して薄くなる。従っ
て、ゲート酸化膜の降伏電圧が低くなる。
で汚染物質、例えば水素イオン（Ｈ +）が発生する。前
記汚染物質は、前記トレンチ４６に接した前記半導体基
板４０と前記パッド酸化膜４２との界面に存在する。前
記汚染物質の存在する状態でゲート酸化膜が形成される
場合、前記汚染物質の存在する領域の上に形成されるゲ
ート酸化膜の膜厚は他の部分と比較して薄くなる。従っ
て、ゲート酸化膜の降伏電圧が低くなる。
【００４４】かかる問題点を解消するために、本発明
は、前記素子分離膜５２の形成してある結果物を所定の
温度及び雰囲気下に第２アニーリングする。例えば、１
０００℃以上の温度、好ましくは、略１０５０℃の温度
及び窒素（Ｎ2）雰囲気下に略１時間前記素子分離膜５
２の形成してある結果物を第２ニーリングする。このよ
うにして、前記半導体基板４０と前記パッド酸化膜４２
との界面に存在する前記汚染物質が外部拡散され取り除
かれる。
は、前記素子分離膜５２の形成してある結果物を所定の
温度及び雰囲気下に第２アニーリングする。例えば、１
０００℃以上の温度、好ましくは、略１０５０℃の温度
及び窒素（Ｎ2）雰囲気下に略１時間前記素子分離膜５
２の形成してある結果物を第２ニーリングする。このよ
うにして、前記半導体基板４０と前記パッド酸化膜４２
との界面に存在する前記汚染物質が外部拡散され取り除
かれる。
【００４５】本発明の他の実施例によれば、前記素子分
離膜５２が形成してある結果物の前記第２アニーリング
は、前記方法のほか、次の３つの方法により実施でき
る。
離膜５２が形成してある結果物の前記第２アニーリング
は、前記方法のほか、次の３つの方法により実施でき
る。
【００４６】最初に、前記絶縁膜４４を取り除いた後に
施す。
施す。
【００４７】第二、前記パッド酸化膜４２を取り除いた
後に施す。
後に施す。
【００４８】第三、前記パッド酸化膜４２が取り除かれ
た状態の結果物に導電性不純物をイオン注入した後、ゲ
ート酸化膜が形成される前に施す。
た状態の結果物に導電性不純物をイオン注入した後、ゲ
ート酸化膜が形成される前に施す。
【００４９】続けて、前記第２アニーリングを施した後
に、前記絶縁膜４４を取り除く。次いで、前記パッド酸
化膜４２を取り除く。この過程で、前記素子分離膜５２
の表面も取り除かれ、前記パッド酸化膜４２が取り除か
れた後に前記素子分離膜５２の表面は前記半導体基板４
０の表面に等しい高さとなる。
に、前記絶縁膜４４を取り除く。次いで、前記パッド酸
化膜４２を取り除く。この過程で、前記素子分離膜５２
の表面も取り除かれ、前記パッド酸化膜４２が取り除か
れた後に前記素子分離膜５２の表面は前記半導体基板４
０の表面に等しい高さとなる。
【００５０】以降、図７に示すように、前記半導体基板
４０の活性領域の上にゲート酸化膜５４を形成する。前
記第２アニーリングにより、前工程で生じた汚染物質が
取り除かれるので、前記ゲート酸化膜５４は前記素子分
離膜５２の近傍をはじめとして前記活性領域の全面に均
一の厚みで形成される。
４０の活性領域の上にゲート酸化膜５４を形成する。前
記第２アニーリングにより、前工程で生じた汚染物質が
取り除かれるので、前記ゲート酸化膜５４は前記素子分
離膜５２の近傍をはじめとして前記活性領域の全面に均
一の厚みで形成される。
【００５１】一方、汚染物質遮断膜として、前記第１酸
化膜４８と第２酸化膜５０との間にシリコン窒化膜（Ｓ
ｉＮ）が形成されることもある。
化膜４８と第２酸化膜５０との間にシリコン窒化膜（Ｓ
ｉＮ）が形成されることもある。
【００５２】以上述べたように、本発明は、トレンチを
複合膜で埋め込み、該結果物（該トレンチを複合膜で埋
め込んでなる半導体基板）を平坦化した後に、半導体基
板の活性領域の上にゲート酸化膜を形成するに先立っ
て、前記平坦化した結果物をアニーリングすることを特
徴とするトレンチ型素子分離膜形成方法を提供する。こ
の本発明によれば、半導体基板とパッド酸化膜との界面
の内、トレンチに接した界面に存在する汚染物質が取り
除かれる。従って、後続のゲート酸化膜形成工程で前記
ゲート酸化膜の前記トレンチに隣接した部分の厚みが他
の部分に比べ薄くなることを防止できる。これにより、
ゲート酸化膜の特性が低下すること、特に、降伏電圧が
低くなることを防止できる。これは図８及び図９から明
らかである。
複合膜で埋め込み、該結果物（該トレンチを複合膜で埋
め込んでなる半導体基板）を平坦化した後に、半導体基
板の活性領域の上にゲート酸化膜を形成するに先立っ
て、前記平坦化した結果物をアニーリングすることを特
徴とするトレンチ型素子分離膜形成方法を提供する。こ
の本発明によれば、半導体基板とパッド酸化膜との界面
の内、トレンチに接した界面に存在する汚染物質が取り
除かれる。従って、後続のゲート酸化膜形成工程で前記
ゲート酸化膜の前記トレンチに隣接した部分の厚みが他
の部分に比べ薄くなることを防止できる。これにより、
ゲート酸化膜の特性が低下すること、特に、降伏電圧が
低くなることを防止できる。これは図８及び図９から明
らかである。
【００５３】図８は、ＰＭＯＳ及びＮＭＯＳ領域に既存
の工程によってトレンチ素子分離膜を形成した後、ゲー
ト酸化膜を形成した時（以下、第１の場合）と、本発明
の実施例によってトレンチ素子分離膜を形成した後、ゲ
ート酸化膜を形成した時（第２の場合）のゲート酸化膜
特性を示している。
の工程によってトレンチ素子分離膜を形成した後、ゲー
ト酸化膜を形成した時（以下、第１の場合）と、本発明
の実施例によってトレンチ素子分離膜を形成した後、ゲ
ート酸化膜を形成した時（第２の場合）のゲート酸化膜
特性を示している。
【００５４】前記第１の場合は、トレンチ素子分離膜が
ＣＭＰされてからアニールされなかった場合である。前
記第１の場合に、ＮＭＯＳ領域に形成されるゲート酸化
膜には欠陥が見られないのにひきかえ、ゲート酸化膜が
ＰＭＯＳ領域に形成される場合、ゲート酸化膜の欠陥発
生率は第１グラフ（Ｓ１）で示すように、略２０％とな
った。
ＣＭＰされてからアニールされなかった場合である。前
記第１の場合に、ＮＭＯＳ領域に形成されるゲート酸化
膜には欠陥が見られないのにひきかえ、ゲート酸化膜が
ＰＭＯＳ領域に形成される場合、ゲート酸化膜の欠陥発
生率は第１グラフ（Ｓ１）で示すように、略２０％とな
った。
【００５５】一方、前記第２の場合は、トレンチ素子分
離膜がＣＭＰされた後、該結果物がアニールされた場合
である。この場合に、図８の右側から明らかなように、
ＮＭＯＳ及びＰＭＯＳのいずれの領域でもゲート酸化膜
に欠陥が生じなかった。
離膜がＣＭＰされた後、該結果物がアニールされた場合
である。この場合に、図８の右側から明らかなように、
ＮＭＯＳ及びＰＭＯＳのいずれの領域でもゲート酸化膜
に欠陥が生じなかった。
【００５６】図９は、ＳＲＡＭセル領域に既存の工程に
よってトレンチ素子分離膜を形成した後、ゲート酸化膜
を形成した時（以下、第３の場合）と、本発明の実施例
によってトレンチ素子分離膜を形成した後、ゲート酸化
膜を形成した時（以下、第４の場合）のゲート酸化膜特
性を示している。
よってトレンチ素子分離膜を形成した後、ゲート酸化膜
を形成した時（以下、第３の場合）と、本発明の実施例
によってトレンチ素子分離膜を形成した後、ゲート酸化
膜を形成した時（以下、第４の場合）のゲート酸化膜特
性を示している。
【００５７】前記第３の場合、ＳＲＡＭセルを構成する
トランジスタの内、ロードトランジスタのゲート酸化膜
には欠陥が見られなかったが、これを除いたパストラン
ジスタ及びプールダウントランジスタのゲート酸化膜に
は欠陥が生じた。欠陥発生率は、それぞれ第２及び第３
グラフＳ２、Ｓ３で示されたように、略２．５％及び２
２．５％であった。
トランジスタの内、ロードトランジスタのゲート酸化膜
には欠陥が見られなかったが、これを除いたパストラン
ジスタ及びプールダウントランジスタのゲート酸化膜に
は欠陥が生じた。欠陥発生率は、それぞれ第２及び第３
グラフＳ２、Ｓ３で示されたように、略２．５％及び２
２．５％であった。
【００５８】前記第４の場合、ＳＲＡＭセルを構成する
トランジスタの内のいずれのトランジスタのゲート酸化
膜にも欠陥が見られなかった。図９の右側はこの結果を
示している。
トランジスタの内のいずれのトランジスタのゲート酸化
膜にも欠陥が見られなかった。図９の右側はこの結果を
示している。
【００５９】
【発明の効果】以上述べたように、本発明によれば、ト
レンチ素子分離膜のＣＭＰ後に、該結果物をアニーリン
グすることによって、後続のゲート酸化膜形成工程でゲ
ート酸化膜の特性が低下することを防止できる。
レンチ素子分離膜のＣＭＰ後に、該結果物をアニーリン
グすることによって、後続のゲート酸化膜形成工程でゲ
ート酸化膜の特性が低下することを防止できる。
【００６０】このように、本発明は前記実施例に限定さ
れるものではなく、種々なる変形が本発明の技術的な思
想内で当分野における通常の知識を有する者にとって実
施可能であることはもちろんである。
れるものではなく、種々なる変形が本発明の技術的な思
想内で当分野における通常の知識を有する者にとって実
施可能であることはもちろんである。
【図１】 従来の技術によるトレンチ型素子分離膜形成
方法において、素子分離膜を形成する段階を示す断面図
である。
方法において、素子分離膜を形成する段階を示す断面図
である。
【図２】 従来の技術によるトレンチ型素子分離膜形成
方法において、素子分離膜形成後にゲート酸化膜を形成
する段階を示す断面図である。
方法において、素子分離膜形成後にゲート酸化膜を形成
する段階を示す断面図である。
【図３】 本発明の実施例に係るトレンチ型素子分離膜
形成方法を段階別に示すものであり、マスク層形成段階
を示す断面図である。
形成方法を段階別に示すものであり、マスク層形成段階
を示す断面図である。
【図４】 本発明の実施例に係るトレンチ型素子分離膜
形成方法を段階別に示すものであり、トレンチ形成段階
を示す断面図である。
形成方法を段階別に示すものであり、トレンチ形成段階
を示す断面図である。
【図５】 本発明の実施例に係るトレンチ型素子分離膜
形成方法を段階別に示すものであり、第２酸化膜形成段
階を示す断面図である。
形成方法を段階別に示すものであり、第２酸化膜形成段
階を示す断面図である。
【図６】 本発明の実施例に係るトレンチ型素子分離膜
形成方法を段階別に示すものであり、素子分離膜形成段
階を示す断面図である。
形成方法を段階別に示すものであり、素子分離膜形成段
階を示す断面図である。
【図７】 本発明の実施例に係るトレンチ型素子分離膜
形成方法を段階別に示すものであり、ゲート酸化膜形成
段階を示す断面図である。
形成方法を段階別に示すものであり、ゲート酸化膜形成
段階を示す断面図である。
【図８】 ＰＭＯＳ、ＮＭＯＳ領域及びＳＲＡＭセル領
域に既存の工程によってトレンチ素子分離膜を形成した
後にゲート酸化膜を形成した時と、本発明の実施例によ
ってトレンチ素子分離膜を形成した後にゲート酸化膜を
形成した時のゲート酸化膜特性を示すグラフである。
域に既存の工程によってトレンチ素子分離膜を形成した
後にゲート酸化膜を形成した時と、本発明の実施例によ
ってトレンチ素子分離膜を形成した後にゲート酸化膜を
形成した時のゲート酸化膜特性を示すグラフである。
【図９】 ＰＭＯＳ、ＮＭＯＳ領域及びＳＲＡＭセル領
域に既存の工程によってトレンチ素子分離膜を形成した
後にゲート酸化膜を形成した時と、本発明の実施例によ
ってトレンチ素子分離膜を形成した後にゲート酸化膜を
形成した時のゲート酸化膜特性を示すグラフである。
域に既存の工程によってトレンチ素子分離膜を形成した
後にゲート酸化膜を形成した時と、本発明の実施例によ
ってトレンチ素子分離膜を形成した後にゲート酸化膜を
形成した時のゲート酸化膜特性を示すグラフである。
１０…半導体基板、 １２…トレンチ、 １４…トレンチ型素子分離膜、 １６…ゲート酸化膜、 ４０…半導体基板、 ４２…パッド酸化膜、 ４５…感光膜パターン、 ４４…絶縁膜パターン、 ４６…トレンチ、 ４８…第１酸化膜、 ５０…第２酸化膜、 ５２…素子分離膜、 ５４…ゲート酸化膜、 Ｍ…マスク層。
Claims (9)
- 【請求項１】 （ａ）半導体基板に活性領域及びフィー
ルド領域を設定する段階と、 （ｂ）前記半導体基板の上にフィールド領域の露出され
るマスク層を形成する段階と、 （ｃ）前記マスク層を食刻マスクとして用い、前記フィ
ールド領域にトレンチを形成する段階と、 （ｄ）前記半導体基板の上に前記トレンチを埋め込む絶
縁膜を形成する段階と、 （ｅ）前記絶縁膜の形成された基板を第１アニーリング
する段階と、 （ｆ）前記絶縁膜の全面を前記絶縁膜の下部の膜質が露
出されるまで平坦化する段階と、 （ｇ）前記平坦化した結果物を第２アニーリングする段
階とを含むことを特徴とするトレンチ型素子分離膜形成
方法。 - 【請求項２】 前記絶縁膜は複合膜であって、順次形成
された第１及び第２酸化膜であることを特徴とする請求
項１に記載のトレンチ型素子分離膜形成方法。 - 【請求項３】 前記絶縁膜は、ＣＭＰあるいはエッチバ
ックにより平坦化することを特徴とする請求項１に記載
のトレンチ型素子分離膜形成方法。 - 【請求項４】 前記マスク層は、パッド酸化膜の上に窒
化膜が形成されたことを特徴とする請求項１に記載のト
レンチ型素子分離膜形成方法。 - 【請求項５】 前記第２アニーリングは、前記窒化膜を
取り除いた後に施すことを特徴とする請求項４に記載の
トレンチ型素子分離膜形成方法。 - 【請求項６】 前記第２アニーリングは、前記マスク層
を取り除いた後に施すことを特徴とする請求項１に記載
のトレンチ型素子分離膜形成方法。 - 【請求項７】 前記第２アニーリングは、前記マスク層
を取り除き、該結果物に導電性不純物をイオン注入した
後に施すことを特徴とする請求項１に記載のトレンチ型
素子分離膜形成方法。 - 【請求項８】 前記第２アニーリングは、略１０５０℃
の温度で、窒素雰囲気下に略１時間施すことを特徴とす
る請求項１に記載のトレンチ型素子分離膜形成方法。 - 【請求項９】 前記第１及び第２酸化膜は、各々ＵＳＧ
膜及びＰＥ-ＴＥＯＳ膜であることを特徴とする請求項
２に記載のトレンチ型素子分離膜形成方法。
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|---|---|---|---|
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| KR1019980018531A KR100275732B1 (ko) | 1998-05-22 | 1998-05-22 | 어닐링을 이용한 트랜치형 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19537622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3995360B2 (ja) |
| KR (1) | KR100275732B1 (ja) |
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| KR20010059658A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체장치의 게이트산화막 형성방법 |
| US7172914B1 (en) * | 2001-01-02 | 2007-02-06 | Cypress Semiconductor Corporation | Method of making uniform oxide layer |
| JP4515951B2 (ja) * | 2005-03-31 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100691011B1 (ko) * | 2005-06-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1999
- 1999-03-30 JP JP08903399A patent/JP3995360B2/ja not_active Expired - Fee Related
- 1999-05-21 US US09/316,029 patent/US6624041B2/en not_active Expired - Fee Related
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