KR19990015602A

KR19990015602A - 질화막 스페이서를 이용한 트랜치 소자분리방법

Info

Publication number: KR19990015602A
Application number: KR1019970037798A
Authority: KR
Inventors: 홍수진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-07
Filing date: 1997-08-07
Publication date: 1999-03-05

Abstract

열처리 공정에서 발생하는 스트레스 완충효과를 크게 하고, 트랜치 소자분리막의 가장자리가 함몰하는 문제점을 개선한 질화막 스페이서를 이용하는 트랜치 소자분리 공정에 관하여 개시한다. 본 발명은 반도체 기판에 패드 산화막과 제1 절연막을 순차적으로 적층하는 공정과, 상기 제1 절연막에 패터닝을 진행하여 하부의 패드 산화막과 반도체 기판의 일부를 식각하여 필드산화막이 형성될 트랜치를 형성하는 공정과, 상기 트랜치가 형성된 결과물 상에 제2 절연막을 적층하는 공정과, 상기 제2 절연막을 패터닝하여 트랜치의 측벽에 제2 절연막으로 구성된 질화막 스페이서를 형성하는 공정과, 상기 트랜치를 매립하고 반도체 기판의 표면을 덮을 수 있는 제3 절연막을 형성하는 공정과, 상기 제3 절연막을 에치백(etchback)하는 공정과, 상기 제1 절연막 및 패드 산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법을 제공한다.

Description

질화막 스페이서를 이용한 트랜치 소자분리 방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 질화막 스페이서를 이용하는 트랜치 소자분리 공정에 관한 것이다.

반도체 소자의 고집적화가 급진전 되어감에 따라 소자분리막의 폭은 더욱 짧아지게 되고, 더 이상 국부적 산화에 의한 소자분리 방식(LOCOS: Local Oxidation of Silicon)으로는 소자간의 분리거리를 확보할 수 없게 되었다. 따라서, 최근에는 반도체 기판을 식각하여 트랜치를 형성한 후, 이를 절연물질로 매립하여 필드산화막을 형성하는 트랜치 소자분리 방식(Trench Isolation)이 고집적화된 반도체 디바이스의 제조공정에 도입되었다.

그러나 트랜치 소자분리 방식은 소자분리의 효과면에서는 종래의 LOCOS에 비하여 탁월하지만 그 공정이 복잡하다는 단점은 피할 수 없다. 특히 트랜치 소자분리 공정에서, 반도체 기판을 식각하여 트랜치(trench)를 형성하고 트랜치를 매립하는 절연물질로서 화학기상증착(CVD: Chemical Vapor Deposition)에 의한 산화막(SiO₂)을 사용하는 경우, 식각율(etching rate)이 너무 빠르기 때문에 이를 개선하기 위하여 고온의 열처리 공정(annealing)을 통하여 산화막 막질의 밀도를 높이는 공정을 추가로 진행한다. 이때, 고온에서의 열처리는 트랜치를 매립하는 산화막 자체 및 반도체 기판에 스트레스(stress)를 동반하기 때문에 후속되는 공정에서 여러 가지 결함을 야기하는 원인이 된다.

따라서, 상술한 문제를 해결하기 위하여 CVD 산화막으로 트랜치를 매립하기 전에, 열처리 공정에서 발생하는 스트레스가 반도체 기판에 전달되지 못하도록 질화막으로 구성된 라이너층(Nitride liner layer)을 사용하는 특허가 IBM사에 의하여 미국 특허 제 5,447,884호(Title: Shallow Trench Isolation with Thin Nitride Liner, Issue Date: Sep, 5. 95')로 등록이 된 바 있다.

도 1 내지 도 5는 종래 기술에 의한 질화막을 이용한 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(51)에 패드 산화막(Pad oxide layer, 53)을 형성하고, 제1 절연막(55)인 질화막(SiN)을 상기 패드 산화막(53) 위에 적층한다. 이어서, 상기 제1 절연막(55) 위에 포토레지스트를 도포하고 활성영역을 정의하기 위한 사진 및 식각 공정을 진행하여 하부의 패드 산화막(53)과, 반도체 기판(51)의 일부를 식각하여 트랜치(57)를 형성한다.

도 2를 참조하면, 상기 트랜치가 형성된 반도체 기판(51)에 질화처리를 수행하여 트랜치의 내부 및 제1 절연막(55)이 형성된 반도체 기판의 표면에 50Å 이하의 얇은 두께를 갖는 질화막으로 구성된 제2 절연막(59)을 형성한다.

도 3을 참조하면, 상기 제2 절연막이 형성된 결과물 상에 매몰 특성이 뛰어나고, 박막의 퇴적이 용이한 CVD 산화막(61)을 상기 트랜치를 매립하고 반도체 기판(51) 표면 위까지 덮도록 일정두께로 적층한다.

도 4를 참조하면, 상기 CVD 산화막(61)이 적층된 결과물에 에치백(etch), 예컨대 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 제2 절연막(55)의 표면이 노출될 때까지 평탄화를 진행한다.

도 5를 참조하면, 상기 평탄화가 완료된 반도체 기판에 식각공정을 진행하여 CMP 공정에서 연마저지층(etching stopper)으로 활용되었던 제2 절연막(55) 및 패드 산화막(53)을 제거하여 트랜치 소자분리 공정을 완료한다.

그러나, 상기 제2 절연막(55)과 패드 산화막(53)을 제거하는 과정에서 스트레스를 완화하기 위하여 트랜치 내부에 라이너층(Liner layer)으로 사용되었던 제2 절연막(59)의 과도식각(undercut)이 발생하여 트랜치 소자분리막의 가장자리(63)에 있는 제2 절연막이 함몰하는 문제점이 발생한다. 이러한 트랜치 소자분리막의 가장자리(63)에서 함몰된 제2 절연막(59)은 후속공정에서 트랜지스터를 형성한 후, 접합누설(junction leakage) 전류의 발생 원인이 되어, 반도체 소자의 신뢰도를 떨어드리는 원인이 된다. 따라서, 이러한 문제점을 최소화하기 위하여 제2 절연막(59)의 두께를 50 Å이하로 얇게 형성하고 있지만, 이러한 트랜치 내부에 라이너층(Liner layer)의 두께가 얇으면 얇을수록 후속되는 열처리 공정에서의 스트레스(stress) 완화의 효과는 줄어들게 되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 CVD 산화막을 트랜치를 매립하는 절연물질로 사용할 때, 질화막 스페이서를 트랜치 내부 라이너층으로 활용하여, 후속되는 열처리 공정에서 발생하는 스트레스 문제를 완화하고, 트랜치 소자분리막 가장자리에서 트랜치 내부 라이너층이 함몰하여 발생할 수 있는 접합 누설 전류를 억제할 수 있는 질화막 스페이서를 이용한 트랜치 소자분리 방법을 제공하는데 있다.

도 6 내지 도 11은 본 발명의 실시예에 의한 질화막 스페이서를 이용한 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100: 반도체 기판, 102: 패드 산화막,

104: 제1 절연막, 106: 트랜치,

108: 제2 절연막, 110: 질화막 스페이서,

112: 제3 절연막, 112': 트랜치 소자분리막,

114: 트랜치 소자분리막의 가장자리.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 패드 산화막과 제1 절연막을 순차적으로 적층하는 공정과, 상기 제1 절연막에 패터닝을 진행하여 하부의 패드 산화막과 반도체 기판의 일부를 식각하여 필드산화막이 형성될 트랜치를 형성하는 공정과, 상기 트랜치가 형성된 결과물 상에 제2 절연막을 적층하는 공정과, 상기 제2 절연막을 패터닝하여 트랜치의 측벽에 제2 절연막으로 구성된 질화막 스페이서를 형성하는 공정과, 상기 트랜치를 매립하고 반도체 기판의 표면을 덮을 수 있는 제3 절연막을 형성하는 공정과, 상기 제3 절연막을 에치백(etchback)하는 공정과, 상기 제1 절연막 및 패드 산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제2 절연막은 질화막을 사용하는 것이 적합하고, 제3 절연막은 CVD 산화막을 사용하는 것이 적합하다. 또한, 제2 절연막은 100∼500Å의 두께로 형성하고, 상기 질화막 스페이서를 형성하는 방법은 건식식각으로 반도체 기판보다 낮게 형성하는 것이 바람직하다.

바람직하게는, 상기 제3 절연막을 에치백하는 방법은 화학기계적 연마(CMP)에 의해 제1 절연막을 연마저지층으로 하여 실시하는 것이 적합하고, 상기 제1 절연막을 제거하는 방법은 습식식각에 의하여 제거하는 것이 적합하다.

본 발명에 따르면, 트랜치 내부에 질화막 스페이서로 이루어진 라이너층을 형성하여, 후속되는 열처리 공정에서 발생하는 스트레스를 완화하고, 트랜치 소자분리막의 가장자리에서 발생하는 라이너층의 함몰을 방지함으로써 접합누설 전류를 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 6을 참조하면, 반도체 기판(100)에 패드 산화막(pad oxide layer, 102)과 제1 절연막(104), 예컨대 질화막(SiN)을 순차적으로 형성한다. 이어서, 상기 제1 절연막(104) 위에 포토레지스트를 도포(coating)하고 트랜치 형성을 위한 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하부의 패드 산화막(102)과, 반도체 기판(100)의 일부를 식각하여 필드산화막이 형성될 영역에 트랜치(trench, 106)를 형성한다.

도 7을 참조하면, 상기 트랜치가 형성된 반도체 기판에 100∼500Å의 제2 절연막(108)인 질화막(SiN)을 적층한다. 이때, 제2 절연막(108)은 트랜치의 내부 및 반도체 기판의 표면에 일정두께로 적층된다. 이러한 질화막으로 이루어진 제2 절연막(108)은 후속공정에서 CVD 산화막으로 트랜치를 매립한 후, 식각율을 개선하고 막질의 밀도를 높이기 위하여 열처리 공정(annealing)을 진행할 때에 발생하는 스트레스(stress)를 완화하는 라이너층(liner layer)의 역할을 수행하게 된다. 종래 기술에서는 이러한 라이너층으로서의 제2 절연막을 50Å 이하의 두께로 얇게 형성하였지만, 본 발명에서는 스트레스 완화의 효과를 높이기 위하여 100∼500Å의 두께로 두껍게 형성한다.

도 8을 참조하면, 상기 제2 절연막(108)이 형성된 결과물 상에 건식식각을 진행하여 반도체 기판의 표면 및 트랜치 바닥에 있는 제2 절연막(108)을 제거함으로써 트랜치의 측벽에 질화막 스페이서(110)를 형성한다. 이때, 질화막 스페이서(110)를 형성하기 위해 진행하는 건식식각 공정에서 오버 에칭(over etching)을 실시하여 질화막 스페이서(110)가 반도체 기판(100)의 표면보다 낮은 위치에서 형성되도록 한다. 이것은, 후속공정을 진행한 후, 트랜치 소자분리막의 모서리에서 완충 역할을 하는 질화막 스페이서(110)가 함몰되는 문제를 억제하기 위함이다.

도 9를 참조하면, 상기 질화막 스페이서(110)가 형성된 반도체 기판에 매몰 특성이 우수하고, 박막의 퇴적이 비교적 용이한 CVD 산화막으로 구성된 제3 절연막(112)을 적층한다. 이때, 제3 절연막(112)은 반도체 기판을 덮도록 충분한 두께로 적층하는 것이 적합하다.

도 10을 참조하면, 상기 제3 절연막(112)이 적층된 반도체 기판을 에치백(etchback)한다. 이때, 에치백을 하는 수단으로 화학기계적 연마(CMP)를 이용하고, 제1 절연막(104)을 연마저지층(etching stopper) 활용한다. 따라서, 반도체 기판의 표면에 있는 제3 절연막(112)이 모두 제거되고 트랜치의 내부가 제3 절연막(112)으로 매립 된다.

도 11을 참조하면, 상기 평탄화가 이루어진 반도체 기판에 습식식각을 진행하여 제1 절연막(104) 및 패드 산화막(102)을 제거함으로써 트랜치 소자분리막(112')을 형성한다. 이때, 종래 기술에서는 라이너층(liner layer)인 제2 절연막이 노출되면서 과도식각에 의한 함몰이 발생하였지만, 본 발명에서는 반도체 기판보다 높이가 낮은 질화막 스페이서(110)로 형성함으로써 트랜치 소자분리막의 가장자리(114)에서 라이너층(liner layer)의 함몰을 방지할 수 있다. 따라서, 트랜치 소자분리막의 가장자리(114)에서 발생하는 접합 누설 전류를 억제하여 반도체 소자의 전기적인 특성을 향상시킬 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

상술한 본 발명에 따르면, 트랜치 내부에 질화막 스페이서로 이루어진 라이너층(liner layer)을 형성함으로써, ①후속되는 열처리 공정에서 발생하는 스트레스를 완화하고, ②트랜치 소자분리막의 가장자리에서 발생하는 라이너층의 함몰을 방지하여 접합누설 전류를 억제할 수 있다.

Claims

반도체 기판에 패드 산화막과 제1 절연막을 순차적으로 적층하는 공정;

상기 제1 절연막에 패터닝을 진행하여 하부의 패드 산화막과 반도체 기판의 일부를 식각하여 필드산화막이 형성될 트랜치를 형성하는 공정;

상기 트랜치가 형성된 결과물 상에 제2 절연막을 적층하는 공정;

상기 제2 절연막을 패터닝하여 트랜치의 측벽에 제2 절연막으로 구성된 질화막 스페이서를 형성하는 공정;

상기 트랜치를 매립하고 반도체 기판의 표면을 덮을 수 있는 제3 절연막을 형성하는 공정;

상기 제3 절연막을 에치백(etchback)하는 공정; 및

상기 제1 절연막 및 패드 산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 제1 절연막으로 질화막을 사용하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 제2 절연막으로 질화막을 사용하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 제2 절연막을 두께를 100∼500Å으로 적층하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 질화막 스페이서를 형성하는 방법은 건식식각을 사용하여 형성하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 질화막 스페이서는 반도체 기판의 표면보다 낮게 형성하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 제3 절연막을 화학기상증착법(CVD)에 의해 형성된 산화막을 사용하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 제3 절연막을 에치백(etchback)하는 방법은 화학기계적 연마(CMP)를 이용하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제8항에 있어서, 상기 화학기계적 연마 공정에서 제1 절연막을 연마저지층(polishing stopper)으로 이용하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.
제1항에 있어서, 상기 제1 절연막을 제거하는 방법은 습식식각에 의하여 제거하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법.