KR100451319B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

반도체소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 기존의 마스크층으로 사용되던 나이트라이드막을 탄탈륨 옥시나이트라이드막으로 대체하여 실리콘기판 내에 트렌치를 형성한 후, 습식 옥시데이션 공정과 언도프드 실리콘을 이용한 트렌치 매립공정을 순차적으로 진행하여 소자분리막을 형성함으로써, 마스크층인 탄탈륨 옥시나이트라이드막을 통과한 산소가 하부 실리콘기판의 표면을 산화시켜 기존의 나이트라이드막의 압축 응력으로 인한 실리콘기판의 응력 스트레스를 완화시킬 뿐만 아니라 실리콘기판 상에 전위 및 후속 클리닝 공정에 의해 모우트 현상이 발생되는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 소자분리막 제조방법{Method for forming the Isolation Layer of Semiconductor Device}
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하게는 기존의 마스크층으로 사용되던 나이트라이드막을 탄탈륨 옥시나이트라이드막으로 대체함으로써, 후속 습식 옥시데이션 공정 시, 마스크층인 탄탈륨 옥시나이트라이드막을 통과한 산소가 하부 실리콘기판의 표면을 산화시켜 기존의 나이트라이드막의 압축 응력으로 인한 실리콘기판의 응력 스트레스를 완화시킬 뿐만 아니라 실리콘기판 상에 전위 및 후속 클리닝 공정에 의해 모우트 현상이 발생되는 것을 방지하도록 하는 반도체소자의 소자분리막 제조방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
도 1은 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 1에 도시된 바와 같이, 실리콘 기판(100) 상에 소정의 두께를 갖고서 절연을 하도록 나이트라이드막을 이용하여 마스크 층(110)을 형성한 후, 식각공정을 진행하여 트렌치(미도시함)를 형성하였다.
그리고, 후속 소자분리막의 측면부분에 발생되는 모우트(Moat)를 방지하기위하여 트렌치의 측벽면에 라이너산화막(Liner Oxide)(120)을 형성하였다.
그러나, 상기 라이너산화막(120)은 모우트의 단차를 기존 모우트의 단차보다 조금 줄여 줄뿐이다.
이어, 상기 트렌치 내부에 HDP 산화막(130)을 이용하여 매립한 후, 화학기계적 연마공정을 진행하여 평탄화 하였다.
그런데, 상기와 같은 종래 기술을 이용하게 되면, 상기 나이트라이드막으로 형성된 마스크층으로 후속 화학기계적 연마 공정 시, 나이트라이드막의 압축응력으로 인해 실리콘기판에 인장응력 스트레스를 유발하는 문제점이 있었다.
그 결과, 상기 실리콘기판에 유발되는 인장응력 스트레스로 인하여 전위(dislocation)와 실리콘기판 표면의 핏(pit) 등의 작은 크기의 디펙트(defect)가 발생되는 문제점이 있었다.
또한, 상기 화학기계적 연마 공정 후 실시되는 후속 클리닝 공정 시, HDP산화막으로 이루어진 소자분리막의 측면 부분이 과도하게 식각되어 모우트(moat)가 발생되어 소자가 오동작되는 문제점이 있었다.
상기 모우트 발생 후 후속 공정에 의해 모우트 상부에 워드라인이 형성되면, "A"에 도시된 바와 같이, 전압의 국부적 강화 현상이 벌어져 트랜지스터의 턴-온(Turn-On) 포인트가 낮아져 문턱전압이 낮아지는 현상이 발생되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 기존의 마스크층으로 사용되던 나이트라이드막을 탄탈륨 옥시나이트라이드막으로 대체하여 실리콘기판 내에 트렌치를 형성한 후, 습식 옥시데이션 공정과 언도프드 실리콘을 이용한 트렌치 매립공정을 순차적으로 진행하여 소자분리막을 형성함으로써, 마스크층인 탄탈륨 옥시나이트라이드막을 통과한 산소가 하부 실리콘기판의 표면을 산화시켜 기존의 나이트라이드막의 압축 응력으로 인한 실리콘기판의 응력 스트레스를 완화시킬 뿐만 아니라 트렌치를 언도프트 실리콘을 사용하여 실리콘기판 상에 전위 및 후속 클리닝 공정에 의한 모우트 현상이 발생되는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 것이 목적이다.
도 1은 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
200 : 실리콘기판 210 : 마스크층
220 : 감광막 패턴 225 : 소자분리영역
230 : 트렌치 240 : 산화막
250 : 라이너 질화막 260 : 언도프트 실리콘막
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 실리콘기판 상에 탄탈륨 옥시나이트라이드막을 이용하여 마스크층을 형성한 후 소자분리 영역이 형성되도록 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 식각공정을 진행하여 실리콘기판 내부에 트렌치를 형성하는 단계와, 상기 결과물 상에 열공정으로 습식 옥시데이션 공정을 진행한 후 라이너 나이트라이드막을 증착하는 단계와, 상기 결과물 상에 언도프트 실리콘을 증착하여 트렌치를 매립한 후 화학기계적 연마 공정을 진행하여 활성영역과 소자분리영역을 평탄화하고 클리닝 공정을 진행하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다.
바람직하게, 본 발명은 마스크층을 탄탈륨 옥시나이트라이드막을 사용하여 LPCVD 방법 또는 ALD 방법 중 어느 하나를 이용하여 200 ~ 2000Å의 두께로 형성거나, 또한, 탄탈륨 옥시나이트라이드막 대신에 탄탈륨 옥사이드막인 Ta2O5를 사용하여 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바에 있어서, 소정의 하부구조를 가지고 있는 실리콘기판 (200) 상에 LPCVD 방법 또는 ALD 방법 중 어느 하나를 이용하여 탄탈륨 옥시나이트라이드막을 200 ~ 2000Å의 두께로 형성하여 마스크층(210)을 형성한다.
이때, 상기 마스크층(210)은 LPCVD 챔버에서 기상반응을 억제시키면서 아래와 같은 방법에 의해 탄탈륨 옥시나이트라이드막을 증착시켜 형성한다.
우선 300 ~ 600℃의 탄탈륨(Ta) 성분의 화학증기로 Ta(OC2H5)5또는 TaH2F7와 같은 탄탈륨 화합물을 매스 플로우 콘트롤러(Mass Flow Controller : MFC)와 같은 유량조절기를 통해 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정량을 150 ~ 200℃ 온도범위에서 증발시켜 얻은 다음, 이를 반응가스인 과잉 O2가스와 NH3가스를 10 ~ 1000sccm 범위내의 유량으로 각각 정량하여 공급한 후, 300 ~ 600℃의LPCVD 챔버 내에서 실리콘기판 표면과 표면화학반응시켜 탄탈륨 옥시나이트라이드막을 형성한다.
또한, 상기 탄탈륨 옥시나이트라이드막 대신에 탄탈륨 옥사이드막인 Ta2O5를 사용하여 마스크층(210)을 형성할 수 있다.
이어서, 상기 마스크층(210) 상부에 감광막(미도시함)을 도포한 후, 소자분리 영역(225)이 형성되도록 노광 및 현상공정을 진행하여 감광막 패턴(220)을 형성한다.
이때, 상기 마스크층(210) 상부에 감광막을 도포하기 전 감광막 패턴 형성 공정을 원활히 하기 위해 반사방지막(미도시함)으로 SiOxNy를 150 ~ 500Å 정도 증착하기도 한다.
그 후, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(미도시함)을 식각마스크로 식각공정을 진행하여 실리콘 기판(200) 내에 트렌치(230)를 형성한 후, 감광막 패턴(미도시함)을 제거한다,
그리고, 도 2c에 도시된 바와 같이, 상기 트렌치(230)가 형성된 결과물 전체에 트렌치(230) 형성을 위한 식각공정 시 데미지(damage)를 받은 실리콘기판의 데미지 감소 및 제거를 위한 열공정으로 900 ~ 1200℃의 온도에서 습식 옥시데이션 공정을 진행하여 트렌치 측벽에 50 ~ 500Å 정도 두께로 산화막(240)을 형성한다.
또한, 상기 결과물 전체에 습식 옥시데이션 공정을 진행 시, 마스크층(210)인 탄탈륨 옥시나이트라이드막을 통과한 산소가 하부 실리콘기판(200)의 표면을 산화시킴으로써, 실리콘기판(200)과 마스크층(210) 사이에도 산화막(240)이 형성되어실리콘기판의 응력 스트레스를 이중으로 완화시킨다.
이어, 도 2d에 도시된 바와 같이, 상기 결과물 상에 후속 공정에 의해 발생가능한 모우트 방지용으로 20 ~ 150Å 두께의 라이너 질화막(250)을 증착한 후, 부도체인 언도프트 실리콘막(260)을 3500 ~ 7000Å 정도 증착하여 트렌치를 매립한다.
이때, 종래와 같이 HDP 산화막등의 산화막을 이용하여 트렌치를 매립하지 않고 언도프트 실리콘막을 이용하는 이유는 후속 공정으로 실리콘기판 상부의 마스크층인 탄탈륨 옥시나이트라이드막 제거를 위한 세정공정 시, 옥사이드 에천트 (etchant)를 사용함으로써, 제거하고자 하는 탄탈륨 옥시나이트라이드막 보다 트렌치를 매립한 산화막의 식각 속도가 상대적으로 더 빨라 매립 물질의 손실되는 현상을 방지하기 위함이다.
그리고, 도 2e에 도시된 바와 같이, 상기 결과물 상에 화학화학기계적 연마 공정을 진행하여 활성영역과 소자분리영역을 평탄화하고, 클리닝 공정을 진행하여 잔류된 마스크층(미도시함)과 산화막(미도시함)을 제거함으로써 소자분리막을 형성한다.
이때, 상기 클리닝 공정은 표 1에 나타낸 바와 같이, HF에 HNO3와 같은 금속을 쉽게 녹 일수 있는 용액을 혼합한 후, 이 혼합용액을 버블링(Bubbering)하여 고온에서 진행하며, 이로 인해 습식식각 속도가 증가되어 반도체소자의 생산성이 향상된다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 기존의 마스크층으로 사용되던 나이트라이드막을 탄탈륨 옥시나이트라이드막으로 대체하여 실리콘기판 내에 트렌치를 형성한 후, 습식 옥시데이션 공정과 언도프드 실리콘막을 이용한 트렌치 매립공정을 순차적으로 진행하여 소자분리막을 형성함으로써, 마스크층인 탄탈륨 옥시나이트라이드막을 통과한 산소가 하부 실리콘기판의 표면을 산화시켜 기존의 나이트라이드막의 압축 응력으로 인한 실리콘기판의 응력 스트레스를 완화되는 효과가 있다.
또한, 상기 언도프트 실리콘막을 사용하여 트렌치를 매립한 후, 화학기계적 연마 공정을 진행하여 평탄화함으로써 실리콘기판 상에 전위 및 후속 클리닝 공정에 의한 모우트 현상이 발생되는 것을 방지하여 반도체소자의 특성 및 신뢰성이 향상되는 효과가 있다.

Claims (7)

  1. 소정의 하부구조를 가지고 있는 실리콘기판 상에 탄탈륨 옥시나이트라이드막을 이용하여 마스크층을 형성한 후, 소자분리 영역이 형성되도록 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 식각마스크로 식각공정을 진행하여 실리콘기판 내부에 트렌치를 형성하는 단계와;
    상기 결과물 상에 열공정으로 습식 옥시데이션 공정을 진행한 후, 라이너 나이트라이드막을 증착하는 단계와;
    상기 결과물 상에 언도프트 실리콘을 증착하여 트렌치를 매립한 후, 화학기계적 연마 공정을 진행하여 활성영역과 소자분리영역을 평탄화하고, 클리닝 공정을 진행하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  2. 제 1항에 있어서, 상기 마스크층은 LPCVD 방법 또는 ALD 방법 중 어느하나를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 제 1항에 있어서, 상기 마스크층은 탄탈륨 옥시나이트라이드막 대신에 탄탈륨 옥사이드막인 Ta2O5를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 제 1항에 있어서, 상기 마스크층은 200 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  5. 제 1항에 있어서, 상기 라이너 나이트라이드막은 20 ~ 150Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  6. 제 1항에 있어서, 상기 클리닝 공정 시, 습식식각으로 마스크층과 산화막을 제거하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  7. 제 1항에 있어서, 상기 클리닝 공정 시, HF와 HNO3용액을 혼합한 후, 버블링하여 30℃이상의 고온에서 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271954A (ja) * 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR0147868B1 (ko) * 1994-11-18 1998-11-02 문정환 반도체 소자 격리방법
KR20010008610A (ko) * 1999-07-02 2001-02-05 김영환 반도체 소자의 분리막 형성방법
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
KR100321174B1 (ko) * 1999-12-29 2002-03-18 박종섭 반도체장치의 소자분리막 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271954A (ja) * 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR0147868B1 (ko) * 1994-11-18 1998-11-02 문정환 반도체 소자 격리방법
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
KR20010008610A (ko) * 1999-07-02 2001-02-05 김영환 반도체 소자의 분리막 형성방법
KR100321174B1 (ko) * 1999-12-29 2002-03-18 박종섭 반도체장치의 소자분리막 형성방법

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