KR0147868B1 - 반도체 소자 격리방법 - Google Patents

반도체 소자 격리방법

Info

Publication number
KR0147868B1
KR0147868B1 KR1019940030406A KR19940030406A KR0147868B1 KR 0147868 B1 KR0147868 B1 KR 0147868B1 KR 1019940030406 A KR1019940030406 A KR 1019940030406A KR 19940030406 A KR19940030406 A KR 19940030406A KR 0147868 B1 KR0147868 B1 KR 0147868B1
Authority
KR
South Korea
Prior art keywords
silicon substrate
oxide film
trench
forming
layer
Prior art date
Application number
KR1019940030406A
Other languages
English (en)
Other versions
KR960019651A (ko
Inventor
이창재
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019940030406A priority Critical patent/KR0147868B1/ko
Publication of KR960019651A publication Critical patent/KR960019651A/ko
Application granted granted Critical
Publication of KR0147868B1 publication Critical patent/KR0147868B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Abstract

본 발명의 반도체 소자 격리 방법은 실리콘기판 상에 서로 다른 간격을 두고 떨어져 있는 다 수개의 액티브영역과 각 액티브영역 사이의 필드영역을 덮도록 절연막 패턴을 형상하는 단계와, 절연막패턴 측면에 측벽스페이서를 형성하는 단계와, 측벽스페이서 사이의 실리콘기판 상에 금속 실리사이드막을 형성하는 단계와, 측벽스페이서를 제거하는 단계와, 실리콘기판 상에 절연막패턴 및 금속실리사이드막을 마스크로 트렌치를 형성하는 단계와, 금속 실리사이드막을 제거하는 단계와, 실리콘기판을 산화시키어 산화막을 형성하는 단계와, 절연막패턴을 마스크로 산화막이 형성된 실리콘기판에 필드채널스톱이온층을 형성하는 단계와, 트랜치를 채우는 충진층을 형성하는 단계와, 충진층을 산화시키어 필드산화막을 형성하는 단계와, 절연막패턴을 제거하는 단계를 구비한 것을 특징으로 한다.
이상과 같이 설명한 본 발명의 반도체 소자 격리 방법은 종래의 트렌치구조와 로코스구조를 같이 가지는 소자 격리 공정에 비하여 필드영역의 넓이와 관계없이 동일한 격리구조를 가지고, 공정의 개선을 통하여 공정의 수를 줄여 제품의 생산원가를 줄이는 효과가 있다.

Description

반도체 소자 격리 방법
제1도는 종래 반도체 소자 격리 방법을 설명하기 위하여 도시한 도면.
제2도는 본 발명의 반도체 소자 격리 방법의 일 실시예를 설명하기 위하여 도시한 도면.
제3도는 본 발명의 반도체 소자 격리 방법의 또다른 실시예를 설명하기 위하여 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10,30,50 : 실리콘 기판 11,16,31,51 : 산화막
12,18,32,52 : 질화막 13 : 포토레지스터막
14,33,53 : 액티브영역 34,54 : 필드영역
15,39,59 : 트렌치 17 : 트렌치 코너
19,35,55 : CVD산화막 20 : 함몰부분
21 : 측면 산화막 36,56 : 측벽스페이서
37,57 : 금속막 38,58 : 실리사이드
40,60 : 얇은 산화막 41,61 : 필드채널스톱이온층
42,62 : 충진층 22,43,63 : 필드산화막
본 발명은 반도체 소자 격리 방법에 관한 것으로, 특히 고집적 반도체 소자의 제조에 적합하도록 한 반도체 소자 격리 방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서, 디바이스의 고집적화가 진행되면서, 개량 로코스(LOCOS : local oxidation of silicon)격리방법이나 트렌치(trench) 격리에 대한 기술연구가 활발히 진행되었다. 그러나, 개량 로코스분리방법은 기생 필드 트렌지스터의 물리적 채널 길이(Physical channel length)가 짧아지는 문제점이 있고, 트렌치 격리에 있어서는 격리공간(isolation space)에 여러크기의 트렌치가 형성될 때에 트렌치를 충진(filling)시키는 데 어려움이 따르는 문제점이 있어, 이를 해결하기 위하여 LOCOS 격리방법과 트렌치 격리가 동일 공정 하에서 양립하여 이루어질 수 있도록 고안된 로코스분리방법과 트렌치 격리 병용(LOCOS and trench compatible)소자 격리 기술이 개발되었다. 하지만 이러한 방법은 복잡한 단계를 수행하여야 하는 문제점이 있었다.
종래의 로코스분리방법과 트렌치 격리를 병용하는 소자 격리 방법에 대하여 도면을 예시하여 살펴보면 다음과 같다.
제1도 (a)-(g)는 종래의 로코스분리방법과 트렌치 격리를 병용하는 소자 격리 방법을 도시한 도면이다.
제1도의 (a)에서 보는 바와 같이, 먼저 실리콘 기판(10)상에 산화막(11)을 성장시키고, 산화막(11)위에 저압화상기상증착(LPCVD : low pressure chemical vapor deposition)의 방법으로 질화막(12)을 증착시킨다. 질화막(12)위에 포토레지스터막(13)을 도포하고, 패터닝하여 액티브영역(14)을 한정한다. 포토레지스터막(13)을 마스크로 질화막(12)과 산화막(11)을 식각하고, 이어서 실리콘 기판(10)을 식각하여 트렌치(15)를 형성시킨다. 트렌치(15)는 실리콘 기판(10)상에 다수개 형성되는데, 트렌치(15a)(15b)는 상대적으로 좁아 액티브영역(14)간의 분리간격이 상대적으로 좁고, 트렌치(15c)(15d)는 상대적으로 넓어서 액티브영역(14)간의 분리간격이 상대적으로 넓다.
이어서, 제1도의 (b)와같이, 액티브영역(14)상에 남아있는 포토레지스터막을 모두 제거한다. 트렌치(15)의 형성에 따라 노출된 실리콘 기판(10)상에 열산화막을 다시 성장시킨다. 이때, 산화막(16)은 제1도의 (a)에 대비하여 볼때 트렌치(15)의 각 코너(17)에서 스트레스를 완화시켜 주도록 각 코너(17)를 약간 둥글게 하여주는 역할을 한다.
그 다음, 제1도의 (c)와 같이, 기판(10) 전면에 질화막(18)을 다시 증착하고, 그 위에 화학기상증착법으로 CVD(chemical vapor deposition)산화막(19)을 두껍게 증착시킨다. 이 때 CVD산화막(19)은 좁은 트렌치(15a)(15b)내에는 충분히 채워지고 넓은 트렌치(15c)(15d)내에는 완전히 채워지지 않을 정도로 두껍게 증착시킨다. 따라서, 좁은 트렌치(15a)(15b)에서는 산화막의 표면에 작은 함몰부분(small depression)(20a)이 형성되게 되고, 넓은 트렌치(15c)(15d)에서는 산화막(19)의 표면에 깊은 함몰부분(deep depression)(20b)이 형성되게 된다.
이어서, 제1도의 (d)와 같이, 트렌치(15)내에 측벽을 형성시키기 위한 이방성 식각 단계을 수행한다. 넓은 트렌치(15c)(15d)에서는 깊은 함몰부분의 CVD산화막, 질화막 및 산화막이 모두 식각되어 넓은 트렌치(15c)(15d)내의 실리콘 기판(10)이 노출되고, 측면에 측벽산화막(21)이 형성된다.
한편, 좁은 트렌치(15a)(15b)에서는 측벽산화막(21)이 트렌치내에 완전히 채원진 형태로 존재하고, 이로써 질화막(18)은 식각되지 않는다.
제1도의 (e)를 참조하면, 필드산화공정을 수행하여 필드산화막을 형성하는 공정이다. 즉, 트렌치(15)의 측벽산화막(21)을 모두 제거하고, 로코스 공정을 수행하여 필드산화막(22)을 형성한다. 좁은 트렌치(15a)(15b)에서는 질화막(18)에 의해 기판(10)이 모두 덮여 있으므로 필드산화막(22)이 형성되지 않는다. 넓은 트렌치(15c)(15d)에서는 노출된 실리콘 기판(10)에서 필드산화막(22)이 성장된다. 넓은 트렌치(15c)(15d)에서의 필드산화막(22)은 질화막(18)의 에지부분으로도 성장되어 버즈 빅(bird's beak)(23)이 생긴다.
제1도의 (f)를 참조하면, 질화막을 뜨거운 인산용액에 담궈 모두 제거한다. 그리고, CVD산화막(24)을 실리콘 기판(10)의 표면이 충분히 평탄화되도록 두껍게 도포하여 모든 트렌치(15)를 채워준다.
제1도의 (g)와 같이 CVD산화막(24)을 에치백하여 표면을 평탄화시켜주고, 기판의 전면에 게이트 산화막으로서 열산화막(25)을 형성하여 액티브영역간의 분리를 위한 분리영역을 형성한다. 분리영역은 좁은 트렌치(15a)(15b)에서는 그 내부에 CVD산화막(24)만이 충진되어져 트렌치 구조를 이루고, 넓은 트렌치(15c)(15d)에서는 그 내부에 필드산화막(22)이 형성되고, 필드산화막(22)의 에지부분이 CVD산화막(24)에 의해 충진되어지므로 로코스 구조를 이루게 된다.
그러므로, 로코스 분리방법과 트렌치 분리를 병용하여 반도체소자의 분리영역을 형성하는 방법은 반도체 소자의 고집적화에 요구되는 제반사항, 즉 평평한 표면(planar surface), 버즈 빅 O(zero) 등을 만족시켜 줄 뿐만 아니라 트렌치 형성을 위한 한 번의 포토리소그라피 공정만이 수행되므로 평탄화 공정이 훨씬 간단한 분리기술이다.
그러나, 위의 분리영역형성방법은 실리콘 기판에 트렌치를 형성한 후 CVD산화막으로 트렌치를 채워줄 때, 복잡한 단계를 수행해야 하는 문제점이 있었다. 즉, 기판을 산화시켜 트렌치내에 열산화막을 형성하는 공정과 CVD산화막을 트렌치내에 증착하고 에치백하여 트렌치내에 측벽을 형성하는 공정과, 필드산화공정을 수행하여 넓은 트렌치내에 필드산화막을 형성하는 공정과, 다시 CVD산화막을 증착하고 에치백하여 좁은 트렌치는 CVD산화막으로 모두 채워주고, 넓은 트렌치는 CVD산화막과 필드산화막으로 채워주는 공정을 포함한다. 따라서, 균일한 구조의 분리영역을 얻을 수 없으며, 많은 공정이 수행되므로 제품의 가격 상승을 초래하는 문제점이 있었다.
그래서 본 발명은 이러한 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 로코스 분리기술 적용시 발생되는 버드빅 및 채널스톱 도펀트의 액티브영역의 잠식 그리고, 기생 필드 트랜지스터의 쇼트채널에 따른 낮은 펀치스루전압등의 문제점과, 트렌치에 CVD산화막을 채워주는 트렌치 분리기술 적용시 발생되는 액티브영역의 변화에 따른 CVD의 불균일한 에치백 및 충진(filling) 등의 문제점을 해결하기 위한 것으로서, 분리영역아래에 실리콘이 채워진 홈(groove)을 형성하여 물리적인 액티브영역의 채널길이를 확장시키고, 좁은 액티브영역에서의 로딩효과(loading effect)와 넓은 액티브영역에서의 충진 균일성 및 평탄화를 이룰 수 있는 반도체 소자의 격리막 구조를 제공하는데 그 목적이 있다.
이 목적을 달성하기 위하여, 본 발명은 반도체 소자 격리 방법은 실리콘기판 상에 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과 각 액티브영역 사이의 필드영역을 덮도록 절연막패턴을 형성하는 단계와, 절연막패턴 측면에 측벽스페이서를 형성하는 단계와, 측벽스페이서 사이의 실리콘기판 상에 금속 실리사이드막을 형성하는 단계와, 측벽스페이서 사이의 실리콘기판 상에 금속 실리사이드막을 형성하는 단계와, 측벽스페이서를 제거하는 단계와, 실리콘기판 상에 절연막패턴 및 금속실리사이드막을 마스크로 트렌치를 형성하는 단계와, 금속 실리사이드막을 제거하는 단계와, 실리콘기판을 산화시키어 산화막을 형성하는 단계와, 절연막패턴을 마스크로 산화막이 형성된 실리콘기판에 필드채널스톱이온층을 형성하는 단계와, 트렌치를 채우는 충진층을 형성하는 단계와, 충진층을 산화시키어 필드산화막을 형성하는 단계와, 절연막패턴을 제거하는 단계를 구비한 것을 특징으로 로코스와 트렌치 양립형 반도체 소자 격리 방법에 관한 것이다.
이하, 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 의거한 일 실시예의 반도체 소자 격리 방법에 있어서 방법 및 단계순서를 도시한 도면이다.
제2도의 (a)와 같이, 실리콘 기판(30)을 900℃에서, 산화분위기로 열산화하여 실리콘 기판의 전면에 열산화막(31)을 140Å의 두께로 형성시키고, 열산화막위에 저압화학증착법에 의하여 질화막(Si3N4)(32)을 1600Å의 두께로 형성시킨다.
다음에는, 제2도의 (b)와 같이, 액티브영역(33)과 필드영역(34)이 구분되는 액티브 패턴을 포토레지스터를 마스크로 하여 사진식각방식 실리콘 기판상에 형성시킨 산화막(31)과 질화막(32)을 식각하여 패턴을 형성시킨후, 포토레지스터를 H2SO4/H2O2혼합용액에서 제거한다.
다음에는, 제2도의 (c)와 같이, 액티브 패턴이 형성된 실리콘 기판(30) 전면에 저압 화학기상증착법으로 컨포말한 CVD산화막(35)을 1800Å의 두께로 형성시킨다.
그리고, 제2도의 (d)와 같이, CVD산화막을 RIE방식으로 에치백하여 실리콘 기판(30)상에 형성된 액티브 패턴의 양 측의 필드영역(34)의 일부에 측벽스페이서(36)를 형성시킨다.
다음으로, 제2도의 (e)와 같이, 실리콘 기판(30)의 전면에 스퍼터링(sputtering)방식으로 티타늄(Ti)을 증착하여 300Å의 두께로 금속막(37)을 형성시킨후, 실리콘 기판을 700℃, 불활성기체분위기에서 열처리하여 실리콘 기판(30) 표면과 금속막(37)이 접한 노출된 필드영역부분에서 규화반응이 일으켜 티타늄 실리사이드(38)를 형성시킨다. 또한, 실리콘 기판과 반응하여 실리사이드를 만드는 금속으로 티타늄(Ti), 코발트(Co), 탄탈늄(Ta), 몰리브덴(Mo), 니켈(Ni), 하프뮴(Hf) 등의 고융점 금속 또는 백금(Pt), 팔라듐(Pd) 등을 사용할 수 도 있다.
다음으로, 제2도의 (f)와 같이, 실리콘 기판(30)을 H2SO4/H2O2(3:1)용액에 담궈 실리콘 기판과 반응되지않아 실리사이드를 형성하지 못한 금속막을 제거한다. 이어서, 실리콘 기판(30)을 50:1의 HF용액에 담구어 측벽스페이서를 제거하여, 정의된 각 필드영역의 중앙부위에 실리사이드를 형성시켜 트렌치 형성부분을 정의 한다. 이때 건식식각하여 측벽스페이서를 제거하여도 된다.
이어, 제2도의 (g)와 같이, 실리콘 기판(30)을 HBr/Cl2분위기에서 RIE방법으로 식각하여 5000Å의 깊이로 트렌치를 형성시킨다. 이때 액티브영역의 질화막(32)과 필드영역(34)의 티타늄실리사이드(38)에 의하여 실리콘 에칭시에 실리콘 기판이 보호되고 필드영역(34)중 측벽스페이서가 제거된 부분이 식각되어 트렌치(39)가 형성되는 것이다.
다음으로, 제2도의 (h)와 같이, 실리콘 기판(30)을 7:1의 BOE(buffer oxide etchant)에 담궈 필드영역(34)에 형성시킨 티타늄 실리사이드을 제거한다.
다음으로, 제2도의 (i)와 같이, 실리콘 기판(30)을 850℃에서 산화분위기로 열산화시켜 얇은 산화막(40)을 50Å의 두께로 형성시킨다. 이때, 산화막은 실리콘 기판상에 외부와 노출된 부위에만 즉, 액티브영역의 질화막과 그하부의 산화막으로 보호되지 않는 부위에 형성된다. 다음으로, 실리콘 기판(30)의 전면에 BF2 +이온을, 3.0x1013ions/㎠, 40keV의 조건으로 주입하여 필드채널스톱이온층(41)을 형성시킨다. 필드채널스톱이온층을 형성시키기 위하여, 이후의 트렌치 내부를 충진시킬 때에 충진 물질에 도판트를 첨가하여 자동도핑을 유도하여 필드채널스톱이온층을 형성시킬 수 도 있다.
다음으로, 제2도의 (j)와 같이, 실리콘 기판(30)전면에 저압화학기상증착 방식으로 폴리실리콘이나 비정실리콘이나 실리콘산화막을 1000Å의 두께로 증착하여 트렌치 충진층(42)을 형성시킨다. 이때에 이미 형성시킨 트렌치 내부에는 폴리실리콘이나 비정질실리콘, 실리콘 산화막이 충진되어 진다. 또한, 트렌치 내부를 충진시킬 때, 전기저항이 큰 물질을 충진시켜 이후의 필드산화공정을 생략할 수 도 있다.
다음으로, 제2도의 (k)와 같이, HBr/Cl2분위기에서 RIE방식으로 트렌치 충진층(42)을 필드영역(34)상의 실리콘 기판(30)의 표면이 드러날 때까지 에치백한다.
다음으로, 제2도의 (l)와 같이, 필드영역(34)을 1000℃에서 H2/O2분위기로 산화하여 필드산화막(43)을 2000Å두께로 형성시킨다.
이어, 제 2도의 (m)와 같이, 실리콘 기판(30)을 170℃에서 H3PO4에 담궈 질화막을 제거한 후, 실리콘 기판(30)을 50:1의 HF용액에 담궈 산화막을 제거하면 각각의 필드영역에 두 개의 트렌치(39)가 형성되고 이 트렌치의 하부에는 필드채녈스톱이온층(41)이 있고, 이 두 개의 트렌치 내부에는 폴리실리콘이나 비정질실리콘이 충진되어 있으며, 이 두 내부가 충진된 트렌치와 그 트렌치사이에 형성된 노출된 실리콘 기판의 상면에 필드산화막(43)이 형성된 구조의 트렌치구조와 로코스구조를 같이 가지는 반도체 소자 격리 구조를 얻을 수 있다. 이후의 단계는 일반적인 MOS반도체 소자 제조 방법으로 진행하므로 본 발명의 소자격리가 된 반도체 소자를 제조할 수 있다. 본 발명의 또다른 실시예로, 본 발명의 반도체 소자 격리 방법에 있어서, 액티브영역을 정의한 후에 CVD산화막을 증착하는 단계에서 증착시키는 CVD산화막의 두께가 형성될 측벽스페이서의 넓이를 결정하므로 CVD산화막의 두께를 조절하면 특정 넓이 이하의 필드영역 즉 액티브영역간의 영역에서는 CVD산화막이 액티브영역간의 공간에 완전히 채워져 에치백후에도 액티브영역간의 공간전체가 CVD산화막으로 채워져 있게 된다. 이로 인하여 특정 넓이 이하의 액티브영역간 공간에서는 차후의 반도체 소자 격리 방법의 공정을 거치면 위의 실시예에서의 결과와는 다르게 그 공간 전체가 트렌치구조를 갖게 되는 격리구조가 완성된다. 하지만, 이때에도 트렌치구조와 로코스구조를 함께 가지는 것은 같다.
이를 도면을 통하여 설명하면 다음과 같다.
제3도는 본 발명의 특별한 실시예로 만약, 필드영역의 일부에 측벽스페이서를 형성시킬 수 없을 정도로 액티브영역간의 공간에 CVD산화막이 충분히 충진되어 에치백을 하여도 필드영역에 실리콘 기판이 노출되지 않는 경우에 대하여 설명하고자 한다.
먼저, 실리콘 기판(50)의 전면에 900℃, 산화분위기에서 열산화막(51)을 140Å의 두께로 형성하고, 저압화학증착법에 의하여 1600Å의 두께로 질화막(Si3N4)(52)을 형성한 다음, 액티브영역(53)과 필드영역(54)이 구분되는 액티브 패턴을 포토레지스터를 마스크로 하여 사진식각방식으로 형성한다. 이어서, 제3도의 (a)와 같이, 포토레지스터를 H2SO4/H2O2혼합용액에서 제거한다. 이때에 형성시킨 절연막 패턴에 의한 필드영역의 넓이가 넓은 영역(54b)과 좁은 영역(54a)으로 구별된다고 하자.
이어, 제3도의 (b)와 같이, 실리콘 기판(50) 전면에 저압화학기상증착 방법으로 컨포말 CVD산화막(55)을 형성시킨다. 이때, 좁은 필드영역(54a) 이 충분히 충진되어 질 정도로 CVD산화막을 채우면, 여기에는 좁은 합몰부분만이 나타나고, 넓은 필드영역(54b)에는 넓은 함몰부분이 나타난다. 이때의 좁은 필드영역과 넓은 필드영역의 구분은 CVD산화막 증착시에 증착두께와 비교하여 말할 수 있는 상대적 인 것이다.
제3도의 (c)와 같이, CVD산화막을 RIE방식으로 에치백하면 좁은 필드영역(54a)에는 측벽스페이서가 형성되지 않고 여전히 공간이 모두 충진된 상태이지만, 넓은 필드영역(54b)에는 측벽스페이서(56)가 형성된다.
제3도의 (d)와 같이, 실리콘 기판(50)의 전면에 스파터링 방식으로 티타늄을 증착하여 1000Å의 두께로 금속막(57)을 형성시킨 후, 넓은 필드영역(54b)의 노출된 실리콘표면과 티타늄 금속막이 접한 부분에서 규화반응이 일어나도록 700℃에서 불활성기체분위기로 열처리하여 티타늄 실리사이드(58)를 형성시킨다. 이때에 형성된 티타늄실리사이드의 두께는 1000-2000Å정도이다.
제3도의 (e)와 같이, 실리콘 기판(50)을 H2SO4/H2O2(3:1)용액에 담구어 반응되지 않아 실리사이드화 되지 않은 티타늄을 제거한다. 그리고, 50:1의 HF용액에 담구어 측벽스페이서(56)를 제거한다.
제3도의 (f)와 같이, 실리콘 기판(50)을 HBr/Cl2분위기에서 RIE방법으로 식각하여 5000Å의 깊이로 트렌치를 형성시킨다. 이때 액티브영역(53)의 질화막(52)과 필드영역(54)의 티타늄실리사이드(58)에 의하여 실리콘 에칭시에 실리콘 기판이 보호되고 액티브 영역의 측벽스페이서부분이 제거된 부분이 식각되어 트렌치(59)가 형성된다.
좁은 필드영역(54a)에는 필드영역 전체에 하나의 트렌치가 형성되고, 넓은 필드영역(54b)에는 실리사이드가 형성된 영역의 양측부로 두개의 트렌치가 형성된다.
이때에 실리콘 기판을 식각시에 실리사이드와의 선택비의 문제를 생각할 수 있느나, 2:1이상의 선택비만 확보하면 실리사이드하부의 실리콘 기판에 대한 식각저지효과가 충분하다. 또한, 실리콘 식각시에 실리사이드가 제거되고 기판의 일부가 식각되더라도 필드산화막의 리세스(resess)효과가 있으므로 문제가 없다.
제3도의 (g)와 같이, 실리콘 기판(50)을 7:1의 BOE(buffer oxide etchant)에 담구어 티타늄 실리사이드을 제거한다.
제3도의 (h)와 같이, 실리콘 기판(50)을 850℃에서, 산화분위기로 열산화하여 노출된 실리콘 표면에 50Å 두께의 얇은 산화막(60)을 형성시킨후, 필드채널스톱이온층(61)을 형성시키기 위하여 BF2 +이온을, 3.0x1013ions/㎠, 40keV의 조건으로 주입시킨다.
제3도의 (i)와 같이, 실리콘 기판(50)에 저압화학기상증착방식으로 폴리실리콘이나 비정질실리콘을 증착하여 1000Å의 두께로 트렌치 충진층(62)을 형성시킨다.
제3도의 (j)와 같이, HBr/Cl2분위기에서 RIE방법으로 트렌치 충진층을 넓은 필드영역(54b)의 트렌치가 형성되지 않은 부분의 실리콘 기판(50)이 드러날 때까지 에치백한다.
제3도의 (k)와 같이, 필드영역(54)을 1000℃, H2/O2분위기에서 산화하여 필드산화막(63)을 2000Å두께로 형성시킨다.
제3도의 (l)와 같이, 실리콘 기판(50)을 170℃에서 H3PO4에 담궈 질화막을 제거시킨 후, 실리콘 기판을 50:1의 HF용액에 담궈 산화막을 제거시켜서 넓은 필드영역에는 두 개의 트렌치(59)와 그하부에 형성시킨 필드채널스톱이온층(61)과 트렌치내부에 충진시킨 트렌치 충진층(62)과, 그 상부에 형성된 필드산화막(63)의 구조를 가지고, 좁은 필드영역에는 필드영역 전체에 하나의 트렌치가 형성되고, 그 하부에 필드채널스톱이온층이 형성되며, 그 트렌치 내부에는 폴리실리콘 등이 충진되어 있고, 그 상부에 필드산화막을 가지는 구조의 로코스구조와 트렌치 구조를 함께 가지는 격리구조를 형성한다.
또한, 본 발명의 반도체 소자 격리 방법에 있어서, 패턴 형성시에 실리콘 기판에 절연체 패턴을 선택적으로 형성하고, 절연체 패턴 측면에 측벽스페이서를 형성하고, 측벽스페이서들 사이의 실리콘기판에 금속 실리사이드막을 형성하고, 측벽스페이서를 제거하고, 금속실리사이드막 및 상기 절연체 패턴을 마스크로 트렌치를 형성하는 단계를 포함하는데 이는 패턴 형성시 형성 영역의 넓이가 극히 좁아 형성에 어려움이 있는 경우에 있어서 그 효과가 클 것이다.
이상과 같이 설명한 본 발명의 반도체 소자 격리 방법은 종래의 트렌치구조와 로코스구조를 같이 가지는 소자 격리 공정에 비하여 필드영역의 넓이와 관계없이 동일한 격리구조를 가지고, 공정의 개선을 통하여 공정의 수를 줄여 제품의 생산원가를 줄이는 효과가 있다.

Claims (16)

  1. 반도체 소자 격리 방법에 있어서, 실리콘기판 상에 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과 각 액티브영역 사이의 필드영역을 덮도록 절연막패턴을 형성하는 단계와, 상기 절연막패턴 측면에 측벽스페이서를 형성하는 단계와, 상기 측벽스페이서 사이의 실리콘기판 상에 금속 실리사이드막을 형성하는 단계와, 상기 측벽스페이서를 제거하는 단계와, 상기 실리콘기판 상에 절연막패턴 및 금속실리사이드막을 마스크로 이용하여 트렌치를 형성하는 단계와, 상기 금속 실리사이드막을 제거하는 단계와, 상기 실리콘기판을 산화시키어 산화막을 형성하는 단계와, 상기 절연막패턴을 마스크로 이용하여 상기 산화막이 형성된 실리콘기판에 필드채널스톱이온층을 형성하는 단계와, 상기 트렌치를 채우는 충진층을 형성하는 단계와, 상기 충진층을 산화시키어 필드산화막을 형성하는 단계와, 상기 절연막패턴을 제거하는 단계를 구비한 반도체 소자 격리방법.
  2. 제1항에 있어서, 상기 절연막패턴은 열산화막과 질화막이 순차적으로 적층하여 형성된 것이 특징인 반도체 소자 격리 방법.
  3. 제1항에 있어서, 상기 측벽스페이서는 저압화학기상증착 방법으로 컨포말한 CVD산화막으로 형성시킨 것이 특징인 반도체 소자 격리 방법.
  4. 제1항에 있어서, 상기 측벽스페이서는 절연막을 필드영역의 너비에 비해 폭을 두껍게 형성시켜 액티브영역 사이의 공간이 모두 충진될 정도로 형성 및 에치백하여 형성된 것이 특징인 반도체 소자 격리 방법.
  5. 제1항에 있어서, 금속 실리사이드막은 티타늄(Ti), 코발트(Co), 탄탈늄(Ta), 몰리브덴(Mo), 니켈(Ni), 하프뮴(Hf)등의 고융점 금속 또는 백금(Pt), 팔라듐(Pd) 등의 금속이 실리콘기판과 반응하여 형성된 것이 특징인 반도체 소자 격리 방법.
  6. 제1항에 있어서, 상기 측벽스페이서는 건식식각 방법으로 제거된 것이 특징인 반도체 소자 격리 방법.
  7. 제1항에 있어서, 상기 측벽스페이서는 습식식각으로 제거된 것이 특징인 반도체 소자 격리 방법.
  8. 제1항에 있어서, 상기 트렌치는 HBr/Cl2분위기에서 절연막패턴과 금속 실리사이드막을 마스크로 하여 반응성 이온 식각을 수행하여 형성된 것이 특징인 반도체 소자 격리 방법.
  9. 제8항에 있어서, 상기 반응성 이온 식각시에 그 선택도를 2:1이상으로 하여 수행하는 것을 특징으로 하는 반도체 소자 격리 방법.
  10. 제1항에 있어서, 상기 산화막은 상기 절연막패턴을 마스프로 하여 산화분위기에서 열산화시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  11. 제1항에 있어서, 상기 필드채널스톱층은 도판트로 BF2 +이온을 사용하여 이온주입을 실시하여 형성된 것이 특징인 반도체 소자 격리 방법.
  12. 제1항에 있어서, 상기 필드채널스톱이온층은 상기 충진층에 도판트를 첨가하여 자동도핑을 유도하여 형성시키는 것을 특징으로 반도체 소자 격리 방법.
  13. 제1항에 있어서, 상기 충진층은 저압화학기상증착 방법으로 폴리실리콘, 비정질실리콘, 실리콘 산화막을 사용하여 형성된 것이 특징인 반도체 소자 격리 방법.
  14. 제1항에 있어서, 상기 충진층으로 전기저항이 큰 물질을 충진시켜 이후의 산호공정을 생략하는 것을 특징으로 하는 반도체 소자 격리 방법.
  15. 반도체 소자 격리 방법에 있어서, 실리콘 기판에 절연체 패턴을 선택적으로 형성하고, 상기 절연체 패턴 측면에 측벽스페이서를 형성하고, 상기 측벽스페이서들 사이의 실리콘기판에 금속 실리사이드막을 형성하고, 상기 측벽스페이서를 제거하고, 상기 금속실리사이드막 및 상기 절연체 패턴을 마스크로 하여 기판을 에치하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 격리 방법.
  16. 제15항에 있어서, 상기 실리콘 기판과 반응하여 상기 금속실리사이드막을 만드는 금속으로 티타늄(Ti), 코발트(Co), 탄탈늄(Ta), 몰리브덴(Mo), 니켈(Ni), 하프뮴(Hf) 등의 고융점 금속 또는 백금(Pt), 팔라듐(Pd) 등을 사용하는 것을 특징으로 하는 반도체 소자 격리 방법.
KR1019940030406A 1994-11-18 1994-11-18 반도체 소자 격리방법 KR0147868B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940030406A KR0147868B1 (ko) 1994-11-18 1994-11-18 반도체 소자 격리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940030406A KR0147868B1 (ko) 1994-11-18 1994-11-18 반도체 소자 격리방법

Publications (2)

Publication Number Publication Date
KR960019651A KR960019651A (ko) 1996-06-17
KR0147868B1 true KR0147868B1 (ko) 1998-11-02

Family

ID=19398333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940030406A KR0147868B1 (ko) 1994-11-18 1994-11-18 반도체 소자 격리방법

Country Status (1)

Country Link
KR (1) KR0147868B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451319B1 (ko) * 2002-03-20 2004-10-06 주식회사 하이닉스반도체 반도체소자의 소자분리막 제조방법
KR100532381B1 (ko) * 1998-05-21 2006-02-28 삼성전자주식회사 반도체 장치의 쉘로우 트렌치 소자 분리방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230745B1 (ko) * 1996-11-27 1999-11-15 김영환 반도체 디바이스의 소자 분리막 형성 방법(Method for isolating semiconductor device)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532381B1 (ko) * 1998-05-21 2006-02-28 삼성전자주식회사 반도체 장치의 쉘로우 트렌치 소자 분리방법
KR100451319B1 (ko) * 2002-03-20 2004-10-06 주식회사 하이닉스반도체 반도체소자의 소자분리막 제조방법

Also Published As

Publication number Publication date
KR960019651A (ko) 1996-06-17

Similar Documents

Publication Publication Date Title
JP4173629B2 (ja) シリコンカーバイドに設けた自己整合パワー電界効果トランジスタ
US6329256B1 (en) Self-aligned damascene gate formation with low gate resistance
US5915183A (en) Raised source/drain using recess etch of polysilicon
KR100537580B1 (ko) Ｍｏｓｆｅｔ 디바이스의 공핍 규화 소스 및 드레인접합부의 제작 공정
US6498067B1 (en) Integrated approach for controlling top dielectric loss during spacer etching
WO2006041633A2 (en) Virtual ground memory array and method therefor
JP2009523326A (ja) ゲートの頂部が拡張された半導体トランジスタ
US6271133B1 (en) Optimized Co/Ti-salicide scheme for shallow junction deep sub-micron device fabrication
KR100605497B1 (ko) 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들
US6069032A (en) Salicide process
US6943084B2 (en) Semiconductor device on silicon-on-insulator and method for manufacturing the semiconductor device
KR0157875B1 (ko) 반도체 장치의 제조방법
JP2000216386A (ja) 浅い接合部を有する半導体デバイスの製作
US6316331B1 (en) Method of making dishing-free insulator in trench isolation
KR100395734B1 (ko) 확대된 소스/드레인 접속구역을 갖는 실리사이드소스/드레인 모스 트랜지스터 및 그의 제조방법
US6294823B1 (en) Integrated circuit with insulating spacers separating borderless contacts from the well
KR0147868B1 (ko) 반도체 소자 격리방법
KR100392165B1 (ko) 반도체 장치와 그 제조 방법
KR960014452B1 (ko) 반도체 소자분리 방법
US20010053580A1 (en) Inverted MOSFET process
JP2679668B2 (ja) 半導体装置およびその製造方法
KR20040069515A (ko) 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US6100142A (en) Method of fabricating sub-quarter-micron salicide polysilicon
US6060376A (en) Integrated etch process for polysilicon/metal gate
US6403492B1 (en) Method of manufacturing semiconductor devices with trench isolation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee