KR100605497B1 - 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들 - Google Patents

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Abstract

에스오아이 기판을 제조하는 방법들, 이를 사용하여 반도체 소자들을 제조하는 방법들 및 그에 의해 제조된 반도체 소자들을 제공한다. 에스오아이 기판을 제조하는 방법은, 반도체 기판 상에 차례로 에피택시얼하게 성장된 희생층 및 활성층을 포함하는 적층패턴을 형성하는 것을 포함한다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 형성한다. 상기 반도체 기판 상에 상기 적층패턴의 일부 측면과 접하는 지지패턴을 형성한다. 상기 적층패턴의 적어도 한 측면에 희생층 및 상기 활성층의 일부 측면들을 노출시킨다. 이어서, 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련한다.
SOI 기판, 희생층, 활성층, 에피택셜, 성장, 빈공간

Description

에스오아이 기판들을 제조하는 방법들, 이를 사용하여 반도체 소자들을 제조하는 방법들 및 그에 의해 제조된 반도체 소자들{Methods of forming SOI substrates, methods of fabricating semiconductor devices using the same, and semiconductor devices fabricated using the same}
도 1a 내지 도 1f는 종래 기술에 따른 SOI 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 SOI 기판을 제조하는 방법을 설명하기 위한 사시도들이다.
도 3a 내지 도 3f는 각각 도 2a 내지 도 2f의 Ⅰ선을 따른 수직 단면도이다.
도 4a 내지 도 4f는 각각 도 2a 내지 도 2f의 Ⅱ선을 따른 수직 단면도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 SOI 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 SOI 기판을 제조하는 방법을 설명하기 위한 사시도들이다.
도 7a 내지 도 7f는 각각 도 6a 내지 도 6f의 Ⅲ선을 따른 수직 단면도이다.
도 8a, 도 8b, 도 8c, 도 8d 및 도 8e는 각각 도 6a, 도 6c, 도 6d, 도 6e 및 도 6f의 Ⅳ선을 따른 수직 단면도이다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도이다.
도 9b 및 도 9c는 각각 도 9a의 Ⅴ선 및 Ⅵ선을 따른 수직 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도이다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 12a, 도 12b, 도 12c, 도 12d 및 도 12e는 각각 도 11a, 도 11b, 도 11b, 도 11c 및 도 11d의 Ⅶ선을 따른 수직 단면도이다.
도 13a, 도 13b, 도 13c, 도 13d 및 도 13e는 각각 도 11a, 도 11b, 도 11b, 도 11c 및 도 11d의 Ⅷ선을 따른 수직 단면도이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 15a 및 도 15b는 각각 도 14a 및 도 14b의 Ⅶ선을 따른 수직 단면도이다.
도 16a 및 도 16b는 각각 도 14a 및 도 14b의 Ⅷ선을 따른 수직 단면도이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100, 200, 300: Si 기판 110, 111, 210, 310: 희생층
120, 121, 220, 320: 활성층 130, 230, 330: 패드 산화막
140, 240, 340: 실리콘 질화막 160, 260, 360, 400: 마스크
150, 170, 171, 250, 270, 350, 370: 절연막
151, 152: 절연막 패턴 173, 271, 272: 열산화층
281, 381: 게이트 산화막 282: 폴리실리콘막
285, 383: 스페이서 286, 321: 소오스/드레인
A: 빈공간 I1, I2: 소자분리영역
S, S1, S2: 적층패턴 X: 활성영역
G: 게이트 패턴
본 발명은 반도체 소자 제조 분야에 관한 것으로서, 보다 상세하게는 에스오아이 기판들을 제조하는 방법들, 이를 사용하여 반도체 소자들을 제조하는 방법들 및 그에 의해 제조된 반도체 소자들에 관한 것이다.
반도체 소자가 고도로 고집적화 되면서 소자간의 거리가 점차로 좁아지고 있다. 따라서, 소자간을 전기적으로 분리하기 위해 필요한 분리 거리도 극도로 작아져 기존의 소자분리방법인 LOCOS(Local Oxidation of silicon) 방법이나 트렌치 소자분리법(Trench Isolation) 등으로는 소자간의 상호 간섭현상을 방지하기 어려워졌다. 즉, 인접한 소자 사이에 상호 작동되는 래취업(latch-up) 현상이 심각해져 이를 방지하기 위한 방법으로 소자분리용 절연막 하부에 펀치쓰루(punch-through)를 방지하기 위한 이온주입을 적용하고 있는데, 소자간 거리가 좁아지면서 이러한 이온주입법도 근본적인 대책이 될 수는 없다. 따라서, 소자간을 더욱 완벽하게 분 리할 수 있는 SOI(Silicon- On-Insulator) 기판이 도입되었다.
SOI 기판은 실리콘 기판(silicon wafer), 상기 실리콘 기판 상에 형성된 절연막 및 실리콘층으로 이루어진다. 이러한 SOI 구조에서 실제로 소자가 형성되는 활성층은 최상층의 실리콘층이다.
도 1a 내지 도 1f를 참조하여 종래 기술에 따른 SOI 기판을 제조하는 방법 중 대표적인 하나를 설명한다.
도 1a 및 도 1b를 참조하면, 기본 웨이퍼(base wafer)(W1)와 접합 웨이퍼(bonding wafer)(W2)를 준비한다. 상기 기본 웨이퍼(W1)는 실리콘 기판(10) 및 상기 실리콘 기판(10) 상에 형성된 산화막(11)으로 이루어진다. 상기 접합 웨이퍼(W2)는 실리콘 기판(20), 상기 실리콘 기판(20) 상에 적층된 분리층(21) 및 실리콘층(22)으로 이루어진다. 상기 분리층(21)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 분리층(21)은 다공성질의 실리콘층 또는 이온주입된 실리콘층으로 이루어질 수 있다.
도 1c를 참조하면, 상기 기본 웨이퍼(W1)의 산화막(11)과 상기 접합 웨이퍼(W2)의 상기 실리콘층(22)을 접촉시킨 상태에서 열처리를 실시하여 기본 웨이퍼(W1)와 상기 접합 웨이퍼(W2)를 접합시킨다.
도 1d를 참조하면, 상기 분리층(21)을 제거함으로써 상기 접합 웨이퍼(W2)의 상기 실리콘 기판(20)을 상기 기본 웨이퍼(W1)로부터 분리시킨다. 이후, 상기 실리콘층(22)의 표면을 연마한다.
전술한 과정에 따라, 실리콘 기판(10), 산화막(11) 및 실리콘층(22)으로 이 루어지는 에스오아이(SOI) 기판이 마련된다. 상기 실리콘층(22)은 모스 트랜지스터들과 같은 능동소자들이 형성되는 활성층(active layer)으로서 역할을 한다. 따라서, 상기 실리콘층(22)의 두께는 상기 모스트랜지스터들의 성능에 영향을 미친다. 예를 들면, 상기 모스트랜지스터들의 단채널 효과를 개선하기 위해서는 상기 실리콘층(22)의 두께를 감소시켜야 한다.
도 1e를 참조하면, 상기 실리콘층(22)을 열산화시키어 상기 실리콘층(22)의 표면에 열산화층(13)을 형성한다. 그 결과 상기 실리콘층(22)의 두께가 감소하여 상기 실리콘층(22) 보다 얇은 실리콘층(22a)을 얻을 수 있다.
도 1f를 참조하면, 상기 열산화층(13)을 제거하여 상기 실리콘층(22a)을 노출시킨다. 상기 실리콘층(22a)의 최종 두께는 상기 열산화 공정의 시간 또는 상기 열산화 공정의 횟수에 따라 결정될 수 있다.
전술한 종래 SOI 기판 제조 방법은, 실리콘층(22)의 표면에 열산화층을 형성 및 제거하여 실리콘층(22)의 두께를 조절하기 때문에 두께 조절이 용이하지 않을 뿐만 아니라, 실리콘층의 소모가 많다. 따라서, 제조 비용이 상승하고 양산에 적용하기에 적합하지 않다.
한편, 전술한 종래 SOI 기판 제조 방법에서, 상기 분리층(21)의 제거 및 실리콘층(22)의 연마 공정들을 진행하기 위해서는 일정 두께 이상의 실리콘층(22)을 형성하여야 한다. 그러나, 대구경(large diameter)을 갖는 웨이퍼는, 소구경(small diameter)을 갖는 웨이퍼에 비해 표면의 영역별 온도 차이가 크고 휘어짐 정도가 심하고, 연마, 산화 또는 식각 공정시 균일도의 차이가 발생한다. 특히, 막의 두께 가 감소할수록 균일성이 저하되어 영역별 두께 차이가 심하다. 영역별 두께 차이는 상기 실리콘층(22)의 연마 공정 및 상기 산화공정 후에도 존재하기 때문에 얇은 두께의 실리콘층(22a)을 균일하게 얻기가 점점 더 어려워지는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 개선된 활성층을 형성할 수 있는 에스오아이 기판들을 제조하는 방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 개선된 활성층을 갖는 에스오아이 기판을 사용하여 반도체 소자를 제조하는 방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 개선된 활성층을 갖는 에스오아이 기판에 형성된 반도체 소자들을 제공하는 데 있다.
본 발명의 실시예들은 에스오아이 기판의 제조 방법을 제공한다. 이 방법은, 반도체 기판 상에 차례로 에피택시얼하게 성장된 희생층 및 활성층을 포함하는 적층패턴을 형성하는 것을 포함한다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 형성한다. 상기 반도체 기판 상에 상기 적층패턴의 일부 측면과 접하는 지지패턴을 형성한다. 상기 적층패턴의 적어도 한 측면에 희생층 및 상기 활성층의 일부 측면들을 노출시킨다. 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련한다.
또한, 본 발명의 다른 실시예에 따른 에스오아이 기판의 제조 방법은, 반도 체 기판 상에 지지패턴을 형성하는 것을 포함한다. 상기 지지패턴 형성 후 노출된 상기 반도체 기판 상에 차례로 에피택시얼하게 성장되어 그 일부 측면들이 상기 지지패턴과 접하는 희생층 및 활성층을 형성하는 것을 포함한다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 형성한다. 상기 지지패턴과 접하지 않는 상기 희생층 및 상기 활성층을 선택적으로 제거하여 상기 희생층 및 상기 활성층의 다른 측면들을 노출시킨다. 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련한다.
본 발명의 실시예들은 에스오아이 기판을 사용하여 반도체 소자를 제조하는 방법을 제공한다. 이 방법은, 반도체 기판 상에 차례로 에피택시얼하게 희생층 및 활성층을 성장시키는 것을 포함한다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 성장시킨다. 상기 활성층 및 상기 희생층을 패터닝하여 소자분리영역의 상기 반도체 기판을 적어도 일부분 노출시킨다. 노출된 상기 반도체 기판 상에 상기 패터닝된 상기 희생층 및 상기 활성층의 측면들과 접하는 제1 소자분리막을 형성한다. 상기 제1 소자분리막으로 덮이지 않은 상기 희생층 및 활성층의 일부 측면들을 노출시킨다. 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련한다. 이때, 상기 제1 소자분리막을 상기 활성층의 지지층으로 이용한다. 이어서, 노출된 상기 활성층의 측면 및 상기 빈공간의 측면을 덮는 제2 소자분리막을 형성한다. 상기 활성층 상에 게이트 전극을 형성한다.
본 발명의 다른 실시예에 따라 에스오아이 기판을 사용하여 반도체 소자를 제조하는 방법은, 반도체 기판 상에 소자분리영역을 덮는 절연막을 형성하는 것을 포함한다. 상기 절연막 형성 후 노출된 상기 반도체 기판 상에 그 측면들이 상기 절연막과 접하는 희생층 및 활성층을 차례로 에피택시얼하게 성장시킨다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 성장시킨다. 상기 절연막을 패터닝하여 상기 희생층 및 상기 활성층의 일부 측면들을 덮으며 상기 희생층 및 상기 활성층의 적어도 한측면들을 노출시키는 제1 소자분리막을 형성한다. 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련하되, 상기 제1 소자분리막을 상기 활성층의 지지층으로 이용한다. 노출된 상기 활성층 및 상기 빈공간의 측면들을 덮는 제2 소자분리막을 형성한다. 상기 활성층 상에 게이트 전극을 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은, 반도체 기판 상에 소자분리영역의 일부를 덮는 제1 소자분리막을 형성하는 것을 포함할 수 있다. 상기 절연막 형성 후 노출된 상기 반도체 기판 상에 그 일부 측면들이 상기 제1 소자분리막과 접하는 희생층 및 활성층을 차례로 에피택시얼하게 성장시킨다. 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 성장시킨다. 상기 제1 소자분리막과 접하지 않는 상기 활성층 및 상기 희생층을 선택적으로 식각하여 상기 희생층 및 상기 활성층의 다른 측면들을 노출시킨다. 상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련한다. 이때, 상기 제1 소자분리막을 상기 활성층의 지지층으로 이용한다. 노출된 상기 활성층의 측면 및 상기 빈공간의 측면을 덮는 제2 소자분리막을 형성한다. 상기 활성층 상에 게이트 전극을 형성한다.
본 발명의 실시예들은 에스오아이 기판에 형성된 반도체 소자를 제공한다. 상기 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 형성된 소자분리막 및 빈공간을 사이에 두고 상기 반도체 기판으로부터 이격되며 상기 소자분리막에 의해 지지되는 활성층을 포함한다. 상기 활성층은 상기 반도체 기판과 유사한 격자상수를 가질 수 있다.
상기 반도체 소자는 상기 활성층 상에 형성된 게이트 전극을 더 포함할 수 있다. 상기 게이트 전극은 상기 활성층의 측면들을 덮을 수도 있다. 상기 게이트 전극은 상기 활성층의 상부면을 덮을 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 SOI 기판을 제조하는 방법을 설명하기 위한 사시도들이다. 또한, 도 3a 내지 도 3f는 각각 도 2a 내지 도 2f의 Ⅰ선을 따른 수직 단면도이고, 도 4a 내지 도 4f는 각각 도 2a 내지 도 2f의 Ⅱ선을 따른 수직 단면도이다.
도 2a, 도 3a 및 도 4a를 참조하면, Si 기판과 같은 반도체 기판(100) 상에 희생층(110) 및 활성층(120)을 차례로 형성한다. 상기 희생층(110) 및 활성층(120)은 두께를 용이하게 조절할 수 있는 에피택시얼(epitaxial) 성장법을 사용하여 형성하는 것이 바람직하다. 이 경우에, 상기 희생층(110)은 상기 활성층(120)과 유사한 격자상수를 가지면서 상기 활성층(120)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 활성층(120)을 에피택시얼 Si층으로 형성하는 경우에, 상기 희생층(110)은 에피택시얼 SiGe층으로 형성할 수 있다.
상기 희생층(110) 및 상기 활성층(120)은 다양한 에피택시 성장법들을 이용하여 형성할 수 있다. 예를 들어, 화학기상증착(chemical vapor deposition, CVD) 또는 분자 빔 에피택시(Molecular Beam Epitaxy)법을 사용하여 형성할 수 있다. 상기 희생층(110) 형성을 위한 증착 장치는 퍼니스 형태(furnace type)일 수 있다.
상기 희생층(110)을 성장시키기 위한 실리콘 소스 가스로서 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용하며, 게르마늄 소스 가스로서 GeH4 가스를 사용할 수 있다. 상기 활성층(120)을 성장시키기 위하여 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 소스 가스로서 이용할 수 있다.
도 2b, 도 3b 및 도 4b를 참조하면, 상기 활성층(121) 상에 활성영역(X)을 덮는 패드 산화막(130) 및 실리콘 질화막(140)을 형성한다. 이어서, 상기 활성층(120) 및 상기 희생층(110)을 패터닝하여 패터닝된 활성층(121) 및 희생층(111)을 얻는다. 이에 따라, 상기 반도체 기판(100) 상에 실리콘 질화막(140), 패드 산화막(130), 활성층(121) 및 희생층(111)으로 이루어지는 적층 패턴(S)이 형성된다. 상기 적층패턴(S)의 형성에 따라 상기 활성영역(X)을 둘러싸는 소자분리영역들(I1, I2)의 상기 반도체 기판(100)이 노출된다. 한편, 상기 활성층(121) 및 희생층(111)을 형성한 후, 상기 반도체 기판(100)의 일부를 식각할 수도 있다.
도 2c, 도 3c 및 도 4c를 참조하면, 상기 소자분리영역들(I1, I2)의 반도체 기판(100) 상에 지지층으로서 역할하는 절연막(150)을 형성한다. 상기 절연막(150)은 상기 활성층(121) 및 희생층(111)의 측면들을 둘러싼다. 상기 절연막(150)은 단일막 또는 두 종류 이상의 절연막으로 이루어지는 적층막일 수 있다. 상기 적층막은 산화막 및 질화막을 포함할 수 있다. 또한, 상기 절연막(150)을 산화막으로 형성할 경우 열산화 공정 및 산화막 증착 공정을 차례로 실시한 다음 화학기계적 연마(chemical mechanical polighing) 또는 에치백(etchback) 공정을 진행할 수도 있다.
한편, 전술한 바와 같이 상기 활성층(121) 및 희생층(111)을 형성한 다음 상기 반도체 기판(100)의 일부를 식각한 경우, 상기 반도체 기판(100)의 일부도 상기 절연막(150)과 접할 수 있다.
도 2d, 도 3d 및 도 4d를 참조하면, 소자분리영역(I1)의 상기 절연막(150)을 덮는 마스크(160)를 형성한다. 이어서, 소자분리영역(I2)의 상기 절연막(150)을 식각하여 상기 활성영역(X)과 상기 소자분리영역(I2)의 경계에 위치하는 상기 실리콘 질화막(140), 상기 패드 산화막(130), 상기 활성층(121) 및 희생층(111)의 측면들을 노출시킨다. 이에 따라, 상기 소자분리영역(I1) 및 상기 소자분리영역(I2)에 각 각 상기 절연막(150)으로부터 패터닝되어 얻어진 절연막 패턴(151) 및 절연막 패턴들(152)이 얻어진다. 상기 절연막 패턴(151)은 제1 소자분리막을 이룰 수 있다.
상기 절연막 패턴(151)은 상기 실리콘질화막(140)과 동일한 높이를 가질 수 있고, 상기 절연막 패턴(152)은 상기 반도체 기판(100)과 동일한 높이를 가질 수도 있다. 한편, 상기 소자분리영역(I2)의 상기 절연막(150)을 완전히 제거하여 상기 절연막 패턴(152)을 형성하지 않을 수도 있다.
다음으로, 상기 희생층(111)을 제거하여 상기 반도체 기판(100)과 상기 활성층(121) 사이에 빈공간(void space, A)을 마련한다. 상기 빈공간(A)은 절연층으로서 역할할 수 있다. 상기 희생층(111)을 제거하는 과정에서 상기 절연막 패턴(151)은 상기 실리콘 질화막(140), 상기 패드 산화막(130) 및 상기 활성층(121)의 무너짐을 방지하는 지지층으로서 역할할 수 있다.
상기 희생층(111)은 습식식각 또는 건식식각을 통하여 제거할 수 있다. 상기 반도체 기판(100) 및 상기 활성층(121)에 대한 희생층(111)의 식각선택비가 300 이상인 조건으로 식각을 실시하는 것이 바람직하다. 본 발명의 실시예에 따라 상기 반도체 기판(100), 상기 희생층(111) 및 상기 활성층(121)이 각각 실리콘, 에피택시얼 SiGe층 및 에피택시얼 Si층으로 이루어질 경우, H2O, HNO3, HF 및 CH3COOH의 혼합액을 식각제로 이용하여 상기 희생층(111)을 제거할 수도 있다.
도 2e, 도 3e 및 도 4e를 참조하면, 상기 마스크(160)를 제거하고, 상기 소자분리영역(I2)의 상기 절연막 패턴(152) 상에 제2 소자분리막을 이루는 절연막(170)을 형성한다. 상기 절연막(170)은 상기 절연막(150)과 동일하게 형성할 수 있다. 상기 절연막(170)의 형성에 따라, 노출되었던 상기 실리콘 질화막(140), 상기 패드 산화막(130) 및 상기 활성층(121)의 측면들은 상기 절연막(170)으로 덮인다. 상기 절연막(170) 역시 이후의 활성층(121)의 무너짐을 방지하는 지지층으로서 역할할 수 있다. 이에 따라, 활성영역(X)을 이루는 활성층(121)은 상기 제1 소자분리막을 이루는 절연막 패턴(151) 및 제2 소자분리막을 이루는 절연막(170)에 의해 둘러싸이게 된다.
또한, 도 3e 및 도 4e에 보이는 바와 같이 상기 절연막(170)을 형성하는 과정에서 상기 반도체 기판(100)과 상기 활성층(121) 사이에 절연막(171)을 형성하여 상기 빈공간(A)을 채울 수도 있다. 상기 절연막들(170, 171)은 단일막 또는 두 종류 이상의 절연막으로 이루어지는 적층막일 수 있다. 상기 적층막은 산화막 및 질화막을 포함할 수 있다. 상기 절연막(171)을 산화막으로 형성할 경우, 상기 활성층(121)의 하부면 및 상기 반도체 기판(100)의 일부가 소모되어 활성층(121) 및 상기 반도체 기판(100)의 두께가 감소될 수도 있다.
한편, 상기 절연막(171)을 형성하지 않고 상기 빈공간(A)을 그대로 잔류시켜 절연층으로 이용할 수도 있다. 또한, 상기 빈공간(A)을 채우지 않고 상기 반도체 기판(100) 상부면의 표면과 상기 활성층(121) 하부면의 표면에 열산화막들을 형성하여 상기 빈공간(A)의 상부와 하부가 상기 열산화막들로 둘러싸일 수 있다. 후술되는 본 발명의 다른 실시예들에서는 상기 빈공간(A)을 잔류시키는 방법과 상기 열산화막들을 형성하는 방법을 보인다.
도 2f, 도 3f 및 도 4f를 참조하면, 상기 실리콘 질화막(140) 및 상기 패드 산화막(130)을 제거하여 상기 활성층(121)의 상부면을 노출시킨다. 이에 따라, 상기 반도체 기판(100), 상기 절연막(171) 및 상기 활성층(121)을 포함하는 SOI 기판이 완성된다.
전술한 본 발명의 실시예에서 희생층 및 활성층을 패터닝하는 공정을 생략할 수도 있다.
즉, 도 2c, 도 3c 및 도 4c에 보이는 구조를 얻기 위해서, STI(shallow trench isolation) 기술을 이용하여 소자분리영역들(I1, I2)의 반도체 기판(100)에 절연막(150)을 형성한다. 이어서, 상기 절연막(150) 형성 후 노출된 반도체 기판(100) 상에 희생층(111) 및 활성층(121)을 차례로 에피택시얼하게 성장시키어 상기 절연막(150) 측면에 상기 희생층(110) 및 활성층(120)의 측면들이 접하도록 한다. 다음으로, 상기 활성층(120) 상에 보호층으로서 패드 산화막(130) 및 실리콘 질화막(140)을 형성할 수도 있다.
이후, 도 2d 내지 도 2f에 보이는 공정들을 진행한다.
전술한 바와 같이 이루어지는 본 발명은, 에피택시얼 성장법으로 활성층을 형성함으로써 웨이퍼의 접합, 분리 및 연마 등의 공정을 생략할 수 있다. 따라서, 활성층을 최소한의 두께만큼 성장시킬 수 있고, 활성층의 소모를 방지할 수 있다. 아울러, 두꺼운 활성층의 형성이 불필요하여 대구경의 웨이퍼 상에도 균일한 두께의 활성층을 형성할 수 있다.
한편, 의도하는 두께 이상으로 활성층이 형성된 경우 상기 활성층의 두께를 감소시키기 위한 열산화층 형성 및 제거 공정들을 반복하여 실시할 수도 있다. 또는 식각공정을 실시하여 상기 활성층의 두께를 감소시킬 수도 있다.
이하, 도 5a 내지 도 5c를 참조하여 열산화층 형성 및 제거 공정들을 이용한 활성층의 두께 감소 방법을 설명한다.
도 5a를 참조하면, 전술한 일실시예에 따라 제조된 SOI 기판을 마련한다. 특히, 도 5a는 활성층(121)과 반도체 기판(100) 사이의 빈공간(A)이 마련되는 SOI 기판의 일 형태인 SON(silicon on nothing) 기판을 보이고 있다.
도 5b를 참조하면, 상기 활성층(121) 상에 열산화층(173)을 형성한다. 상기 열산화층(173)의 형성에 따라 상기 활성층(121)의 표면 일부가 소모되어 보다 얇아진 활성층(122)이 얻어진다.
도 5c를 참조하면, 상기 열산화층(173)을 제거하여 상기 활성층(122)을 노출시킨다. 이때, 상기 활성층(122)의 높이까지 상기 절연막(170)을 제거할 수도 있다.
전술한 과정에서, 상기 열산화층(173)의 형성시간 또는 횟수를 조절하여 원하는 활성층(122)의 두께를 얻을 수 있다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 SOI 기판을 제조하는 방법을 설명하기 위한 사시도들이다. 또한, 도 7a 내지 도 7f는 각각 도 6a 내지 도 6f의 Ⅲ선을 따른 수직 단면도이고, 도 8a, 도 8b, 도 8c, 도 8d 및 도 8e는 각각 도 6a, 도 6c, 도 6d, 도 6e 및 도 6f의 Ⅳ선을 따른 수직 단면도이다.
도 6a, 도 7a 및 도 8a를 참조하면, 반도체 기판(200) 상에 희생층(210), 활 성층(220), 패드 산화막(230) 및 실리콘 질화막(240)으로 이루어지는 적층패턴(S)을 형성한다. 상기 적층패턴(S)은 활성영역(X) 및 소자분리영역(I1)의 상기 반도체 기판(200)을 덮는다. 따라서, 상기 적층패턴(S)의 형성에 따라 소자분리영역(I2)의 상기 반도체 기판(100)의 표면이 노출된다. 한편, 상기 적층패턴(S)을 형성한 후, 상기 반도체 기판(200)의 일부를 식각할 수도 있다.
도 6b 및 도 7b를 참조하면, 상기 소자분리영역(I1)의 상기 반도체 기판(200) 상에 제1 소자분리막을 이루는 절연막(250)을 형성한다. 이에 따라, 상기 활성영역(X)과 상기 소자분리영역(I1)의 경계에 위치하는 상기 적층패턴(S)의 측면은 상기 절연막(250)과 접하게 된다.
도 6c, 도 7c 및 도 8b를 참조하면, 활성영역(X) 및 상기 활성영역(X)에 접하는 상기 절연막(250)을 덮는 마스크(260)를 형성한다. 이어서, 상기 실리콘 질화막(240), 패드 산화막(230), 활성층(220) 및 희생층(210)을 패터닝한다. 이에 따라, 상기 활성영역(X)과 상기 소자분리영역(I2)의 경계에 위치하는 실리콘 질화막(240), 패드 산화막(230), 활성층(220) 및 희생층(210)의 측면들이 노출된다. 한편, 상기 활성층(220) 및 상기 희생층(210)을 패터닝하는 과정에서, 도 7c 및 도 8b에 보이는 바와 같이 반도체 기판(200)의 일부를 식각할 수도 있다.
도 6d, 도 7d 및 도 8c를 참조하면, 상기 희생층(210)을 제거하여 상기 반도체 기판(200)과 상기 활성층(220) 사이에 빈공간(A)을 마련한다. 이때 상기 절연막 (250)은 상기 실리콘 질화막(240), 패드 산화막(230) 및 상기 활성층(220)의 무너짐을 방지하는 지지층으로서 역할한다.
도 6e, 도 7e 및 도 8d를 참조하면, 상기 마스크(260)를 제거하고 상기 소자분리영역(I2)의 상기 반도체 기판(200) 상에 제2 소자분리막을 이루는 절연막(270)을 형성한다. 이에 따라, 상기 실리콘 질화막(240), 상기 패드 산화막(230), 상기 활성층(220) 및 상기 빈공간(A)의 측면들은 상기 절연막(270)으로 덮인다. 그리고, 활성영역(X)을 이루는 활성층(220)은 상기 제1 소자분리막을 이루는 절연막(250) 및 제2 소자분리막을 이루는 절연막(270)으로 둘러싸이게 된다. 이와 같이 빈공간(A)을 잔류시키기 위해서는 상기 절연막(270)을 형성하는 과정에서 상기 빈공간(A)에 절연막(270)이 형성되지 않아야 한다. 이를 위해, 상기 절연막(270)은 이베이포레이션 증착법(evaporation)으로 형성할 수 있다. 또한, 증착 소스의 방향성을 향상시키기 위해 10-6 Torr 이하 압력의 고진공에서 상기 절연막(270)을 형성할 수도 있다.
한편, 상기 빈공간(A)을 마련한 후 상기 반도체 기판(200) 상부면의 표면 및 활성층(220) 하부면의 표면 상에 각각 열산화층(271) 및 열산화층(272)을 형성할 수도 있다. 이에 따라, 빈공간(A) 상에 절연막인 열산화층(272), Si 에피택시얼층인 활성층(220)이 적층되어 SOI 기판의 일형태인 SOION(SOI on nothing) 기판을 얻을 수도 있다. 상기 열산화층(271, 272)은 상기 활성층 및 상기 반도체 기판의 보호막으로서 역할할 수 있다.
또한, 전술한 본 발명의 실시예에 따라 상기 절연막(270)을 형성하는 과정에서 상기 반도체 기판(200)과 상기 활성층(220) 사이의 상기 빈공간(A)을 모두 채울 수도 있다.
도 6f, 도 7f 및 도 8e를 참조하면, 상기 실리콘 질화막(240) 및 상기 패드 산화막(230)을 제거하여 상기 활성층(220)을 노출시킨다.
이후, 활성층 상에 열산화층을 형성 및 제거 또는 상기 활성층을 식각하여 상기 활성층의 두께를 감소시킬 수도 있다.
한편, 전술한 본 발명의 실시예에서 상기 희생층 및 상기 활성층의 패터닝 공정을 생략할 수도 있다.
즉, 도 6b, 도 7b 및 8a에 보이는 구조를 얻기 위해서, STI 공정 기술을 이용하여 소자분리영역(I1)의 반도체 기판(200)에 절연막(250)을 형성한다. 이어서, 노출된 반도체 기판(200) 상에 희생층(210) 및 활성층(220)을 차례로 에피택시얼하게 성장시키어 상기 희생층(210) 및 활성층(220)의 일부 측면들이 상기 절연막(250)과 접하도록 한다. 다음으로, 상기 희생층(220) 상에 보호층으로서 패드 산화막(230) 및 실리콘 질화막(240)을 형성할 수도 있다.
이후, 도 6c 내지 도 6e에 보이는 공정들을 진행한다.
전술한 본 발명의 실시예들에 따라 SOI 기판을 형성한 후 트랜지스터 형성 공정을 진행할 수 있다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도이다. 또한, 도 9b 및 도 9c는 각각 도 9a의 Ⅴ선 및 Ⅵ선을 따른 단면도들이다
도 9a 내지 도 9c를 참조하면, 전술한 본 발명의 실시예를 보이는 도 6f, 도 7f 및 도 8e와 같이, 반도체 기판(200)과 활성층(220) 사이에 빈공간(A)을 갖는 SOI 기판을 마련한다. 상기 빈공간(A)은 절연막으로 채워질 수도 있다. 또한, 상기 활성층(220) 하부면의 표면 및 상기 반도체 기판(200) 상부면의 표면에 열산화층들이 형성될 수도 있다. 이어서, 상기 활성층(220) 상에 게이트 산화막(281), 폴리실리콘막(282), 실리사이드층(283) 및 마스크 절연막(284)으로 이루어지는 게이트 패턴(G)을 형성한다. 이어서, 상기 게이트 패턴(G)의 측면에 절연막 스페이서(285)를 형성한다. 계속하여, 소오스/드레인 형성 공정을 실시한다. 도 9b에 보이는 바와 같이, 상기 활성층(121) 상에 에피택시얼층을 성장시켜 엘리베이티드 소오스/드레인(elevated source/ drain)(286)을 형성할 수 있다. 또는, 상기 소오스/드레인은 상기 게이트 패턴(G) 양단의 상기 활성층(220) 내에 이온을 주입하여 형성할 수도 있다.
게이트 패턴을 활성층 내에 형성할 수도 있다. 즉, 도 10을 참조하면, 반도체 기판(200)과 활성층(220) 사이에 빈공간(A)을 갖는 SOI 기판을 마련하고, 상기 활성층(220)을 선택적으로 식각하여 상기 활성층(220) 내에 트렌치(t)를 형성한다. 이어서, 상기 활성층(220) 상에 게이트 산화막(281)을 형성한다. 이어서, 상기 트렌치(t) 내에 전도막을 채워 게이트 패턴(G)을 형성한다. 다음으로, 상기 게이트 패턴(G) 양단의 상기 활성층(220)에 이온을 주입하여 소오스/드레인(286)을 형성할 수 있다. 또는 도 9b에 보이는 바와 같이 엘리베이티드 구조의 소오스/드레인을 형성할 수도 있다.
상기 게이트 패턴(G)은 상기 활성층(220) 상에 전도막을 형성하고 연마공정 을 실시하거나, 패터닝 공정을 실시하여 형성할 수 있다. 그리고, 상기 게이트 패턴(G)은 단일막으로 이루어지거나 다층으로 이루어질 수 있다. 상기 게이트 패턴(G)을 폴리실리콘막으로 형성한 경우, 상기 폴리실리콘막에 금속막을 증착하고 열처리하여 샐리사이드층(self aligned silicide layer)을 형성할 수도 있다.
본 발명에 따라 제조되는 SOI 기판은 핀펫 트랜지스터(Fin FET transistor) 제조 공정에 이용될 수 있다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 12a, 도 12b, 도 12c, 도 12d 및 도 12e는 각각 도 11a, 도 11b, 도 11b, 도 11c 및 도 11d의 Ⅶ선을 따른 단면도이다. 도 13a, 도 13b, 도 13c, 도 13d 및 도 13e는 각각 도 11a, 도 11b, 도 11b, 도 11c 및 도 11d의 Ⅷ선을 따른 단면도이다.
도 11a, 도 12a 및 도 13a를 참조하면, 반도체 기판(300) 상에 적층된 희생층(310), 활성층(320), 패드 산화막(330) 및 실리콘 질화막(340)으로 이루어지는 적어도 하나의 적층패턴(S1)을 형성한다. 상기 적층패턴들(S1)을 형성하면서 도 11a 및 도 12a에 보이는 바와 같이 상기 반도체 기판(300)에 트렌치들(t1,t2)을 형성한다. 상기 트렌치(t1)는 상기 적층패턴들(S1) 양단의 상기 반도체 기판(300) 내에 형성되고, 상기 트렌치(t2)는 상기 이웃하는 적층패턴들(S1) 사이의 상기 반도체 기판(300) 내에 형성된다.
이어서, 상기 트렌치(t1)를 채우며 상기 트렌치(t1)로부터 연장되어 모든 적층패턴들(S1)의 단부들과 접하는 절연막(350)을 형성한다. 이와 동시에 상기 트렌 치(t2) 및 이웃하는 적층패턴들(S1)의 사이를 채우는 절연막(351)을 형성한다. 상기 절연막들(350, 351)은 단일막 또는 두 종류 이상의 절연막으로 이루어지는 적층막으로 형성할 수 있다. 한편, 상기 절연막(350) 및 상기 절연막(351)은 각각 제1 소자분리막 및 제2 소자분리막으로서 역할할 수 있다.
도 11b, 도 12b 및 도 13b를 참조하면, 상기 절연막(350)을 덮는 마스크(360)를 형성한다. 이어서, 적어도 상기 적층패턴(S1)이 노출되는 높이까지 상기 절연막(351)을 제거한다.
도 12c 및 도 13c를 참조하면, 상기 희생층(310)을 제거한다. 이때, 상기 절연막(350)은 상기 활성층(320), 패드 산화막(330) 및 실리콘 질화막(340)의 무너짐을 방지하는 지지층으로서 역할한다. 상기 희생층(310)을 제거함에 따라, 상기 적층패턴(S1)에서 잔류된 활성층(320), 패드 산화막(330) 및 실리콘 질화막(340)으로 이루어지는 적층패턴(S2)이 마련된다.
이어서, 상기 절연막(351) 상에 절연막(370)을 형성하여 상기 적층패턴(S2) 사이의 공간을 채운다. 상기 절연막(370)을 형성하는 과정에서 상기 반도체 기판(300)과 상기 활성층(320) 사이에도 절연막을 형성하여 상기 빈공간(A)을 채울 수도 있다. 또는 상기 절연막(370)을 산화막으로 형성하는 과정에서 상기 반도체 기판(300)의 상부면의 표면과 상기 활성층(320)의 하부면의 표면 상에 산화막들을 형성할 수도 있다.
도 11c, 도 12d 및 도 13d를 참조하면, 상기 활성층(320)의 측면이 노출될 때까지 상기 절연막(370)을 제거한 다음, 상기 마스크(360)를 제거한다. 이어서, 상기 실리콘 질화막(340) 및 패드 산화막(330)을 제거하여 상기 활성층(320)의 상부면을 노출시킨다.
한편, 도 5a 내지 도 5c에 보이는 바와 같은 열산화 공정을 실시하여 상기 활성층(320)의 상부면 및 측면의 표면에 열산화층(도시하지 않음)을 형성 및 제거함으로써 상기 활성층(320)의 두께 및 폭을 감소시킬 수도 있다.
도 11d, 도 12e 및 도 13e를 참조하면, 활성층(320)의 상부면 및 측면들을 덮는 게이트 산화막(381) 및 게이트 패턴(G)을 형성한다. 이에 따라, 상기 활성층(320)의 상부면 및 양측면 상에 채널(C1)이 형성되는 삼중 핀펫(triple fin FET) 구조의 게이트가 형성된다. 이어서, 상기 게이트 패턴(G)의 측면에 절연막 스페이서(383)를 형성한다. 이후, 상기 게이트 패턴(G) 양단의 상기 활성층(320) 내에 이온을 주입하여 소오스/드레인(321)을 형성한다.
전술한 삼중 핀펫 구조의 게이트 형성 과정에서, 상기 게이트 하부에 상기 실리콘 질화막 및 상기 패드 산화막을 잔류시켜 이중 핀펫(dual fin FET) 구조의 게이트를 형성할 수도 있다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 15a 및 도 15b는 각각 도 14a 및 도 14b의 Ⅶ선을 따른 수직 단면도이고, 도 16a 및 도 16b는 각각 도 14a 및 도 14b의 Ⅷ선을 따른 수직 단면도이다.
먼저, 도 12c 및 도 13c에 보이는 바와 같이, 전술한 본 발명의 실시예에 따라 반도체 기판(300)과 활성층(320) 사이의 희생층(도시하지 않음)을 제거하여 빈공간(A)을 마련한다. 이와 같이 빈공간(A)을 마련됨에 따라, 상기 활성층(320) 그리고 상기 활성층(320) 상의 패드 산화막(330) 및 실리콘 질화막(340)으로 이루어지는 적층 패턴들(S2)이 형성된다. 절연막(370)은 상기 적층 패턴들(S2) 사이를 채운다. 절연막(370)은 상기 빈공간(A) 및 상기 적층패턴(S2)의 단부들과 접한다.
도 14a, 도 15a 및 도 16a를 참조하면, 상기 활성층(320)의 측면이 노출될 때까지 상기 절연막(370)을 제거한다. 이어서, 상기 실리콘 질화막(340) 상에 게이트 산화막(381) 및 게이트 전극을 이룰 전도막(382)을 형성하고, 상기 전도막(382) 상에 게이트 패턴 형상을 정의하는 마스크(400)를 형성한다.
도 14b, 도 15b 및 도 16b를 참조하면, 상기 마스크(400)로 덮이지 않은 상기 전도막(382), 상기 실리콘 질화막(340) 및 상기 패드 산화막(330)을 식각하여 게이트 패턴(G), 실리콘 질화막(341) 및 패드 산화막 패턴(331)을 형성한 다음, 상기 마스크(400)를 제거한다. 이에 따라, 상기 활성층(320)의 양측면 상에 채널(C2)이 형성되는 이중 핀펫 구조의 트랜지스터가 형성된다.
이하, 본 발명에 따른 반도체 소자의 구조적 특징을 설명한다.
도 9b를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(200), 상기 반도체 기판의 소자분리영역 상에 형성된 절연막(270), 빈공간(A)을 사이에 두고 상기 반도체 기판(200)으로부터 이격되며 상기 절연막(270)에 의해 지지를 받고, 상기 반도체 기판(200)과 유사한 격자상수를 갖는 활성층(220)을 포함한다. 또한 상기 반도체 소자는, 활성층(220) 상에 적층된 게이트 패턴(G)을 가질 수도 있다. 상기 게이트 패턴(G)은 활성층(220) 상에 적층된 게이트 산화막(281), 폴리실리콘 막(282), 실리사이드층(283) 및 마스크 절연막(284)으로 이루어질 수 있다. 또한 본 발명에 따른 반도체 소자는 활성층(121) 상에 형성된 소오스/드레인(286)을 가질 수도 있다.
도 10을 참조하면, 상기 게이트 패턴(G)은 상기 활성층(220) 내에 형성될 수도 있다. 또한, 상기 소오스/드레인(286)은 상기 게이트 패턴(G) 양단의 상기 활성층(220) 내에 형성될 수도 있다.
도 13e를 참조하면, 본 발명에 따른 반도체 소자의 게이트 산화막(381) 및 게이트 패턴(G)은 활성층(320)의 측면 및 상부면을 덮을 수도 있다.
도 16b를 참조하면, 상기 활성층(320)의 상부면은 절연막 즉, 패드 산화막패턴(331) 및 실리콘 질화막 패턴(341)으로 덮이고, 활성층(320)의 양측면이 상기 게이트(380)와 접할 수도 있다.
상기와 같이 이루어지는 본 발명은 반도체 기판 상에 에피택시얼 성장법으로 희생층 및 활성층을 형성하고, 상기 희생층을 선택적으로 제거하여 반도체 기판과 활성층 사이에 절연층을 갖는 SOI 기판을 마련한다. 이와 같이, 활성층을 에피택시얼 성장법으로 형성함으로써 두께 조절이 용이하다. 또한, 활성층의 접합, 분리 및 연마 공정을 생략할 수 있어 활성층을 두껍게 형성할 필요가 없기 때문에, 활성층의 소모를 방지할 수 있고, 대구경의 웨이퍼 상에 두꺼운 활성층을 형성할 필요가 없어 균일한 활성층을 얻을 수 있다. 따라서, 본 발명에 따라 형성된 SOI 기판을 이용하여 반도체 소자를 양산할 수 있으며 제조 단가를 낮출 수 있다.

Claims (44)

  1. 반도체 기판 상에 차례로 에피택시얼하게 성장된 희생층 및 활성층을 포함하는 적층패턴을 형성하되, 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 형성하고,
    상기 반도체 기판 상에 상기 적층패턴의 일부 측면과 접하는 지지패턴을 형성하고,
    상기 지지패턴과 접하지 않는 상기 적층패턴의 적어도 하나의 측면을 일 부 식각하여 노출시키고,
    상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련하는 것을 포함하는 에스오아이 기판 제조 방법.
  2. 제 1 항에 있어서,
    상기 지지패턴을 형성하는 것은,
    상기 적층패턴 형성 후 노출된 상기 반도체 기판 상에 상기 적층패턴의 모든 측면들과 접하는 지지층을 형성하고,
    상기 지지층을 패터닝하여 상기 희생층 및 상기 활성층의 일부 측면들과 접촉하도록 하는 것을 특징으로 하는 에스오아이 기판 제조 방법.
  3. 제 1 항에 있어서,
    상기 적층패턴을 형성하기 전, 상기 반도체 기판 상에 상기 적층패턴의 형성 영역을 둘러싸는 지지층을 형성하는 것을 더 포함하고,
    상기 적층패턴을 형성하는 것은, 상기 지지층 형성 후 노출된 상기 반도체 기판 상에 상기 희생층 및 상기 활성층을 형성하여 상기 희생층 및 상기 활성층의 측면들이 상기 지지층과 접하도록 하는 것을 포함하고,
    상기 지지패턴을 형성하는 것은, 상기 지지층을 패터닝하여 상기 희생층 및 상기 활성층의 일부 측면들과 접촉하도록 하는 것을 특징으로 하는 에스오아이 기판 제조 방법.
  4. 제 2 항에 있어서,
    상기 적층패턴을 형성하는 것은,
    상기 반도체 기판 상에 상기 희생층 및 상기 활성층을 차례로 성장시키고,
    상기 활성층 및 상기 희생층을 패터닝하는 것을 포함하는 에스오아이 기판 제조 방법.
  5. 제 1 항에 있어서,
    상기 빈공간을 마련한 후, 노출된 상기 활성층의 측면 및 상기 빈공간의 측면을 덮는 지지층을 형성하는 것을 더 포함하는 에스오아이 기판 제조 방법.
  6. 제 1 항에 있어서,
    상기 지지 패턴과 접하지 않은 상기 적층패턴의 적어도 하나의 측면을 일부 식각하는 것은, 상기 지지패턴과 접하지 않는 상기 희생층 및 상기 활성층의 일부들을 식각하는 것을 포함하는 에스오아이 기판 제조 방법.
  7. 제 1 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 반도체 기판과 상기 활성층 사이에 절연막을 형성하여 상기 빈공간을 채우는 것을 더 포함하는 에스오아이 기판 제조 방법.
  8. 제 1 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 하부 표면 및 상기 반도체 기판 상부 표면 상에 열산화층들을 형성하는 것을 더 포함하는 에스오아이 기판 제조 방법.
  9. 제 1 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 두께를 감소시키는 것을 더 포함하는 에스오아이 기판 제조 방법.
  10. 제 1 항에 있어서,
    상기 반도체 기판은 Si 기판이고, 상기 희생층 및 상기 활성층은 각각 SiGe층 및 Si층으로 형성하는 것을 특징으로 하는 에스오아이 기판 제조 방법.
  11. 반도체 기판 상에 지지패턴을 형성하고,
    상기 지지패턴 형성 후 노출된 상기 반도체 기판 상에 차례로 에피택시얼하게 성장되어 그 일부 측면들이 상기 지지패턴과 접하는 희생층 및 활성층을 형성하되, 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 형성하고,
    상기 지지패턴과 접하지 않는 상기 희생층 및 상기 활성층을 선택적으로 제거하여 상기 희생층 및 상기 활성층의 다른 측면들을 노출시키고,
    상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련하는 것을 포함하는 에스오아이 기판 제조 방법.
  12. 제 11 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 빈공간을 갖는 기판 상에 노출된 상기 활성층의 측면 및 상기 빈공간의 측면을 덮는 지지층을 형성하는 것을 더 포함하는 에스오아이 기판 제조 방법.
  13. 제 11 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 반도체 기판과 상기 활성층 사이에 절연막을 형성하여 상기 빈공간을 채우는 것을 더 포함하는 에스오아이 기판 제조 방법.
  14. 제 11 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 하부 표면 및 상기 반도체 기판 상부 표면 상에 열산화층들을 형성하는 것을 더 포함하는 에스오아이 기판 제조 방법.
  15. 제 11 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 두께를 감소시키는 것을 더 포함하는 에스오아이 기판 제조 방법.
  16. 제 11 항에 있어서,
    상기 반도체 기판은 Si 기판이고, 상기 희생층 및 상기 활성층은 각각 SiGe층 및 Si층으로 형성하는 것을 특징으로 하는 에스오아이 기판 제조 방법.
  17. 소자분리영역이 구비된 반도체기판을 제공하고,
    상기 반도체 기판 상에 차례로 에피택시얼하게 희생층 및 활성층을 성장시키되, 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 성장시키고,
    상기 활성층 및 상기 희생층을 패터닝하여 상기 소자분리영역의 상기 반도체 기판을 적어도 일부분 노출시키고,
    노출된 상기 반도체 기판 상에 상기 패터닝된 상기 희생층 및 상기 활성층의 측면들과 접하는 제1 소자분리막을 형성하고,
    상기 제1 소자분리막으로 덮이지 않은 상기 희생층 및 활성층의 일부 측면들을 노출시키고,
    상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련하되, 상기 제1 소자분리막을 상기 활성층의 지지층으로 이용하고,
    노출된 상기 활성층의 측면 및 상기 빈공간의 측면을 덮는 제2 소자분리막을 형성하고,
    상기 활성층 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 제2 소자분리막을 형성한 후, 상기 제1 소자분리막 및 상기 제2 소자분리막의 일부를 제거하여 상기 활성층의 측면을 노출시키는 것을 더 포함하고,
    상기 게이트 전극을 형성하는 것은, 상기 활성층의 상부면 및 측면을 덮는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 활성층의 측면을 노출시킨 후,
    싱기 활성층의 측면의 표면을 산화시키는 것을 더 포함하는 반도체 소자 제조 방법.
  20. 제 17 항에 있어서,
    상기 게이트 전극을 형성하는 것은,
    상기 활성층을 선택적으로 식각하여 트렌치를 형성하고,
    상기 트렌치 내에 상기 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  21. 제 17 항에 있어서,
    상기 제1 소자분리막을 형성하는 것은,
    상기 노출된 상기 반도체 기판 상에 상기 활성층 및 상기 희생층의 모든 측면들과 접하는 절연막을 형성하고,
    상기 절연막을 패터닝하여 상기 활성층 및 상기 희생층의 일부 측면들을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  22. 제 17 항에 있어서,
    상기 활성층 및 상기 희생층의 일부 측면들을 노출시키는 것은, 상기 제1 소자분리막과 접하지 않는 상기 활성층 및 상기 희생층의 일부를 제거하는 것을 포함 하는 반도체 소자 제조 방법.
  23. 제 17 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 반도체 기판과 상기 활성층 사이에 절연막을 형성하여 상기 빈공간을 채우는 것을 더 포함하는 반도체 소자 제조 방법.
  24. 제 17 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 하부 표면 및 상기 반도체 기판 상부 표면 상에 열산화막들을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  25. 제 17 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 두께를 감소시키는 것을 더 포함하는 반도체 소자 제조 방법.
  26. 제 17 항에 있어서,
    상기 반도체 기판은 Si 기판이고, 상기 희생층 및 상기 활성층은 각각 SiGe층 및 Si층으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 소자분리영역이 구비된 반도체기판을 제공하고,
    상기 반도체 기판 상에 소자분리영역을 덮는 절연막을 형성하고,
    상기 절연막에 의해 노출된 상기 반도체 기판 상에 그 측면들이 상기 절연막과 접하는 희생층 및 활성층을 차례로 에피택시얼하게 성장시키되, 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 성장시키고,
    상기 절연막을 패터닝하여 상기 희생층 및 상기 활성층의 일부 측면들을 덮으며 상기 희생층 및 상기 활성층의 적어도 하나의 측면을 노출시키는 제1 소자분리막을 형성하고,
    상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련하되, 상기 제1 소자분리막을 상기 활성층의 지지층으로 이용하고,
    노출된 상기 활성층 및 상기 빈공간의 측면들을 덮는 제2 소자분리막을 형성하고,
    상기 활성층 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  28. 제 27 항에 있어서,
    상기 제2 소자분리막을 형성한 후, 상기 제1 소자분리막 및 상기 제2 소자분리막의 일부를 제거하여 상기 활성층의 측면을 노출시키는 것을 더 포함하고,
    상기 게이트 전극을 형성하는 것은, 상기 활성층의 상부면 및 측면을 덮는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  29. 제 28 항에 있어서,
    상기 활성층의 측면을 노출시킨 후,
    싱기 활성층의 측면의 표면을 산화시키는 것을 더 포함하는 반도체 소자 제조 방법.
  30. 제 27 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 반도체 기판과 상기 활성층 사이에 절연막을 형성하여 상기 빈공간을 채우는 것을 더 포함하는 반도체 소자 제조 방법.
  31. 제 27 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 두께를 감소시키는 것을 더 포함하는 반도체 소자 제조 방법.
  32. 제 27 항에 있어서,
    상기 반도체 기판은 Si 기판이고, 상기 희생층 및 상기 활성층은 각각 SiGe층 및 Si층으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  33. 소자분리영역이 구비된 반도체 기판을 제공하고,
    상기 반도체 기판 상에 상기 소자분리영역의 일부를 덮는 제1 소자분리막을 형성하고,
    상기 제 1소자분리막에 의해 노출된 상기 반도체 기판 상에 그 일부 측면들이 상기 제1 소자분리막과 접하는 희생층 및 활성층을 차례로 에피택시얼하게 성장시키되, 상기 희생층은 상기 반도체 기판 및 상기 활성층에 대해 식각선택비를 갖는 물질층으로 성장시키고,
    상기 제1 소자분리막과 접하지 않는 상기 활성층 및 상기 희생층을 선택적으로 식각하여 상기 희생층 및 상기 활성층의 다른 측면들을 노출시키고,
    상기 희생층을 선택적으로 제거하여 상기 반도체 기판과 상기 활성층 사이에 빈공간(void space)을 마련하되, 상기 제1 소자분리막을 상기 활성층의 지지층으로 이용하고,
    노출된 상기 활성층의 측면 및 상기 빈공간의 측면을 덮는 제2 소자분리막을 형성하고,
    상기 활성층 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  34. 제 33 항에 있어서,
    상기 제2 소자분리막을 형성한 후, 상기 제1 소자분리막 및 상기 제2 소자분리막의 일부를 제거하여 상기 활성층의 측면을 노출시키는 것을 더 포함하고,
    상기 게이트 전극을 형성하는 것은, 상기 활성층의 상부면 및 측면을 덮는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  35. 제 34 항에 있어서,
    상기 활성층의 측면을 노출시킨 후,
    싱기 활성층의 측면의 표면을 산화시키는 것을 더 포함하는 반도체 소자 제조 방법.
  36. 제 34 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 반도체 기판과 상기 활성층 사이에 절연막을 형성하여 상기 빈공간을 채우는 것을 더 포함하는 반도체 소자 제조 방법.
  37. 제 33 항에 있어서,
    상기 빈공간을 마련한 후,
    상기 활성층의 두께를 감소시키는 것을 더 포함하는 반도체 소자 제조 방법.
  38. 제 33 항에 있어서,
    상기 반도체 기판은 Si 기판이고, 상기 희생층 및 상기 활성층은 각각 SiGe층 및 Si층으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  39. 반도체 기판;
    상기 반도체 기판 상에 형성된 소자분리막;
    빈공간을 사이에 두고 상기 반도체 기판으로부터 이격되며 상기 소자분리막에 의해 지지되되, 상기 반도체 기판과 유사한 격자상수를 갖는 활성층;및
    상기 활성층의 상부면 위 및 상기 활성층 내에 형성된 게이트전극을 포함하는 반도체 소자.
  40. 삭제
  41. 제 39 항에 있어서,
    상기 게이트 전극은 상기 활성층의 측면을 덮는 것을 특징으로 하는 반도체 소자.
  42. 삭제
  43. 제 39 항에 있어서,
    상기 활성층의 하부 표면 및 상기 반도체 기판의 상부 표면 상에 형성된 절연막들을 더 포함하는 반도체 소자.
  44. 제 39 항에 있어서,
    상기 반도체 기판은 Si 기판이고, 상기 활성층은 Si 에피택시얼층인 것을 특징으로 하는 반도체 소자.
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