KR100649874B1 - 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명에 따르면, 에스오아이(SOI) 기판 상에 게이트 절연층 및 제1 게이트 전도체층을 형성하고 식각하여 제1 게이트 전도층 패턴, 게이트 절연층 패턴 및 실리콘층 패턴을 형성한다. 제1 게이트 전도층 패턴의 상측 표면을 노출하는 소자분리 절연층을 형성하고, 제2 게이트 전도체층을 형성한 후, 마스크 패턴을 형성한 후, 식각하여 게이트를 형성한다. 게이트의 측벽에 실리콘층 패턴 상을 노출하는 스페이서를 형성하고, 실리콘층 패턴 상에 소오스 및 드레인 전도체층을 형성한 후, 마스크 패턴을 제거한다. 게이트 및 소오스 및 드레인 전도체층에 선택적으로 접촉하는 샐리사이드(salicide)층을 형성하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법을 제시한다.
SOI, 게이트, 누설 전류
Description
도 1 내지 도 8은 본 발명의 실시예에 따른 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 에스오아이 웨이퍼(SOI wafer)를 이용한 트랜지스터 제조 방법에 관한 것이다.
종래의 트랜지스터에 제조 방법은 실리콘(Si) 기판 내에 소자분리 산화막 및 소오스/드레인 영역(source/drain region)이 위치하게 트랜지스터 구조를 형성하고 있다. 따라서, 소오스/드레인 영역이 실리콘 기판 아래에 존재하고 있으므로, 소오스/드레인 저항을 감소시키는 것이 어렵다.
또한, 소자분리 산화막이 얕은 트렌치 소자분리(STI) 과정에 의해 형성되고 있어, SIT에 기인된 스트레스(stress)에 대한 영향으로 인해, 트랜지스터 소자의 특성 열화가 발생할 수 있다. 또한, 디보트(divot) 현상, 예컨대, 웨이퍼가 말리는(wrap around) 현상으로 인한, 비정상적인 험프(hump) 현상뿐만 아니라, STI 가장 자리(edge)에 의한 누설 전류(leakage current)를 조절하기 어려운 문제점이 발생되고 있다.
따라서, 소오스/드레인 저항의 감소를 구현할 수 있고, 또한 누설 전류 감소를 구현하여 소자 신뢰성을 확보할 수 있는 트랜지스터 소자의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 소오스/드레인 저항의 감소를 구현할 수 있고, 또한 누설 전류 감소를 구현하여 소자 신뢰성을 확보할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 기판부, 중간 절연층 및 실리콘층의 에스오아이(SOI) 기판 상에 게이트 절연층 및 제1 게이트 전도체층을 형성하는 단계, 상기 제1 게이트 전도체층, 상기 게이트 절연층 및 상기 실리콘층을 선택적으로 식각하여 제1 게이트 전도층 패턴, 게이트 절연층 패턴 및 실리콘층 패턴을 형성하는 단계, 상기 제1 게이트 전도층 패턴의 상측 표면을 노출하는 소자분리 절연층을 형성하는 단계, 상기 제1 게이트 전도층 패턴 상에 제2 게이트 전도체층을 형성하는 단계, 상기 제2 게이트 전도층 상에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴에 의해 노출되는 상기 제2 게이트 전도층 및 상기 제1 게이트 전도층 패턴, 상기 게이트 절연층 패턴을 식각하여 상기 제2 게이트 전도층 및 상기 제1 게이트 전도층 패턴으로부터 패터닝된 게이트를 형성하는 단계, 상기 게 이트의 측벽에 상기 실리콘층 패턴 상을 노출하는 스페이서를 형성하는 단계, 상기 노출되는 실리콘층 패턴 상에 소오스 및 드레인 전도체층을 형성하는 단계, 상기 게이트를 노출하게 상기 마스크 패턴을 제거하는 단계, 및 상기 게이트, 소오스 및 드레인 전도체층에 선택적으로 접촉하는 샐리사이드(salicide)층을 형성하는 단계를 포함하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법을 제시한다.
상기 소자분리 절연층을 형성하는 단계는, 상기 제1 게이트 전도층 패턴을 덮는 절연층을 2000 내지 5000Å 두께로 형성하는 단계; 및 상기 제1 게이트 전도층 패턴의 상측 표면이 노출되게 상기 절연층을 화학기계적연마(CMP)하는 단계를 포함할 수 있다.
상기 게이트를 형성하는 식각은 상기 게이트 절연층 패턴을 식각 정지층으로 사용하여 수행될 수 있다.
상기 소오스 및 드레인 전도체층을 형성하는 단계는, 상기 마스크 패턴을 덮는 전도체층을 증착하는 단계; 상기 마스크 패턴을 연마 정지층을 사용하여 상기 전도체층을 화학기계적연마하는 단계; 및 상기 소자분리 절연층의 상측 표면이 노출되게 상기 전도체층을 식각하여 리세스(recess)시키는 단계를 포함할 수 있다.
상기 게이트 및 상기 소오스 및 드레인 전도체층은 폴리실리콘층을 포함하여 형성되고, 상기 샐리사이드층은 티타늄, 코발트, 탄탈륨 또는 니켈의 샐리사이드로 형성될 수 있다.
본 발명에 따르면, 소오스/드레인 저항의 감소를 구현할 수 있고, 또한 누설 전류 감소를 구현하여 소자 신뢰성을 확보할 수 있는 반도체 소자의 트랜지스터 형 성 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는, 실리콘 기판 상부에 소오스/드레인 영역을 형성함으로써 소오스/드레인 저항의 감소를 통한 전류 성능(current performance) 향상시키고, STI 과정에 의해 기인된 스트레스에 대한 영향을 감소시키며, 기존 STI 과정 진행 시에 발생되는 디보트(divot)에 영향을 없앰으로써 소자의 신뢰성 확보하고, 기존 STI 과정에서 발생되는 STI 가장자리에 의한 누설 전류를 감소시킬 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 에스오아이 웨이퍼(SOI wafer)를 이용한 트랜지스터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, SOI 기판(100) 상에 게이트 절연층(200)과 제1 게이트 전도체층(300)을 차례로 형성한 다음, 제1 마스크 패턴(410)을 형성한다. SOI 기판(100)은 기판부(110) 상에 중간 절연층(130) 및 실리콘층(150)이 형성된 구조를 가진다.
도 2를 참조하면, 제1 마스크 패턴(410)을 이용한 건식 식각 방법으로 제1 게이트 전도체층(300)과 게이트 절연층(200) 및 SOI 기판(100) 상부의 실리콘층(150)을 식각한다. 이에 따라, 제1 게이트 전도층 패턴(301), 게이트 절연층 패턴(201) 및 실리콘층 패턴(151)이 형성된다. 다음에, 제1 마스크 패턴(410)을 제거하고, 제1 절연층을 2000 내지 5000Å 두께로 증착한 다음 화학기계적연마(CMP) 방법을 이용하여 소자분리 절연층(500)을 형성한다.
여기서, CMP 방법을 이용하여 소자분리 절연층(500)을 형성할 때, 제1 게이 트 전도층 패턴(301)은 CMP 정지층(stop layer)로 이용된다.
도 3을 참조하면, 제2 게이트 전도체층(600)과 제2 마스크 절연층(700)을 차례로 증착한 다음, 제3 마스크 패턴(430)을 형성한다.
도 4를 참조하면, 제3 마스크 패턴(430)을 이용하여 건식 식각 방법으로 제2마스크 패턴(701)을 실리콘 질화물의 하드 마스크(hard mask)로 형성하고, 이를 이용한 건식 식각으로 제2 게이트 패턴(601) 및 제1 게이트 패턴(303)을 형성한 다음 제3 마스크 패턴(430)을 제거한다. 여기서, 건식 식각 방법으로 식각을 진행할 때, 게이트 절연층 패턴(201)은 식각 정지층으로 이용된다. 이때, 소자분리 절연층(500)의 측벽에 제1 게이트 전도체층 패턴(301)의 잔류부(305)가 스페이서(spacer) 형태로 잔류될 수 있다.
도 5를 참조하면, 실리콘 산화물 절연층의 스페이서층을 증착한 다음 전면 식각(etch back) 방법을 이용하여 스페이서(800) 및 이에 따른 게이트 절연층의 패턴(203)을 형성한다.
도 6을 참조하면, 소오스/드레인 전도체를 증착한 다음 CMP 방법을 이용하여 평탄화하여 소오스/드레인 전도체층(900)을 형성한다. 여기서, CMP 방법을 이용하여 소오스/드레인 전도체층(900)을 형성할 때 제2 마스크 패턴(701)은 CMP 정지층으로 이용된다.
도 7을 참조하면, 전면 식각 방법을 이용하여 소오스/드레인 전도체층(900)을 리세스(recess)하여 높이가 낮아진 리세스된 소오스/드레인 전도체층(901)을 형성하며, 스페이서(800)의 측부를 노출한다.
도 8을 참조하면, 습식 식각으로 제2 마스크 패턴(701)을 제거한 다음, 노출된 소오스/드레인 전도체층(901) 및 제2 게이트 패턴(601)에 샐리사이드(salicide)를 진행하여, 제2 게이트 패턴(601) 상의 제1 샐리사이드막(307) 및 소오스/드레인 전도체(901) 상에 제2 샐리사이드막(907)을 형성한다.
제1 및 제2 게이트를 위한 층 및 소오스 및 드레인 전도체층은 동일한 도전층, 예컨대, 폴리실리콘층을 포함하여 형성될 수 있다. 또한, 샐리사이드막(307, 907)은 티타늄(Ti)계, 코발트(Co)계, 탄탈륨(Ta)계, 니켈(Ni)계의 샐리사이드를 포함하여 형성될 수 있다.
상술한 본 발명에 따르면, 소오스/드레인 영역의 저항을 감소시키는 것이 가능하다. STI 과정에 의해 기인된 스트레스에 대한 영향을 최소화하는 것이 가능하다. 기존 STI 과정 진행 시에 발생되는 디보트(divot)에 영향을 없앰으로써 소자의 신뢰성 확보가 가능하다. 기존 STI 과정에서 발생되는 STI 가장자리에 의한 누설 전류를 최소화하는 것이 가능하다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (5)
- 기판부, 중간 절연층 및 실리콘층의 에스오아이(SOI) 기판 상에 게이트 절연층 및 제1 게이트 전도체층을 형성하는 단계:상기 제1 게이트 전도체층, 게이트 절연층 및 실리콘층을 선택적으로 식각하여 제1 게이트 전도층 패턴, 게이트 절연층 패턴 및 실리콘층 패턴을 형성하는 단계;상기 제1 게이트 전도층 패턴의 상측 표면을 노출하는 소자분리 절연층을 형성하는 단계;상기 제1 게이트 전도층 패턴 상에 제2 게이트 전도체층을 형성하는 단계;상기 제2 게이트 전도층 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 노출되는 상기 제2 게이트 전도층 및 상기 제1 게이트 전도층 패턴, 상기 게이트 절연층 패턴을 식각하여 상기 제2 게이트 전도층 및 상기 제1 게이트 전도층 패턴으로부터 패터닝된 게이트를 형성하는 단계;상기 게이트의 측벽에 상기 실리콘층 패턴 상을 노출하는 스페이서를 형성하는 단계;상기 노출되는 실리콘층 패턴 상에 소오스 및 드레인 전도체층을 형성하는 단계;상기 게이트를 노출하게 상기 마스크 패턴을 제거하는 단계; 및상기 게이트 및 상기 소오스 및 드레인 전도체층에 선택적으로 접촉하는 샐 리사이드(salicide)층을 형성하는 단계를 포함하는 것을 특징으로 하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 소자분리 절연층을 형성하는 단계는상기 제1 게이트 전도층 패턴을 덮는 절연층을 2000 내지 5000Å 두께로 형성하는 단계; 및상기 제1 게이트 전도층 패턴의 상측 표면이 노출되게 상기 절연층을 화학기계적연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 게이트를 형성하는 식각은 상기 게이트 절연층 패턴을 식각 정지층으로 사용하여 수행되는 것을 특징으로 하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 소오스 및 드레인 전도체층을 형성하는 단계는상기 마스크 패턴을 덮는 전도체층을 증착하는 단계;상기 마스크 패턴을 연마 정지층을 사용하여 상기 전도체층을 화학기계적연 마하는 단계; 및상기 소자분리 절연층의 상측 표면이 노출되게 상기 전도체층을 식각하여 리세스(recess)시키는 단계를 포함하는 것을 특징으로 하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 게이트 및 상기 소오스 및 드레인 전도체층은 폴리실리콘층을 포함하여 형성되고, 상기 샐리사이드층은 티타늄, 코발트, 탄탈륨 또는 니켈의 샐리사이드로 형성되는 것을 특징으로 하는 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법.
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