JP4299791B2 - Ｃｍｏｓデバイスのゲート構造を作製する方法 - Google Patents

Ｃｍｏｓデバイスのゲート構造を作製する方法 Download PDF

Info

Publication number
JP4299791B2
JP4299791B2 JP2005002906A JP2005002906A JP4299791B2 JP 4299791 B2 JP4299791 B2 JP 4299791B2 JP 2005002906 A JP2005002906 A JP 2005002906A JP 2005002906 A JP2005002906 A JP 2005002906A JP 4299791 B2 JP4299791 B2 JP 4299791B2
Authority
JP
Japan
Prior art keywords
gate
polysilicon
layer
trench
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005002906A
Other languages
English (en)
Other versions
JP2005197753A (ja
Inventor
ビクター・ク
アン・スティーゲン
シンチェン・シー・ワン
クオン・ホン・ウォン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2005197753A publication Critical patent/JP2005197753A/ja
Application granted granted Critical
Publication of JP4299791B2 publication Critical patent/JP4299791B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、高性能半導体デバイス、特に金属ゲート電極を用いた高性能ＣＭＯＳ集積デバイスの製造に関する。
ＣＭＯＳデバイスの小型化が進むにつれて、ＣＭＯＳデバイスのゲート誘電体の厚さも２０Åをかなり下回るほど薄くなっている。これにより、ゲート漏れ電流が著しく増大し、ポリシリコン・ゲート構造からのドーパントの拡散も著しく大きくなっている（ポリ・デプレッション効果と呼ばれることが多い）。
現在は、金属やシリサイドなど、ドーピングしたポリシリコンの代わりになるものを用いて、ポリ・デプレッション効果を緩和し、漏れ電流を抑制することにより、高度に集積されたＣＭＯＳデバイスの電気的性能を確保している。シリサイド・ゲートは、通常、ｎ＋領域およびｐ＋領域を有するポリシリコン・ゲートをシリサイド形成用金属（例えばＣｏ）の層で覆い、その後金属シリサイドに転化する「サリサイド」プロセスで形成される。
図１から図３は、通常のポリシリコン・ゲート構造を示す概略図である。図１は、ｎ＋ポリシリコン・ゲート１１およびｐ＋ポリシリコン・ゲート１２を含む構造１０を示す平面図である。図１に示すように、ｎ＋領域とｐ＋領域は接触している。この構造は、ＳＲＡＭデバイスでよく見られる構造である。ゲート構造の上面は、一般にハードマスク（通常は窒化物）１７で被覆される。エッチ・ストップ窒化物層１３およびＨＤＰ酸化物１４を、ゲート領域の上に堆積させてある。（より低温での処理を可能にするために、酸化物領域１４はＢＰＳＧではなくＨＤＰ酸化物であることが好ましい。）図２は、基板１を覆うゲート酸化物層１５上に形成されたゲート領域１１および１２を示す、長手方向断面図である。図３は、ポリシリコン・ゲートの片側の窒化物スペーサ１６、エッチ・ストップ窒化物層１３およびＨＤＰ酸化物１４を示す、横方向断面図である。ゲート構造をシリサイドに転化するには、エッチ・ストップ１３およびハードマスク１７をゲートの頂部から除去し、ポリシリコンの上にシリサイド形成用金属の層１８を堆積させることになる（図４参照）。次いで、サリサイド・プロセス（詳細は当技術分野で既知である）を行って、ポリシリコン領域１１および１２をそれぞれ領域１９ａおよび１９ｂを有するシリサイド層に転化する（図５）。
米国特許出願１０／７０７７５７
ポリシリコン領域１１と１２とではドーピングに違いがあるので、組成の異なるシリサイド領域が形成されることになる。例えば、領域１９ａではＣｏｘＳｉｙとなり、領域１９ｂではＣｏｗＳｉｚとなる。これにより、領域１９ａと領域１９ｂの界面付近に、高抵抗領域が形成されることになる。さらに、ゲート領域１９ａおよびゲート領域１９ｂ（それぞれＮＦＥＴゲートおよびＰＦＥＴゲートになる）には、異なる応力を加えることが望ましい。したがって、これら複数のポリシリコン・ゲート領域を、ブランケット金属層を用いて同時にシリサイドに転化するのではなく別々にシリサイドに転化するシリサイド・ゲート・プロセスが必要とされている。
本発明は、半導体デバイス用の、内部スペーサを有するゲート構造を作製する方法を提供することによって、上述の必要に応えるものである。本発明の第１の態様によれば、これは、最初にゲート領域中の材料を除去して基板の一部分を露出させ、基板の露出部分の上にゲート誘電体を形成し、次いでゲート誘電体および誘電体材料を覆う内部スペーサ層を形成することによって行われる。次いで、内部スペーサ層を覆うシリコン層を形成する。次いで、この構造を平坦化し（すなわち、シリコン層の第１の部分および内部スペーサ層の第１の部分を除去し）、隣接する誘電体材料の上面を露出させ、シリコン層の第２の部分および内部スペーサ層の第２の部分がゲート領域中に残って該上面と同一平面となる表面を有するようにする。次いで、シリコン層の第２の部分からシリサイド・ゲート構造を形成し、内部スペーサ層の第２の部分によってシリサイド・ゲート構造を誘電体材料から分離する。
半導体デバイスは、内部スペーサ層によって覆われた界面を間に有する第１のゲート領域および第２のゲート領域を含むことができる。デバイスが２つのゲート領域を有するときには、上述のプロセスを両方のゲート領域で使用して、別個のシリサイド構造を内部スペーサによって分離された状態で生成することができる。
本発明の第２の態様によれば、ゲート構造（誘電体材料に隣接する）の作製は、ゲート領域中の材料を除去して基板の一部分を露出させ、その露出部分の上に仮ゲート誘電体を形成し、ゲート誘電体および誘電体材料を覆う内部スペーサ層を形成することにより行われる。仮ゲート誘電体および内部スペーサ層の第１の部分を除去し、誘電体材料の上面を露出させ、基盤の一部分を再度露出させる。その基板の露出部分の上に新たなゲート誘電体を形成し、次いで、内部スペーサ層を覆い、かつ誘電体材料の上面を覆うシリコン層を形成する。次いで、この構造を平坦化し（すなわち、シリコン層の第１の部分を除去し）、誘電体材料の上面を露出させ、シリコン層の第２の部分がゲート領域内に残って該上面と同一平面となる表面を有するようにする。次いで、シリコン層の第２の部分からシリコン・ゲート構造を形成する。
半導体デバイスは、通常はウェハ上に作製され、内部スペーサ層およびシリコン層はそれぞれ、ウェハ上にブランケット窒化物層およびブランケット・シリコン層を堆積させることによって形成される。
本発明の別の態様によれば、基板上にゲート構造を有する半導体デバイスが提供される。このゲート構造は、上面を有する誘電体材料と隣接しており、ゲート領域中の基板の一部分を覆い、かつこれと接触するゲート誘電体を含む。また、この構造は、誘電体材料と接触した内部スペーサ層と、該上面と同一平面となる上側表面を有するシリサイド構造とを含む。ゲート領域は、底部と側壁とを有するトレンチとみなすこともでき、このとき、ゲート誘電体がトレンチの底部を覆い、内部スペーサ層がトレンチの側壁と接触し、シリサイド構造がトレンチを充填している。特に、ゲート領域は、内部スペーサ層の一部分によって分離された第１のシリサイド構造および第２のシリサイド構造を有することができる。
ポリシリコン・ゲート・スタックを基板上に構築し、ソース領域およびドレイン領域を形成した後に除去する置換ゲート・プロセスの一部として、本発明の実施形態について説明する。図１から図３に示すｎ＋ポリシリコン・ゲート１１およびｐ＋ポリシリコン・ゲート１２を有する代表的なゲート構造が、本明細書で説明する本発明の実施形態の始点となる。
第１の実施形態：内部スペーサのためのブランケット窒化物層
この実施形態では、通常はシリコン窒化物で構成される内部スペーサを、ポリシリコン・ゲートを除去することによって形成されるトレンチ中に形成する。この内部スペーサにより、複数のシリサイド・ゲートを異なる領域に別々に形成することが可能になる。図６は、このプロセスの開始時におけるこの構造を示す横方向断面図であり、ハードマスク１７およびゲート領域１２を覆うエッチ・ストップ窒化物１３およびＨＤＰ酸化物１４と、ポリシリコン・ゲートの片側の窒化物スペーサ１６とを示している。図６に示すように、この構造は、窒化物堆積プロセスおよび酸化物堆積プロセスの後に平坦化されている。構造全体（ｎ＋領域およびｐ＋領域の両方）をさらに平坦化して、ハードマスク１７を露出させる（図７参照）。
この時点で、ｎ＋ゲート領域１１（図示せず）を覆うハードマスクは、フォトレジスト５０で覆われており、露出しているハードマスクは、領域１２を覆うハードマスクだけである。露出したハードマスク１７を除去し、その後、その下にあるｐ＋ポリシリコン・ゲート１２およびゲート酸化物１５も除去する（図８参照）。このようにして、その底部で基板１の一部分が露出しているトレンチ５５を形成する。
フォトレジスト５０を除去した後で、トレンチ５５の底部の露出した基板上に新たなゲート誘電体６１を形成する。このゲート誘電体は、有機分子蒸着（ＭＯＣＶＤ）または原子層堆積（ＡＬＤ）によって堆積させた熱酸化物または高ｋ材料にすることができる。次いで、トレンチの側壁およびゲート誘電体を覆うようにブランケット窒化物層６２を堆積させる（図９参照）。この時点で、窒化物層６２が、ゲート領域１２とゲート領域１１の界面の位置の側壁も含めてトレンチ５５の側壁全体を覆っていることに留意されたい。これは、長手方向にしか延びず、したがって各ゲート領域を互いに分離することができない、以前に形成したスペーサ１６とは対照的である。
次いで、ブランケット・ポリシリコン層７１を堆積させて、窒化物層６２を覆い、トレンチ５５を充填する（図１０参照）。平坦化プロセス、好ましくは化学機械研磨（ＣＭＰ）を行い、ＨＤＰ酸化物の上面からポリシリコンおよび窒化物を除去し、窒化物内部スペーサ６３を備えたポリシリコン・ゲート７２がトレンチ中に残るようにする（図１１参照）。次いで、当技術分野で既知のプロセスを用いて、ポリシリコン・ゲート７２をシリサイドに転化する（シリサイド形成後のアニーリングやウェット・エッチングも含む）。この時点で、その他のポリシリコン・ゲート領域（この実施形態ではｎ＋領域１１）は、最初のハードマスク１７の一部分で覆われたままであるため、上述のゲート置換およびシリサイド化の影響を受けないことを強調しておく。
この実施形態のプロセスでは、次に、図１２から図１９に示すように、ｎ＋ポリシリコン・ゲート領域１１の置換およびシリサイド化を行う。図１２は、ｐ＋ポリシリコン・ゲート領域内のシリサイド化プロセス後の構造を示す長手方向断面図である（図２と比較されたい）。図１２は、図１１に示す構造の代替図であると理解することもできる。図１２に示すように、内部スペーサ６３は、シリサイド・ゲート構造７３が収まっているトレンチの側壁を覆い、特に、ｎ＋ポリシリコン領域１１との境界を覆っている。ハードマスク１７の残りの部分を除去する（図１３参照）。ポリシリコン・ゲートおよびその下にあるゲート酸化物１５を除去し、上述のトレンチ５５に類似したトレンチを形成し、ゲート領域内の基板１の一部分を露出させ、領域間の界面において内部スペーサ６３を露出させる（図１４）。
基板の露出部分の上に新たなゲート誘電体９１を形成する。上述のように、このゲート誘電体は、ＭＯＣＶＤまたはＡＬＤで堆積させた熱酸化物または高誘電率（ｋ）材料にすることができる。次いで、ブランケット窒化物層９２を堆積させ、トレンチの側壁およびゲート誘電体９１を覆い、シリサイド構造７３も覆う（図１５参照）。ブランケット・ポリシリコン層９５を堆積させてトレンチを充填する（図１６）。層９５は、窒化物層９２によってシリサイド構造７３から分離されている。次いで、この構造を平坦化し、トレンチの外側のポリシリコンを除去する。残ったポリシリコンを転化してシリサイド９８にする（図１７）。最後に、窒化物層９２をエッチングして、窒化物層が内部スペーサ９３となり、シリサイド構造７３が再度露出するようにする（図１８）。２つの領域にシリサイド構造を構築する際に使用する材料およびプロセスは互いに無関係であることに留意されたい。したがって、デバイスの設計／性能要件をより良好に満たすように、シリサイド７３（以前はｐ＋ゲート１２であった領域にある）とシリサイド９８（以前はｎ＋ゲート１１であった領域にある）が異なる組成および異なる性質を有することもある。
その後、シリサイド構造７３および９３両方の上に金属層９９を堆積させ、両領域に対する電気的接点を作製することができる（図１９）。
図１８および図１９に示すように、この実施形態では、２つの内部スペーサ６３および９３により、シリサイド構造７３と９８とをその界面において分離している。図２と比較すると、以前のｎ＋ポリシリコン・ゲート領域およびｐ＋ポリシリコン・ゲート領域が、それぞれ内部スペーサを有するシリサイド・ゲート領域に転化されており、これらの内部スペーサはゲート領域間の境界で互いに接触していることが分かる。異なるシリサイド構造の分離に関しては、第２の内部スペーサ９３の形成が任意選択であり、界面を覆っているのが内部スペーサ６３のみであってもよいことは理解されるであろう。
第２の実施形態：エッチングした窒化物層
この実施形態では、ブランケット窒化物層６２をエッチングして、トレンチの側壁のみが内部スペーサで覆われるようにする。図９に示す状態まで（すなわちブランケット窒化物層６２がトレンチの側壁および底部を覆う状態まで）、第１の実施形態で述べたようにゲート構造を処理する。次いで、反応性イオン・エッチング（ＲＩＥ）などの方向性プロセスを用いて、層６２をエッチングする。このプロセスの結果、窒化物層６２および薄いゲート酸化物６１がトレンチの底部から除去され、基板１が再度露出する。また、トレンチの上部に最も近い窒化物層の縁部が低くなり、より丸みを帯びた形状となる（図２０参照）。トレンチの底部に新たなゲート誘電体１１０を形成し、トレンチを充填するブランケット・ポリシリコン層を堆積させる（図２１）。次いで、ポリシリコン層１１２を平坦化して、他方のゲート領域を覆うハードマスク１７を再度露出させ、トレンチの周囲のＨＤＰ酸化物１４を再度露出させる。次いで、トレンチ内に残るポリシリコンを転化してシリサイド１１５にする（図２２）。
特定の実施形態に関連して本発明について説明したが、前述の説明に鑑みて、多数の代替形態、修正形態および変更形態が当業者には明らかであることは明白である。したがって、本発明は、本発明の範囲および趣旨ならびに頭記の特許請求の範囲内に含まれるこのような全ての代替形態、修正形態および変更形態を包含するものとする。
ｎ＋ポリシリコン領域およびｐ＋ポリシリコン領域を有する代表的なＣＭＯＳゲート構造を示す概略平面図である。 図１のゲート領域を示す長手方向断面図である。 図１のゲート領域を示す横方向断面図である。 ｎ＋ポリシリコン・ゲート領域およびｐ＋ポリシリコン・ゲート領域をシリサイドに転化する代表的なプロセスを示す長手方向断面図である。 ｎ＋ポリシリコン・ゲート領域およびｐ＋ポリシリコン・ゲート領域をシリサイドに転化する代表的なプロセスを示す長手方向断面図である。 本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第２の実施形態による、内部スペーサを使用してゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第２の実施形態による、内部スペーサを使用してゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。 本発明の第２の実施形態による、内部スペーサを使用してゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
符号の説明
１１ ｎ＋ポリシリコン・ゲート
１２ ｐ＋ポリシリコン・ゲート
１３ エッチ・ストップ窒化物
１４ ＨＤＰ酸化物
１５ ゲート酸化物
１６ 窒化物スペーサ
１７ ハードマスク
５０ フォトレジスト
５５ トレンチ
６１ ゲート誘電体
６２ ブランケット窒化物層
６３ 窒化物内部スペーサ
７１ ブランケット・ポリシリコン層
７２ ポリシリコン・ゲート
７３ シリサイド・ゲート構造


Claims (8)

  1. ＣＭＯＳデバイスのゲート構造を作製する方法であって、
    基板上に形成されたゲート酸化物層と、該ゲート酸化物層上に掲載されたＰ＋ポリシリコン・ゲート及び該Ｐ＋ポリシリコン・ゲートに接するＮ＋ポリシリコン・ゲートと、前記Ｐ＋ポリシリコン・ゲート及び前記Ｎ＋ポリシリコン・ゲートの上に形成されたハードマスクと、前記Ｐ＋ポリシリコン・ゲート及び前記Ｎ＋ポリシリコン・ゲートの側壁に形成されたスペーサとを有する構造を形成するステップと、
    前記ハード・マスク、前記スペーサ、前記基板を覆う誘電体材料を堆積し、該誘電体材料を平坦化して前記Ｐ＋ポリシリコン・ゲート及び前記Ｎ＋ポリシリコン・ゲートの上のハード・マスクを露出させるステップと、
    前記Ｎ＋ポリシリコン・ゲートの上のハードマスクをフォトレジストで覆い、前記Ｐ＋ポリシリコン・ゲートの上のハード・マスク、前記Ｐ＋ポリシリコン・ゲート及び該Ｐ＋ポリシリコン・ゲートの下のゲート酸化物層を除去することにより、前記基板を露出する第１トレンチを形成するステップと、
    前記フォトレジストを除去し、前記第１トレンチの底部に露出した基板上に第１ゲート誘電体を形成するステップと、
    前記第１トレンチの側壁、前記第１ゲート誘電体及び前記誘電体材料を覆うように第１窒化物層を堆積するステップと、
    前記第１窒化物層を覆い且つ前記第１トレンチを充填するように第１ポリシリコン層を堆積するステップと、
    前記誘電体材料を露出するまで前記第１ポリシリコン層及び前記第１窒化物層を平坦化することにより、前記第１窒化物層からなる第１内部スペーサにより囲まれた前記第１ポリシリコン層からなる第１ポリシリコン・ゲートを形成するステップと、
    前記第１ポリシリコン・ゲートを第１シリサイド・ゲートに転化するステップと、
    前記Ｎ＋ポリシリコン・ゲートの上のハード・マスク、前記Ｎ＋ポリシリコン・ゲート及び該Ｎ＋ポリシリコン・ゲートの下のゲート酸化物層を除去することにより、前記基板及び前記第１内部スペーサを露出する第２トレンチを形成するステップと、
    前記第２トレンチの底部に露出した基板上に第２ゲート誘電体を形成するステップと、
    前記第２トレンチの側壁、前記第２ゲート誘電体及び前記第１シリサイド・ゲートを覆うように第２窒化物層を堆積するステップと、
    前記第２窒化物層を覆い且つ前記第２トレンチを充填するように第２ポリシリコン層を堆積するステップと、
    前記第１シリサイド・ゲートを覆う前記第２窒化物層を露出するまで前記第２ポリシリコン層を平坦化することにより、前記第２ポリシリコン層からなる第２ポリシリコン・ゲートを形成するステップと、
    前記第２ポリシリコン・ゲートを第２シリサイド・ゲートに転化するステップとを前記記載の順序に行う方法。
  2. 前記第２シリサイド・ゲートに転化するステップに続いて、
    前記第１シリサイド・ゲート上の前記第２窒化物層を除去することにより、前記第１シリサイド・ゲートを露出するステップと、
    前記第１シリサイド・ゲート及び前記第２シリサイド・ゲート上に金属層を形成するステップとを行う、請求項１に記載の方法。
  3. 前記スペーサが窒化物である、請求項１または請求項２に記載の方法。
  4. 前記第１窒化物層を覆い且つ前記第１トレンチを充填するように第１ポリシリコン層を堆積するステップと、
    前記誘電体材料を露出するまで前記第１ポリシリコン層及び前記第１窒化物層を平坦化することにより、前記第１窒化物層からなる第１内部スペーサにより囲まれた前記第１ポリシリコン層からなる第１ポリシリコン・ゲートを形成するステップの代わりに、
    前記第１ゲート誘電体及び前記第１窒化物層を反応性イオン・エッチングすることにより、前記第１トレンチの側壁のみに前記第１窒化物層を残し、前記誘電体材料及び前記基板を露出するステップと、
    前記第１トレンチ内の露出された基板上に新たなゲート誘電体を形成するステップと、
    前記誘電体材料を覆い且つ前記第１トレンチを充填するように第１ポリシリコン層を堆積するステップと、
    前記誘電体材料を露出するまで前記第１ポリシリコン層を平坦化することにより、前記第１窒化物層からなる第１内部スペーサにより囲まれた前記第１ポリシリコン層からなる第１ポリシリコン・ゲートを形成するステップとを行う、請求項１に記載の方法。
  5. ＣＭＯＳデバイスのゲート構造を作製する方法であって、
    基板上に形成されたゲート酸化物層と、該ゲート酸化物層上に掲載されたＰ＋ポリシリコン・ゲート及び該Ｐ＋ポリシリコン・ゲートに接するＮ＋ポリシリコン・ゲートと、前記Ｐ＋ポリシリコン・ゲート及び前記Ｎ＋ポリシリコン・ゲートの上に形成されたハードマスクと、前記Ｐ＋ポリシリコン・ゲート及び前記Ｎ＋ポリシリコン・ゲートの側壁に形成されたスペーサとを有する構造を形成するステップと、
    前記ハード・マスク、前記スペーサ、前記基板を覆うエッチ・ストップ窒化物層を堆積し、該エッチ・ストップ窒化物層の上面を露出するように酸化物を形成するステップと、
    前記エッチ・ストップ窒化物層及び前記酸化物を平坦化して前記Ｐ＋ポリシリコン・ゲート及び前記Ｎ＋ポリシリコン・ゲートの上のハード・マスクを露出させるステップと、
    前記Ｎ＋ポリシリコン・ゲートの上のハードマスクをフォトレジストで覆い、前記Ｐ＋ポリシリコン・ゲートの上のハード・マスク、前記Ｐ＋ポリシリコン・ゲート及び該Ｐ＋ポリシリコン・ゲートの下のゲート酸化物層を除去することにより、前記基板を露出する第１トレンチを形成するステップと、
    前記フォトレジストを除去し、前記第１トレンチの底部に露出した基板上に第１ゲート誘電体を形成するステップと、
    前記第１トレンチの側壁、前記第１ゲート誘電体及び前記酸化物を覆うように第１窒化物層を堆積するステップと、
    前記第１窒化物層を覆い且つ前記第１トレンチを充填するように第１ポリシリコン層を堆積するステップと、
    前記酸化物を露出するまで前記第１ポリシリコン層及び前記第１窒化物層を平坦化することにより、前記第１窒化物層からなる第１内部スペーサにより囲まれた前記第１ポリシリコン層からなる第１ポリシリコン・ゲートを形成するステップと、
    前記第１ポリシリコン・ゲートを第１シリサイド・ゲートに転化するステップと、
    前記Ｎ＋ポリシリコン・ゲートの上のハード・マスク、前記Ｎ＋ポリシリコン・ゲート及び該Ｎ＋ポリシリコン・ゲートの下のゲート酸化物層を除去することにより、前記基板及び前記第１内部スペーサを露出する第２トレンチを形成するステップと、
    前記第２トレンチの底部に露出した基板上に第２ゲート誘電体を形成するステップと、
    前記第２トレンチの側壁、前記第２ゲート誘電体及び前記第１シリサイド・ゲートを覆うように第２窒化物層を堆積するステップと、
    前記第２窒化物層を覆い且つ前記第２トレンチを充填するように第２ポリシリコン層を堆積するステップと、
    前記第１シリサイド・ゲートを覆う前記第２窒化物層を露出するまで前記第２ポリシリコン層を平坦化することにより、前記第２ポリシリコン層からなる第２ポリシリコン・ゲートを形成するステップと、
    前記第２ポリシリコン・ゲートを第２シリサイド・ゲートに転化するステップとを前記記載の順序に行う方法。
  6. 前記第２シリサイド・ゲートに転化するステップに続いて、
    前記第１シリサイド・ゲート上の前記第２窒化物層を除去することにより、前記第１シリサイド・ゲートを露出するステップと、
    前記第１シリサイド・ゲート及び前記第２シリサイド・ゲート上に金属層を形成するステップとを行う、請求項５に記載の方法。
  7. 前記スペーサが窒化物である、請求項５または請求項６に記載の方法。
  8. 前記第１窒化物層を覆い且つ前記第１トレンチを充填するように第１ポリシリコン層を堆積するステップと、
    前記酸化物を露出するまで前記第１ポリシリコン層及び前記第１窒化物層を平坦化することにより、前記第１窒化物層からなる第１内部スペーサにより囲まれた前記第１ポリシリコン層からなる第１ポリシリコン・ゲートを形成するステップの代わりに、
    前記第１ゲート誘電体及び前記第１窒化物層を反応性イオン・エッチングすることにより、前記第１トレンチの側壁のみに前記第１窒化物層を残し、前記酸化物及び前記基板を露出するステップと、
    前記第１トレンチ内の露出された基板上に新たなゲート誘電体を形成するステップと、
    前記酸化物を覆い且つ前記第１トレンチを充填するように第１ポリシリコン層を堆積するステップと、
    前記酸化物を露出するまで前記第１ポリシリコン層を平坦化することにより、前記第１窒化物層からなる第１内部スペーサにより囲まれた前記第１ポリシリコン層からなる第１ポリシリコン・ゲートを形成するステップとを行う、請求項５に記載の方法。
JP2005002906A 2004-01-09 2005-01-07 Ｃｍｏｓデバイスのゲート構造を作製する方法 Expired - Fee Related JP4299791B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/707,759 US6974736B2 (en) 2004-01-09 2004-01-09 Method of forming FET silicide gate structures incorporating inner spacers

Publications (2)

Publication Number Publication Date
JP2005197753A JP2005197753A (ja) 2005-07-21
JP4299791B2 true JP4299791B2 (ja) 2009-07-22

Family

ID=34104819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005002906A Expired - Fee Related JP4299791B2 (ja) 2004-01-09 2005-01-07 Ｃｍｏｓデバイスのゲート構造を作製する方法

Country Status (6)

Country Link
US (1) US6974736B2 (ja)
JP (1) JP4299791B2 (ja)
KR (1) KR100613084B1 (ja)
CN (1) CN100385626C (ja)
GB (1) GB2409932B (ja)
TW (1) TWI321849B (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP4560820B2 (ja) * 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7517746B2 (en) * 2007-04-24 2009-04-14 United Microelectronics Corp. Metal oxide semiconductor transistor with Y shape metal gate and fabricating method thereof
US7666746B2 (en) * 2008-01-14 2010-02-23 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers, metal gate electrode regions, and low fringing capacitances
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8735235B2 (en) 2008-08-20 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
DE102010001403B4 (de) * 2010-01-29 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
US8288296B2 (en) * 2010-04-20 2012-10-16 International Business Machines Corporation Integrated circuit with replacement metal gates and dual dielectrics
DE102010030756B4 (de) * 2010-06-30 2013-06-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austauschgateverfahren für Metallgatestapel mit großem ε auf der Grundlage eines nicht-konformen Zwischenschichtdielektrikums
CN103187253B (zh) * 2011-12-28 2015-11-25 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN103730345B (zh) * 2012-10-16 2018-02-13 中国科学院微电子研究所 半导体器件制造方法
US9385120B2 (en) 2014-06-05 2016-07-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745079A (en) 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
KR930010124B1 (ko) * 1991-02-27 1993-10-14 삼성전자 주식회사 반도체 트랜지스터의 제조방법 및 그 구조
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
KR100362751B1 (ko) 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6084280A (en) * 1998-10-15 2000-07-04 Advanced Micro Devices, Inc. Transistor having a metal silicide self-aligned to the gate
JP4237332B2 (ja) 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6187675B1 (en) * 1999-06-03 2001-02-13 Advanced Micro Devices, Inc. Method for fabrication of a low resistivity MOSFET gate with thick metal silicide on polysilicon
US6501131B1 (en) 1999-07-22 2002-12-31 International Business Machines Corporation Transistors having independently adjustable parameters
KR100327428B1 (ko) * 1999-08-09 2002-03-13 박종섭 반도체 소자의 제조 방법
US6373111B1 (en) 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
JP3613113B2 (ja) 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
US6355531B1 (en) 2000-08-09 2002-03-12 International Business Machines Corporation Method for fabricating semiconductor devices with different properties using maskless process
US6392280B1 (en) * 2000-10-19 2002-05-21 Advanced Micro Devices, Inc. Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US6602781B1 (en) * 2000-12-12 2003-08-05 Advanced Micro Devices, Inc. Metal silicide gate transistors
KR100387259B1 (ko) 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6537901B2 (en) 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
KR100422342B1 (ko) * 2000-12-29 2004-03-10 주식회사 하이닉스반도체 반도체 소자의 게이트 제조방법
US6482739B2 (en) * 2001-02-21 2002-11-19 United Microelectronics Corp. Method for decreasing the resistivity of the gate and the leaky junction of the source/drain
US6621128B2 (en) * 2001-02-28 2003-09-16 United Microelectronics Corp. Method of fabricating a MOS capacitor
US6952040B2 (en) 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
US6458695B1 (en) 2001-10-18 2002-10-01 Chartered Semiconductor Manufacturing Ltd. Methods to form dual metal gates by incorporating metals and their conductive oxides
US6743683B2 (en) * 2001-12-04 2004-06-01 Intel Corporation Polysilicon opening polish
US6653698B2 (en) 2001-12-20 2003-11-25 International Business Machines Corporation Integration of dual workfunction metal gate CMOS devices
US6812106B1 (en) * 2003-01-14 2004-11-02 Advanced Micro Devices, Inc. Reduced dopant deactivation of source/drain extensions using laser thermal annealing

Also Published As

Publication number Publication date
KR100613084B1 (ko) 2006-08-14
TWI321849B (en) 2010-03-11
CN100385626C (zh) 2008-04-30
CN1638050A (zh) 2005-07-13
US20050153494A1 (en) 2005-07-14
TW200525748A (en) 2005-08-01
KR20050073542A (ko) 2005-07-14
GB2409932A (en) 2005-07-13
GB2409932B (en) 2006-10-25
US6974736B2 (en) 2005-12-13
JP2005197753A (ja) 2005-07-21
GB0427899D0 (en) 2005-01-19

Similar Documents

Publication Publication Date Title
JP4299791B2 (ja) Ｃｍｏｓデバイスのゲート構造を作製する方法
JP4391950B2 (ja) 半導体デバイスを作製する方法
US7410854B2 (en) Method of making FUSI gate and resulting structure
JP4917012B2 (ja) 相補型金属酸化物半導体（ｃｍｏｓ）を形成する方法及びその方法に従い製造されたｃｍｏｓ
US8685818B2 (en) Method of forming a shallow trench isolation embedded polysilicon resistor
CN104701150B (zh) 晶体管的形成方法
US8187952B2 (en) Method for fabricating semiconductor device
JP2007165558A (ja) 半導体装置およびその製造方法
US7704838B2 (en) Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET
US20070145491A1 (en) Semiconductor device and method of manufacture
US11569369B2 (en) Method for manufacturing a semiconductor device
US6780691B2 (en) Method to fabricate elevated source/drain transistor with large area for silicidation
US8530972B2 (en) Double gate MOSFET with coplanar surfaces for contacting source, drain, and bottom gate
US7880233B2 (en) Transistor with raised source and drain formed on SOI substrate
JP2010098157A (ja) 半導体装置の製造方法
JP2013045953A (ja) 半導体装置およびその製造方法
JP2006339597A (ja) 半導体装置およびその製造方法
JP2013008845A (ja) 半導体装置およびその製造方法
US7378322B2 (en) Semiconductor device having non-uniformly thick gate oxide layer for improving refresh characteristics
JP3966102B2 (ja) 半導体装置の製造方法
JP2000031474A (ja) 半導体装置の製造方法
KR20050083424A (ko) 디램 셀 및 그 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081215

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090414

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090417

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees