KR100613084B1 - 내부 스페이서를 포함하는 ｆｅｔ 실리사이드 게이트구조물을 형성하는 방법 - Google Patents

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Abstract

반도체 소자용으로서, 내부 스페이서를 구비하는 게이트 구조물을 제조하기 위한 방법이 제공된다. 기판의 일부를 노출시키기 위해 게이트 영역내의 물질이 제거되고, 기판의 노출된 부분상에 게이트 유전체가 형성되고, 게이트 유전체 및 유전체 물질의 위에 내부 스페이서층이 형성되는 대체-게이트 공정이 이용된다. 그 다음에, 내부 스페이층 위에 실리콘층이 형성된다. 구조물은 실리콘층과 내부 스페이서층의 일부분이 게이트 영역에 남도록 평탄화된다. 그 다음에, 실리콘으로부터 실리사이드 게이트 구조물이 형성되고, 실리사이드 게이트 구조물은 내부 스페이서층에 게이트를 둘러싸는 유전체 물질로부터 분리된다. 반도체 소자는 그들 사이에 인터페이스를 갖는 제1 게이트 영역과 제2 게이트 영역을 포함할 수 있으며, 내부 스페이서층이 인터페이스를 커버한다. 소자가 2개의 게이트 영역을 갖는 경우에, 내부 스페이서가 이들 2개의 게이트 구조물을 분리시키는, 개별적인 실리사이드 구조물을 제조하기 위해, 양쪽 게이트 영역에서 상기 공정이 이용될 수 있다.
내부 스페이서, 게이트 구조물, 실리사이드

Description

내부 스페이서를 포함하는 ＦＥＴ 실리사이드 게이트 구조물을 형성하는 방법{Method of forming FET silicide gate structures incorporating inner spacer}
도 1a는 n+ 및 p+ 폴리실리콘 영역을 갖는 통상의 CMOS 게이트 구조물의 평면도를 개략적으로 도시한 도면이다.
도 1b는 도 1a의 게이트 영역의 수직단면도를 도시한다.
도 1c는 도 1a의 게이트 영역의 횡단면도를 도시한다.
도 2a 및 2b는 n+ 및 p+ 폴리실리콘 게이트 영역들이 실리사이드로 변환되는 전형적인 프로세스의 수직 단면도를 개략적으로 도시한다.
도 3 내지 8은 본 발명의 제1 실시예에 따라, 내부 스페이서를 이용하여 하나의 게이트 영역내에 실리사이드 게이트 구조물을 형성하기 위한 프로세스의 단계들을 도시한다.
도 9a 내지 9h는, 도 3-8의 프로세스를 이용하여, 또다른 게이트 영역내에 실리사이드 게이트 구조물을 형성하기 위한 프로세스의 단계들을 도시한다.
도 10 내지 12는 본 발명의 제2 실시예에 따라, 내부 스페이서를 이용하여 게이트 영역내에 실리사이드 게이트 구조물을 형성하기 위한 프로세스의 단계들을 도시한다.
본 발명은 개선된 반도체 소자의 제조에 관한 것으로, 구체적으로는, 금속 게이트 전극이 이용되는 개선된 CMOS 집적 회로의 제조에 관한 것이다.
계속적으로 CMOS 장치의 크기를 더욱 적은 치수로 축소해 나감에 따라, 이러한 장치의 게이트 전극은 20Å 미만의 두께로 감소되었다. 이는 결국 게이트 누설 전류의 증가 및 폴리실리콘 게이트 구조물로부터의 도펀트 확산(종종, "폴리 공핍 효과"로 지칭됨)을 야기한다.
폴리 공핍 효과를 약화시키고 누설 전류를 제어하고 이에 따라 고집적 CMOS 장치들의 전기적 성능을 보장하기 위해, 게이트 구조물에 금속 및 실리사이드와 같은 도핑된 폴리실리콘의 대안물들이 사용되고 있다. 실리사이드 게이트는 전형적으로 "살리사이드(salicide)" 공정에 의해 형성되는데, 이 공정에서 n+ 및 p+ 영역을 구비한 폴리실리콘 게이트가 실리사이드-형성 금속(예, Co)층으로 덮인 후에 금속 실리사이드로 변환된다.
도 1a 내지 1c는 전형적인 폴리실리콘 게이트 구조물의 개략적인 예시 도면이다. 도 1a는 구조물(10)의 평면도로서, 상기 구조물(10)은 n+ 폴리실리콘 게이트(11)와 p+ 폴리실리콘 게이트(12)를 포함한다. 도1a에 도시된 바와 같이, n+ 및 p+ 구역은 접촉하고 있으며, 이 구조물은 전형적으로 SRAM 장치에서 발견된다. 게이트 구조물의 상부면은 일반적으로 하드마스크(전형적으로, 질화물, 17)로 덮인다. 질화물 에칭 정지층(13)과 HDP 산화물(14)은 게이트 영역위에 증착되었다. (저온에서의 처리를 허용하기 위해, 산화물 영역(14)은 BPSG 대신에 HDP 산화물이 바람직하다.) 도 1b는 게이트 영역(11, 12)이 기판(1)위에 있는 게이트 산화물층(15)위에에 형성된 것을 보여주는 수직 단면도이다. 도 1c는 게이트의 일측면상의 HDP 산화물(14), 질화물 에칭 정지층(13) 및 질화물 스페이서(16)를 도시한 횡단면도이다. 게이트 구조물을 실리사이드로 변환하는 것은 게이트의 상부로부터 에칭 정지층(13) 및 하드마스크(17)를 제거한 후에 폴리실리콘상의 실리사이드-형성 금속층(18)을 증착시키는 것을 포함한다(도 2a 참조). 그런 후에, 각각의 폴리실리콘 영역(11, 12)을 영역(도 2b의 19a, 19b)를 구비하는 실리사이드층으로 변환시키기 위해 살리사이드 공정이 수행된다. (상세한 사항은 본 기술분야에 공지되어 있다.)
폴리실리콘 영역(11, 12)간의 도핑 차이는 상이한 합성물(예를 들면, 영역(19a)의 CoxSiy와, 영역(19b)의 CowSiz)의 실리사이드 영역이 형성되도록 만든다. 이는 결국 영역(19a)과 영역(10b)사이의 인터페이스 근처에 고저항성 영역이 형성되도록 한다. 또한, 게이트 영역(19a 및 19b, 이는 각각 NFET 및 PFET 게이트가 될 것임)에 대해 다른 응력(stress)을 제공하는 것이 바람직하다. 따라서, 블랭킷 금속층을 이용하여 동시에 변환하는 것과는 반대로, 폴리실리콘 게이트 각각의 영역이 분리되어 실리사이드로 변환되는 실리사이드-게이트 공정이 필요하다.
본 발명은 내부 스페이서를 갖는 반도체 소자용 게이트 구조물을 제조하기 위한 방법을 제공함으로써 전술한 필요성을 해결하고자 한다.
본 발명의 제1 측면에 따르면, 이는 기판의 일부를 노출시키기 위해 장치의 게이트 영역내의 물질을 우선 제거하고, 기판상의 노출된 부분상에 게이트 유전체를 형성한 후에, 게이트 유전체 및 유전체 물질의 위에 있는 내부 스페이서층을 형성함으로써 이루어진다. 그 다음에, 내부 스페이서층 위에 실리콘층을 형성한다. 그 다음에, 구조물이 평탄화되어(즉, 실리콘층의 제1 부분과 내부 스페이서층의 제1 부분이 제거되어), 인접한 유전 물질의 상부면이 노출되는 반면에 실리콘층의 제2 부분과 내부 스페이서층의 제2 부분이 게이트 영역에 남으면서 상부면과 동일평면상의 면을 갖도록 한다. 그런 후에, 실리사이드 게이트 구조물이 실리콘층의 제2 부분으로부터 형성되고, 실리사이드 게이트 구조물은 내부 스페이서층의 제2 부분에 의해 유전 물질로부터 분리된다.
반도체 소자는 제1 게이트 영역과 제2 게이트 영역 - 이들 사이에 인터페이스가 있음-을 구비하고, 내부 스페이서층은 인터페이스를 덮는다. 상기 소자가 2개의 게이트 영역을 구비하는 경우에, 분리된 실리사이드 구조물을 산출하기 위해 전술한 프로세스는 게이트 영역 모두에 사용될 수 있으며, 내부 스페이서는 2개의 구조물을 분리시킨다.
본 발명의 제2 측면에 따르면, (유전성 물질에 인접한) 게이트 구조물은, 기판의 일부를 노출시키기 위해 게이트 영역의 물질을 제거하고, 노출된 부분상에 임시 게이트 유전체를 형성하고, 상기 게이트 유전체 및 유전체 물질 위에 내부 스페 이서층을 형성함으로써 제조된다. 유전체 물질의 상부면이 노출되고 기판의 일부가 다시 노출되도록, 임시 게이트 유전체 및 내부 스페이서층의 제1 부분이 제거된다. 기판의 상기 노출된 부분상에 새로운 게이트 유전체가 형성되고, 실리콘층은 내부 스페이서층 및 유전성 물질의 상부면위에 형성된다. 그런 후에, 유전성 물질의 상부면이 노출되고 실리콘층의 제2 부분이 게이트 영역에 남아 상부면과 동일 평면상의 면을 갖도록, 구조물이 평탄화된다(즉, 실리콘층의 제1 부분이 제거된다). 그 다음에, 실리사이드 게이트 구조물이 실리콘층의 제2 부분으로부터 형성된다.
반도체 소자는 통상적으로 웨이퍼상에서 제조되고, 웨이퍼상에 블랭킷 질화물층 및 블랭킷 실리콘층을 증착시킴으로써 내부 스페이서층과 실리콘층이 각각 형성된다.
본 발명의 또다른 특징에 따르면, 기판상에 게이트 구조물을 갖는 반도체 소자가 제공된다. 게이트 구조물은 상부면을 갖는 유전체 물질에 인접하고, 게이트 영역의 기판 일부 위에 있으며 이에 접촉하는 게이트 유전체를 포함한다. 이 구조물은 게이트 유전체와 접촉하는 내부 스페이서층과, 상부면과 동일면상에 있는 윗면을 갖는 실리사이드 구조물을 또한 포함한다. 게이트 영역은 바닥 및 측벽을 갖는 트랜치로 보여질 수 있으며, 게이트 유전체가 트랜치의 바닥을 덮고, 내부 스페이서층은 트랜치의 측벽과 접촉하며, 실리사이드 구조물이 트랜치를 채운다. 특히, 게이트 영역은 제1 실리사이드 구조물과 제2 실리사이드 구조물을 포함할 수 있으며, 내부 스페이서층의 일부가 제1 실리사이드 구조물과 제2 실리사이드 구조물을 분리한다.
폴리실리콘 게이트 스택이 기판상에 구축되고 소스 및 드레인 영역이 형성된 후에 제거되는 대체-게이트 프로세스의 일부로서, 본 발명의 실시예들이 설명될 것이다. n+ 폴리실리콘 게이트(11)와 p+ 폴리실리콘 게이트(12)를 구비한 도 1a-1c의 전형적인 게이트 구조물이본 발명의 실시예들의 시작 지점이다.
제1 실시예: 내부 스페이서용 블랭킷 질화물층
이 실시예에서, 전형적으로 실리콘 질화물로 이루어진 내부 스페이서가 폴리실리콘 게이트를 제거함으로써 생성된 트랜치내에 형성된다. 내부 스페이서는 상이한 영역내에 실리사이드 게이트를 분리 형성할 수 있도록 해준다. 도 3은 하드마스크(17)와 게이트 영역(12)의 위에 있는 질화물 에칭 정지층(13)과 HDP 산화물(14)과, 폴리실리콘 게이트의 양측에 있는 질화물 스페이서(16)를 도시하는 프로세스의 시작 시점에서의 구조물의 횡단면도를 도시한다. 도 3에 도시된 바와 같이, 질화물 및 산화물 증착 프로세스 이후에 구조물이 평탄화된다. 전체 구조물(n+ 및 p+ 영역 모두)은 하드마스크(17)를 노출시키기 위해 더욱 평탄화된다(도 4 참조).
이 시점에서, n+ 게이트 영역(11)을 덮는 하드마스크(미도시)는 포토레지스트(50)로 덮이므로, 유일하게 노출된 하드마스크는 커버링 영역(12)이다. 노출된 하드 마스크(17)가 제거된 후에 아래에 있는 p+ 폴리실리콘 게이트(12)와 게이트 산화물(15)이 또한 제거된다(도 5 참조). 이에 따라, 트렌치(55)가 형성되고, 트 렌치의 바닥에 기판(1)의 노출된 부분이 있다.
포토레지스트(50)가 제거된 후에, 새로운 게이트 유전체(61)가 트렌치(55) 바닥의 노출된 기판상에 형성된다. 게이트 유전체는 열적 산화물이거나, 대안적으로, 유기 분자 화학 기상 증착(molecular-organic chemical vapor deposition: MOCVD) 또는 원자층 증착(atomic layer deposition: ALD)에 의해 증착되는 고유전체(high-k) 물질일 수 있다. 그 후에, 질화물의 블랭킷층(62)이 증착되어, 트렌치의 측벽과 게이트 유전체를 덮는다(도 6 참조). 이 시점에서, 질화물(62)은 게이트 영역(12)과 게이트 영역(11) 사이의 인터페이스에 있는 측벽을 포함하여, 트렌치(55)의 모든 측벽을 덮는다는 것을 주목하여야 할 것이다. 이는 수직 방향으로만 확장되어 각각의 게이트 영역을 서로에 대하여 분리시킬 수 없는 기존에 형성된 스페이서(16)와는 대조적인 것이다.
그 다음, 폴리실리콘의 블랭킷층(71)이 증착되어 질화물층(62)을 덮고 트렌치(55)를 채우도록 증착된다(도 7 참조). 평탄화 공정, 바람직하게는 CMP가 수행되어, HDP 산화물의 상부면으로부터 폴리실리콘과 질화물을 제거하고, 트렌치내에 질화물 내부 스페이서(63)를 구비하는 폴리실리콘 게이트(72)를 남긴다 (도8 참조). 폴리실리콘 게이트(72)는 본 기술분야에 공지된 공정들(실리사이드 형성후의 습식 에칭과 어닐링을 포함함)을 이용하여 실리사이드로 변환된다. 이 시점에서, 다른 폴리실리콘 게이트 영역(이 실시예에서는 n+ 영역(11))은 원래의 하드마스크(17)의 일부에 의해 덮인 상태로 남아있기 때문에 전술한 게이트-대체 및 실리사이드화 공정에 의해 영향받지 않음이 강조된다.
상기 실시예의 공정은, 도9a-9h에 도시된 바와 같이, n+ 폴리실리콘 게이트 영역(11)의 대체 및 실리사이드화로 계속된다. 도 9a는 p+ 폴리실리콘 게이트 영역에서의 실리사이드화 공정 후에 상기 구조물의 종단면도를 도시한 것이다(도 1b와 비교 바람). 도 9a는 도 8에 도시된 구조물의 우회(alternate) 도면으로 이해될 수 있다. 도 9a에 도시된 바와 같이, 내부 스페이서(63)가 실리사이드 게이트 구조물(73)에 의해 점유된 트렌치의 측벽을 덮는다. 구체적으로, 이는 n+ 폴리실리콘 영역(11)과의 경계부분을 덮는다. 하드마스크(17)의 잔여 부분이 제거된다(도 9b 참조). 폴리실리콘 게이트와 밑에 있는 게이트 산화물(15)이 제거되고, 전술한 트렌치(55)와 유사한 트렌치를 형성하고, 게이트 영역내에 기판(1)의 일부를 노출시키고, 영역간 인터페이스의 내부 스페이서(63)를 노출시킨다(도 9c).
새로운 게이트 유전체(91)가 기판의 노출된 부분상에 형성된다. 전술한 바와 같이, 이러한 게이트 유전체는 열적 산화물이거나, 대안적으로, MOCVD 또는 ALD에 의해 증착되는 고유전체 물질일 수 있다. 그 다음에, 질화물의 블랭킷층(92)이 증착되어, 트렌치의 측벽과 게이트 유전체(91)를 덮고, 실리사이드 구조물(73)을 또한 덮는다(도 9d 참조). 폴리실리콘의 블랭킷층(95)이 증착되어 트렌치를 채우고, 층(95)은 질화물층(92)에 의해 실리사이드 구조물(73)로부터 분리된다. 그 다음에, 트렌치 외부의 폴리실리콘이 제거되도록 구조물이 평탄화된다. 잔여 폴리실리콘은 실리사이드(98)로 변환된다(도 9f). 마지막으로, 질화물층이 내부 스페이서(93)를 형성하고 실리사이드 구조물(73)이 다시 노출되도록 에칭된다(도 9g). 2개의 영역에서 실리사이드 구조물을 구축하는데 사용되는 물질들과 공정들이 서로 독립적임은 주목할만하다. 따라서, (이전 p+ 게이트(12) 영역의) 실리사이드(73)와 (이전 n+ 게이트(11) 영역의) 실리사이드(98)는, 더 나은 소자 설계/성능 요구사항을 충족시키기 위해, 상이한 조성 및 속성을 가질 수 있다.
다음, 양쪽 영역에 전기적 콘택트를 형성하기 위해, 양쪽 실리사이드 구조물(73, 93)상에 금속층(99)이 증착될 수 있다(도 9h 참조).
도 9g 내지 9h에 도시된 바와 같이, 상기 실시예에서, 2개의 내부 스페이서(63, 93)는 이들간의 인터페이스에서 실리사이드 구조물(73, 98)을 분리시킨다. 도 1b와의 비교는 이전의 n+ 및 p+ 폴리실리콘 게이트 영역들이 각각이 내부 스페이서를 구비하는 실리사이드 게이트 영역들로 변환되었고, 내부 스페이서는 게이트 영역간의 경계부분에 접촉되는 것을 도시한다. 상이한 실리사이드 구조물의 분리와 관련하여, 제2 내부 스페이서(93)의 형성은 선택사항이며, 내부 스페이서(63)에 의해서만 인터페이스가 덮일 수 있음을 이해할 것이다.
제 2 실시예: 에칭된 질화물층
상기 실시예에서, 트렌치의 측벽만이 내부 스페이서에 의해 덮이도록 블랭킷 질화물층(62)이 에칭된다. 게이트 구조물은, 도 6에 도시된 지점까지(즉, 블랭킷 질화물층(62)이 트렌치의 측벽 및 바닥을 덮는 공정까지) 상기 제1 실시예에서 설명한대로 처리된다. 그 다음에, 층(62)이 반응성 이온 에칭(RIE)과 같은 방향성 공정을 이용하여 에칭된다. 이 공정 결과로서, 질화물(62)과 박막 게이트 산화물(61)이 트렌치의 바닥으로부터 제거되어, 기판(1)이 다시 노출된다. 또한, 트렌치의 상부와 가까운 질화물의 에지가 내려가서 좀더 둥근 형태로 된다(도 10 참조). 새로운 게이트 유전체(110)가 트렌치의 바닥에 형성되고, 트렌치를 채우는 폴리실리콘의 블랭킷층이 증착된다(도 11 참조). 그 다음에, 다른 게이트 영역을 덮는 하드마스크(17)를 다시 노출시키고 트렌치를 둘러싸는 HDP 산화물(14)을 다시 노출시키기 위해 폴리실리콘층(112)이 평탄화된다. 트렌치내에 남아 있는 폴리실리콘은 실리사이드(115)로 변환된다(도 12 참조).
특정 실시예 측면에서 본 발명을 설명하였지만, 수많은 대안, 변경 및 변형이 본 기술 분야의 당업자들에게 자명함은 전술한 기재로부터 명백하다. 따라서, 본 발명은 본 발명의 정신 및 범위 및 이하의 청구범위에 속하는 이러한 모든 대안, 변경 및 변형을 포함하는 것으로 해석된다.
본 발명은 내부 스페이서를 갖는 반도체 소자용 게이트 구조물을 제조하기 위한 방법을 제공한다.

Claims (20)

  1. 반도체 소자용 게이트 구조물 제조방법에 있어서, 상기 게이트 구조물은 기판(1)상에 형성되고, 상기 게이트 구조물은 상부면을 갖는 유전체 물질에 인접하고, 상기 제조방법은,
    상기 기판의 일부를 노출시키기 위해 상기 소자의 게이트 영역내의 물질을 제거하는 단계와,
    상기 기판의 상기 노출된 부분상에 게이트 유전체(61)를 형성하는 단계와,
    상기 게이트 유전체 및 상기 유전체 물질 위에 놓이는 내부 스페이서층(63)을 형성하는 단계와,
    상기 내부 스페이서층 위에 놓이는 실리콘층(71)을 형성하는 단계와,
    상기 유전체 물질의 상부면이 노출되고 상기 실리콘층의 제2 부분과 상기 내부 스페이서층의 제2 부분이 상기 게이트 영역내에 남아서 상기 상부면과 동일 평면상의 면을 갖도록 상기 실리콘층의 제1 부분과 상기 내부 스페이서층의 제1 부분을 제거하는 단계와,
    상기 실리콘층의 상기 제2 부분으로부터 실리사이드 게이트 구조물(72)을 형성하는 단계 - 상기 실리사이드 게이트 구조물은 상기 내부 스페이서층의 상기 제2 부분에 의해 상기 유전체 물질로부터 분리됨-
    를 포함하는 반도체 소자용 게이트 구조물 제조방법.
  2. 제1항에 있어서, 상기 반도체 소자는 제1 게이트 영역과 제 2 게이트 영역 - 이들 사이에 인터페이스를 가짐-을 포함하고, 내부 스페이서층을 형성하는 상기 단계는 상기 인터페이스를 덮는 단계를 더 포함하는 반도체 소자용 게이트 구조물 제조방법.
  3. 제1항에 있어서, 상기 물질을 제거하는 상기 단계는 상기 게이트 영역을 덮는 하드마스크(17)를 제거하는 단계를 더 포함하는 반도체 소자용 게이트 구조물 제조방법.
  4. 제1항에 있어서, 상기 게이트 영역내의 물질을 제거하는 상기 단계는 측벽과 바닥을 갖는 트렌치(55)를 형성하고, 상기 바닥은 상기 기판의 노출 부분이되며, 상기 내부 스페이서를 형성하는 상기 단계는 상기 트렌치의 측벽상에 상기 층을 형성하는 단계를 더 포함하고,
    상기 실리콘층을 형성하는 상기 단계는 상기 트렌치를 채우는 단계를 포함하는 반도체 소자용 게이트 구조물 제조방법.
  5. 제1항에 있어서, 상기 반도체 소자는 웨이퍼상에서 제조되고, 상기 내부 스페이서층을 형성하는 단계는 상기 웨이퍼상에 블랭킷 질화물층(62)을 형성하는 단계를 포함하고, 상기 실리콘층을 형성하는 단계는 상기 웨이퍼상에 블랭킷 실리콘층(71)을 형성하는 단계를 포함하는 반도체 소자용 게이트 구조물 제조방법.
  6. 제1항에 있어서,
    상기 반도체 소자는 제1 게이트 영역과 제2 게이트 영역을 포함하고,
    상기 제거 단계 및 상기 형성 단계는 상기 제1 게이트 영역에 대하여 수행되고,
    상기 방법은,
    상기 기판의 일부를 노출시키기 위해 상기 소자의 제2 게이트 영역내의 물질을 제거하는 단계와,
    상기 기판의 노출 부분상에 제2 게이트 유전체(91)를 형성하는 단계와,
    상기 제2 게이트 유전체와 상기 유전체 물질 위에 놓이는 부가적인 내부 스페이서층(93)을 선택적으로 형성하는 단계와,
    상기 부가적인 내부 스페이서층과 상기 제2 게이트 영역 위에 놓이는 부가적인 실리콘층(98)을 형성하는 단계와,
    상기 유전체 물질의 상부면이 노출되고 상기 부가적인 실리콘층의 제2 부분과 상기 부가적인 내부 스페이서층의 제2 부분이 상기 게이트 영역내에 남아있도록 상기 부가적인 실리콘층의 제1 부분과 상기 부가적인 내부 스페이서층의 제1 부분을 제거하는 단계와,
    상기 실리콘층의 제2 부분으로부터 제2 실리사이드 게이트 구조물을 형성하는 단계 - 상기 제2 실리사이드 게이트 구조물은 상기 내부 스페이서층 및 상기 부가적인 내부 스페이서층중 적어도 하나에 의해 상기 제1 실리사이드 게이트 구조물로부터 분리됨-
    을 포함하는 반도체 소자용 게이트 구조물 제조방법.
  7. 제6항에 있어서, 상기 실리사이드 게이트 구조물과 상기 제2 실리사이드 게이트 구조물의 위에 놓이는 금속층(99)을 증착하는 단계를 더 포함하고, 이에 의해, 상기 실리사이드 게이트 구조물 및 상기 제2 실리사이드 게이트 구조물에 대한 콘택트를 형성하는 반도체 소자용 게이트 구조물 제조방법.
  8. 반도체 소자용 게이트 구조물 제조방법에 있어서, 상기 게이트 구조물은 기판(1)상에 형성되고, 상기 게이트 구조물은 상부면을 갖는 유전체 물질에 인접하고, 상기 제조방법은,
    상기 기판의 일부를 노출시키기 위해 상기 소자의 게이트 영역내의 물질을 제거하는 단계와,
    상기 기판의 상기 노출된 부분상에 임시 게이트 유전체(61)를 형성하는 단계와,
    상기 게이트 유전체 및 상기 유전체 물질 위에 놓이는 내부 스페이서층(62)을 형성하는 단계와,
    상기 유전체 물질의 상부면이 노출되고 상기 기판의 상기 일부가 노출되도록 상기 임시 게이트 유전체 및 상기 내부 스페이서층의 제1 부분을 제거하는 단계와,
    상기 기판의 상기 노출된 부분상에 새로운 게이트 유전체(110)를 형성하는 단계와,
    상기 내부 스페이서층과 상기 유전체 물질의 상부면 위에 놓이는 실리콘층(112)을 형성하는 단계와,
    상기 유전체 물질의 상부면이 노출되고 상기 실리콘층의 제2 부분이 상기 게이트 영역내에 남고 상기 상부면과 동일평면상의 면을 갖도록 상기 실리콘층의 제1 부분을 제거하는 단계와,
    상기 실리콘층의 제2 부분으로부터 실리사이드 게이트 구조물을 형성하는 단계
    를 포함하는 반도체 소자용 게이트 구조물 제조방법.
  9. 제8항에 있어서, 상기 물질을 제거하는 단계는 상기 게이트 영역 위에 있는 하드마스크(17)를 제거하는 단계를 더 포함하는 반도체 소자용 게이트 구조물 제조방법.
  10. 제8항에 있어서, 상기 게이트 영역내의 물질을 제거하는 상기 단계는 측벽과 바닥을 구비하는 트렌치(55)를 형성하고, 상기 바닥은 상기 기판의 노출 부분이되며,
    상기 내부 스페이서층을 형성하는 상기 단계는 상기 트렌치의 측벽상에 상기 층을 형성하는 단계를 더 포함하고,
    상기 실리콘층을 형성하는 상기 단계는 상기 트렌치를 채우는 단계를 포함하는 반도체 소자용 게이트 구조물 제조방법.
  11. 제8항에 있어서, 상기 반도체 소자는 웨이퍼상에서 제조되고, 상기 내부 스페이서층을 형성하는 단계는 상기 웨이퍼상에 블랭킷 질화물층을 형성하는 단계를 포함하고, 상기 실리콘층을 형성하는 상기 단계는 상기 웨이퍼상에 블랭킷 실리콘층을 형성하는 단계를 포함하는 반도체 소자용 게이트 구조물 제조방법.
  12. 제10항에 있어서, 상기 내부 스페이서층의 제2 부분이 상기 트렌치의 측벽상에 남도록 상기 내부 스페이서층의 제1 부분은 방향성 에칭 공정에 의해 제거되는 반도체 소자용 게이트 구조물 제조방법.
  13. 제12항에 있어서, 상기 방향성 에칭 공정은 상기 트렌치의 상기 측벽의 윗부분에 있는 상기 내부 스페이서층의 일부를 제거하는 반도체 소자용 게이트 구조물 제조방법.
  14. 제8항에 있어서, 상기 반도체 소자는 제1 게이트 영역과 제2 게이트 영역 - 이들 사이에 인터페이스를 구비함-을 포함하고, 내부 스페이서층을 형성하는 상기 단계는 상기 인터페이스를 덮는 단계를 더 포함하는 반도체 소자용 게이트 구조물 제조방법.
  15. 기판(1)상에 게이트 구조물(10)을 갖는 반도체 소자에 있어서, 상기 게이트 구조물은 상부면을 갖는 유전체 물질에 인접하고, 상기 소자는,
    게이트 영역내의 상기 기판의 일부 위에 놓여 이에 접촉하는 게이트 유전체(61)와,
    상기 게이트 유전체와 접촉하는 내부 스페이서층(63)과,
    위쪽면이 상기 상부면과 동일평면상에 있는 실리사이드 구조물(72)을 포함하고,
    상기 게이트 영역은 바닥과 측벽을 갖는 트렌치에 특징이 있고, 상기 게이트 유전체는 상기 트렌치의 바닥 위에 있고, 상기 내부 스페이서층은 상기 트렌치의 측벽과 접촉하며, 상기 실리사이드 구조물은 상기 트렌치를 채우는,
    기판상에 게이트 구조물을 갖는 반도체 소자.
  16. 제15항에 있어서, 상기 내부 스페이서층은 상기 게이트 유전체 위에 있으며 이에 접촉하는, 기판상에 게이트 구조물을 갖는 반도체 소자.
  17. 제15항에 있어서, 상기 게이트 영역은 그 내부에 제1 실리사이드 구조물(98)과 제2 실리사이드 구조물(73)을 배치하고, 상기 내부 스페이서층의 일부는 상기 제1 실리사이드 구조물과 상기 제2 실리사이드 구조물을 분리시키는, 기판상에 게이트 구조물을 갖는 반도체 소자.
  18. 제17항에 있어서, 상기 제1 실리사이드 구조물과 상기 제2 실리사이드 구조물의 위에 놓이며 이에 접촉하는 금속층(99)을 더 포함하는, 기판상에 게이트 구조물을 갖는 반도체 소자.
  19. 제15항에 있어서, 상기 내부 스페이서층은 실리콘 질화물을 포함하는, 기판상에 게이트 구조물을 갖는 반도체 소자.
  20. 제17항에 있어서, 상기 게이트 영역은 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 제1 내부 스페이서와 상기 제1 실리사이드 구조물을 그 내부에 배치하고 상기 제2 부분은 제2 내부 스페이서와 상기 제2 실리사이드 구조물을 배치함으로써, 상기 제1 부분과 상기 제2 부분간의 경계에서 상기 제1 내부 스페이서의 일부와 상기 제2 내부 스페이서의 일부가 접촉하는, 기판상에 게이트 구조물을 갖는 반도체 소자.
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