CN103187253B

CN103187253B - 制作半导体器件的方法

Info

Publication number: CN103187253B
Application number: CN201110447592.8A
Authority: CN
Inventors: 洪中山
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-28
Filing date: 2011-12-28
Publication date: 2015-11-25
Anticipated expiration: 2031-12-28
Also published as: CN103187253A

Abstract

本发明公开了一种制作半导体器件的方法，包括：提供半导体衬底，其上形成有第一伪栅极、第二伪栅极和层间介电层；去除第一伪栅极以形成第一填充开口；在层间介电层和第二伪栅极上以及第一填充开口内形成第一功函数层、第一碳基材料层和盖层；去除第二伪栅极上的各种材料层；在剩余的第一功函数层、第一碳基材料层和盖层的侧面形成侧壁；去除第二伪栅极以形成第二填充开口；在第二填充开口内以及层间介电层、侧壁和剩余的盖层上形成第二功函数层和第二碳基材料层；执行平坦化工艺以至少去除剩余的盖层；去除第一碳基材料层和第二碳基材料层以形成第一开口和第二开口；在第一开口和第二开口内填充栅极材料层以分别形成N型金属栅极和P型金属栅极。

Description

制作半导体器件的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。

金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。

在Gate-last工艺中，由于N型晶体管和P型晶体管需要具有不同的功函数金属层，因此，通常需要分别形成N型晶体管的金属栅极和P型晶体管的金属栅极。图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100上形成有用于形成N型金属栅极的第一伪栅极101和用于形成P型金属栅极的第二伪栅极102。在半导体衬底300上以及第一伪栅极101和第二伪栅极102的两侧还形成有应力层103。在应力层103上形成有层间介电层104。如图1B所示，去除第二伪栅极102，以形成第二填充开口105。如图1C所示，在第二填充开口105内形成P型金属栅极106。如图1D所示，去除第一伪栅极101，以形成第一填充开口107。然后，在该第一填充开口107内填充金属即可以形成N型金属栅极。

然而，在P型金属栅极106形成之后，需要去除第一伪栅极101以形成第一填充开口107，并且在第一填充开口107内填充金属之前还需要对其执行清洗步骤。在这些过程中，刻蚀气体和/或清洗溶液很容易损坏P型金属栅极106，而导致整个半导体器件失效。此外，在形成P型金属栅极106时需要进行一次化学机械研磨工艺，而在形成N型金属栅极时，该P型金属栅极106还需要再执行一次化学机械研磨工艺，两次化学机械研磨工艺很难控制P型金属栅极106的高度损失。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：a)提供半导体衬底，所述半导体衬底上形成有第一伪栅极和第二伪栅极以及包围所述第一伪栅极和所述第二伪栅极的层间介电层；b)去除所述第一伪栅极，以形成第一填充开口；c)在所述层间介电层和所述第二伪栅极上以及所述第一填充开口内依次形成第一功函数层、第一碳基材料层和盖层，其中，所述第一功函数层填充所述第一填充开口的一部分，所述第一碳基材料层填充所述第一填充开口的其余部分；d)去除所述第二伪栅极上的所述第一功函数层、所述第一碳基材料层和所述盖层；e)在剩余的所述第一功函数层、所述第一碳基材料层和所述盖层的侧面形成侧壁；f)去除所述第二伪栅极，以形成第二填充开口；g)在所述第二填充开口内以及所述层间介电层、所述侧壁和剩余的所述盖层上依次形成第二功函数层和第二碳基材料层；h)执行平坦化工艺，以至少去除剩余的所述盖层；i)去除剩余的所述第一碳基材料层和所述第二碳基材料层，以形成第一开口和第二开口；以及j)在所述第一开口和所述第二开口内填充栅极材料层，以分别形成N型金属栅极和P型金属栅极。

优选地，所述第一功函数层和所述第二功函数层中的一个为N型金属栅极的功函数层，另一个为P型金属栅极的功函数层。

优选地，所述第一功函数层和所述第二功函数层是由TiN、TaN、TiAl和Ta中的一种或多种形成的。

优选地，所述盖层是由TiN、Ti、TaN、Ta、TiAl、SiN、SiO₂、SiCN和SiON中的一种或多种形成的。

优选地，所述第一伪栅极和所述第二伪栅极与所述半导体衬底之间形成有高介电常数层和位于所述高介电常数层上的保护层。

优选地，所述保护层是由TiN形成的。

优选地，在所述半导体衬底的表面和所述高介电常数层之间还形成有界面层。

优选地，所述第一碳基材料层和所述第二碳基材料层是由无定形碳、钻石类材料和碳基聚合物中的一种或多种形成的。

优选地，所述栅极材料层是由Al和/或TiAl形成的。

优选地，所述侧壁是由SiN、TiN、Ti、TaN、SiO₂、SiCN和SiON中的一种或多种形成的。

综上所示，本发明的方法通过先分别形成N型金属栅极和P型金属栅极的功函数层以及容纳栅极材料层的开口，最后在开口内填充栅极材料层以形成N型金属栅极和P型金属栅极，可以避免形成功函数层和开口过程中的刻蚀工艺和清洗工艺对金属栅极的栅极材料层造成损伤，进而有效地避免半导体器件失效。此外，由于本发明的金属栅极仅经过一道化学机械研磨工艺，因此较容易控制金属栅极的高度损失。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图；

图2为根据本发明一个实施方式制作半导体器件工艺流程图；

图3A-3J为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图2示出了根据本发明一个实施方式制作半导体器件工艺流程图，图3A-3J示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图2和图3A-3J来详细说明本发明的制作方法。

执行步骤201，提供半导体衬底，该半导体衬底上形成有第一伪栅极和第二伪栅极以及包围第一伪栅极和第二伪栅极的层间介电层。

如图3A所示，半导体衬底300可以为以下所提到的材料中的至少一种：硅、砷化镓、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底300中可以形成有掺杂区域(未示出)，例如N型阱区和P型阱区。此外，半导体衬底300中还可以包括隔离结构320，例如浅沟槽隔离(STI)结构等，隔离结构320可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。

半导体衬底300上形成有第一伪栅极301A和第二伪栅极301B，其中，第一伪栅极301A和第二伪栅极301B中的一个用于形成N型金属栅极，另一个用于形成P型金属栅极。第一伪栅极301A和第二伪栅极301B的材料可以为本领域中常用的形成伪栅极的材料，例如多晶硅。在此分别仅用一个第一伪栅极301A和一个第二伪栅极301B来表示用于形成N型金属栅极和P型金属栅极的伪栅极。在半导体衬底300上的第一伪栅极301A和第二伪栅极301B的周围还形成有层间介电层303。层间介电层303可包含由高深宽比(HARP)和/或高密度等离子体(HDP)沉积工艺形成的氧化物。此外，在半导体衬底300与层间介电层303之间以及第一伪栅极301A和第二伪栅极301B与层间介电层303之间还可以形成有的应力层302，以提高沟道内载流子的迁移率。图3A所示的结构可以材料本领域内常用的方法来形成，因此不再详述。

在形成完第一伪栅极301A和第二伪栅极301B之后，可以进行额外的CMOS工艺来形成N型晶体管和P型晶体管内各种公知的元件，例如包括浅掺杂区、源/漏极区、间隙壁、P型晶体管的硅锗元件、硅化物、接触孔刻蚀停止层(CESL)等。

此外，在第一伪栅极301A和第二伪栅极301B与半导体衬底300之间形成有高介电常数层(未示出)和位于该高介电常数层上的保护层(未示出)。也就是说，在去除第一伪栅极301A和第二伪栅极301B之后，高介电常数层和保护层位于所形成的填充开口内。其中，高介电常数层的厚度可以为10-30埃，高介电常数层可包含氧化铪(HfO_x)，或者选择性地包含HfSiO_x、HfSiON、HfTaO、HfTiO、HfZrO或前述的组合。保护层可以是由TiN形成的，以保护高介电常数层在后续工艺中免受损伤。进一步，在半导体衬底300的表面与高介电常数层之间还可以形成有界面层。该界面层可包含氧化硅层(例如，由热氧化法或化学氧化法形成的)，其厚度可以为5-10埃。

执行步骤202，去除第一伪栅极，以形成第一填充开口。

如图3B所示，去除第一伪栅极301A，以在层间介电层303中形成第一填充开口304A。该步骤可以包括：在图3A所示的半导体器件上形成暴露第一伪栅极301A的光刻胶层；去除第一伪栅极301A；以及去除该光刻胶层。其中，去除第一伪栅极301A的方法可以为干法刻蚀，也可以为湿法刻蚀。作为示例，使用干法刻蚀去除第一伪栅极301A，其中，干法刻蚀所使用的刻蚀气体为含F或含Cl的气体。

执行步骤203，在层间介电层和第二伪栅极上以及第一填充开口内依次形成第一功函数层、第一碳基材料层和盖层，其中，第一功函数层填充第一填充开口的一部分，第一碳基材料层填充第一填充开口的其余部分。

如图3C所示，在层间介电层303和第二伪栅极301B上以及第一填充开口304A内依次形成第一功函数层305、第一碳基材料层306和盖层307。第一功函数层305填充第一填充开口304A的一部分，而第一填充开口304A的其余部分使用第一碳基材料层306来填充。盖层307仅在第一碳基材料层306的表面形成，不填充在第一填充开口304A中。第一功函数层305可以是由TiN、TaN、TiAl和Ta中的一种或多种形成的。第一功函数层305可以为N型金属栅极的功函数层或P型金属栅极的功函数层，相应地，后续工艺中形成的第二功函数层将与第一功函数层305具有不同的类型。第一碳基材料层306可以是由无定形碳、钻石类材料和碳基聚合物中的一种或多种形成的。第一碳基材料层306可以是通过旋涂(spin-off)工艺、化学气相沉积工艺或物理气相沉积工艺等形成的。盖层307可以是由TiN、Ti、TaN、Ta、TiAl、SiN、SiO₂、SiCN和SiON中的一种或多种形成的。盖层307可以通过化学气相沉积工艺或物理气相沉积工艺等形成。

执行步骤204，去除第二伪栅极上的第一功函数层、第一碳基材料层和盖层。

如图3D所示，去除第二伪栅极301B上的第一功函数层305、第一碳基材料层306和盖层307。本领域的技术人员可以采用现有的方法来去除上述结构，例如，包括：在图3C所示的半导体器件结构上形成掩膜层，该掩膜层中具有暴露第二伪栅极301B的开口；分别执行刻蚀工艺，依次去除盖层307、第一碳基材料层306和第一功函数层305；以及去除该掩膜层，以得到图3D所示的半导体器件结构。

执行步骤205，在剩余的第一功函数层、第一碳基材料层和盖层的侧面形成侧壁。

如图3E所示，剩余的第一功函数层305、第一碳基材料层306和盖层307的侧面形成有侧壁308。形成侧壁308的方法可以包括：在图3D所示的半导体器件结构上形成侧壁材料层；执行干法刻蚀，以形成该侧壁308。侧壁308用于保护第一碳基材料层306在后续工艺(例如刻蚀工艺、清洗工艺等)中免受损伤。作为示例，侧壁308可以是由SiN、TiN、Ti、TaN、SiO₂、SiCN和SiON中的一种或多种形成的。

执行步骤206，去除第二伪栅极，以形成第二填充开口。

如图3F所示，去除第二伪栅极301B，以形成第二填充开口304B。去除第二伪栅极301B的方法可以为干法刻蚀，也可以为湿法刻蚀。作为示例，使用干法刻蚀去除第二伪栅极301B，其中，干法刻蚀所使用的刻蚀气体为含F或含Cl的气体。

执行步骤207，在第二填充开口内以及层间介电层、侧壁和剩余的盖层上依次形成第二功函数层和第二碳基材料层。

如图3G所示，在第二填充开口304B内以及层间介电层303、侧壁308和剩余的盖层307上依次形成第二功函数层309和第二碳基材料层310。第二功函数层309填充第二填充开口304B的一部分，其余部分使用第二碳基材料层310来填充。第二功函数层309可以是由TiN、TaN、TiAl和Ta中的一种或多种形成的。第二碳基材料层310可以是由无定形碳、钻石类材料和碳基聚合物中的一种或多种形成的。第二碳基材料层310可以是通过旋涂(spin-off)工艺、化学气相沉积工艺或物理气相沉积工艺等形成的。第一碳基材料层306和第二碳基材料层310可以是由相同的材料形成的，也可以是由不同的材料形成的。

为了使N型金属栅极和P型金属栅极具有不同的功函数，第一功函数层305和第二功函数层309可以由不同的材料来形成，或者可以通过使第一功函数层305和第二功函数层309具有不同的厚度以具有不同的功函数。作为示例，第一功函数层305和第二功函数层309可以是由氮化钛形成的，如果第一功函数层305作为P型金属栅极的功函数层的话，其厚度可以约为50-100埃，则第二功函数层309的厚度可以小于第一功函数层305的厚度，并经热处理工艺调整其功函数。

执行步骤208，执行平坦化工艺，至少去除剩余的盖层。

如图3H所示，执行平坦化工艺，至少去除剩余的盖层307，即只要去除剩余的盖层307及其以上的部分，以露出第一碳基材料层305和第二碳基材料层310即可。所述平坦化工艺可以是化学机械研磨(CMP)工艺。虽然图3H为去除层间介电层303以上的所有的层结构，但本发明的方法还可以使平坦化工艺停止在剩余的盖层307和层间介电层303之间的任何位置，如图3G所示，可以停止在虚线H-H所示的位置。

执行步骤209，去除剩余的第一碳基材料层和第二碳基材料层，以形成第一开口和第二开口。

如图3I所示，去除第一碳基材料层306和第二碳基材料层310，以形成第一开口311A和第二开口311B。可以采用灰化的方式来去除第一碳基材料层306和第二碳基材料层310，并且不会对层间介电层303造成损伤。

执行步骤210，在第一开口和第二开口内填充栅极材料层，以分别形成N型金属栅极和P型金属栅极。

如图3J所示，在第一开口311A和第二开口311B内填充栅极材料层312，以分别形成金属栅极313A和313B。金属栅极313A包括第一功函数层305和栅极材料层312，金属栅极313B包括第二功函数层309和栅极材料层312。其中，金属栅极313A和313B中的一个为N型金属栅极，另一个为P型金属栅极。栅极材料层可以是由Al和/或TiAl形成的。当第一功函数层305为N型金属栅极的功函数层，而第二功函数层309为P型金属栅极的功函数层时，金属栅极313A为N型金属栅极，金属栅极313B为P型金属栅极；反之亦然。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

a)提供半导体衬底，所述半导体衬底上形成有第一伪栅极和第二伪栅极以及包围所述第一伪栅极和所述第二伪栅极的层间介电层；

b)去除所述第一伪栅极，以形成第一填充开口；

c)在所述层间介电层和所述第二伪栅极上以及所述第一填充开口内依次形成第一功函数层、第一碳基材料层和盖层，其中，所述第一功函数层填充所述第一填充开口的一部分，所述第一碳基材料层填充所述第一填充开口的其余部分；

d)去除所述第二伪栅极上的所述第一功函数层、所述第一碳基材料层和所述盖层；

e)在剩余的所述第一功函数层、所述第一碳基材料层和所述盖层的侧面形成用于保护所述第一碳基材料层的侧壁；

f)去除所述第二伪栅极，以形成第二填充开口；

g)在所述第二填充开口内以及所述层间介电层、所述侧壁和剩余的所述盖层上依次形成第二功函数层和第二碳基材料层；

h)执行平坦化工艺，以至少去除剩余的所述盖层；

i)去除剩余的所述第一碳基材料层和所述第二碳基材料层，以形成第一开口和第二开口；以及

j)在所述第一开口和所述第二开口内填充栅极材料层，以分别形成N型金属栅极和P型金属栅极。

2.如权利要求1所述的方法，其特征在于，所述第一功函数层和所述第二功函数层中的一个为N型金属栅极的功函数层，另一个为P型金属栅极的功函数层。

3.如权利要求2所述的方法，其特征在于，所述第一功函数层和所述第二功函数层是由TiN、TaN、TiAl和Ta中的一种或多种形成的。

4.如权利要求1所述的方法，其特征在于，所述盖层是由TiN、Ti、TaN、Ta、TiAl、SiN、SiO₂、SiCN和SiON中的一种或多种形成的。

5.如权利要求1所述的方法，其特征在于，所述第一伪栅极和所述第二伪栅极与所述半导体衬底之间形成有高介电常数层和位于所述高介电常数层上的保护层。

6.如权利要求5所述的方法，其特征在于，所述保护层是由TiN形成的。

7.如权利要求5所述的方法，其特征在于，在所述半导体衬底的表面和所述高介电常数层之间还形成有界面层。

8.如权利要求1所述的方法，其特征在于，所述第一碳基材料层和所述第二碳基材料层是由无定形碳、钻石类材料和碳基聚合物中的一种或多种形成的。

9.如权利要求1所述的方法，其特征在于，所述栅极材料层是由Al和/或TiAl形成的。

10.如权利要求1所述的方法，其特征在于，所述侧壁是由SiN、TiN、Ti、TaN、SiO₂、SiCN和SiON中的一种或多种形成的。