CN101752317A - 制造半导体装置的方法 - Google Patents

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Abstract

本发明提供一种制造半导体装置的方法，包括：提供一具有第一区域与第二区域的半导体基底；于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一、第二栅极结构相应包括一第一、第二虚置介电质与第一、第二虚置栅极；从该第一、第二栅极结构相应移除该第一、第二虚置栅极与第一、第二虚置介电质，借此相应形成一第一、第二沟槽；形成一栅极层和一材料层以填充该第一与第二沟槽，该栅极层包括一高介电常数介电层；移除部分该材料层，使剩余部分保护该栅极层分别位于该第一与第二沟槽底部的一第一部分；移除该栅极层的一第二部分；移除该材料层的剩余部分；以及在该第一、第二沟槽中相应形成一第一、第二金属栅极。

Description

制造半导体装置的方法
技术领域
本发明涉及制造半导体装置的方法。
背景技术
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得IC的生产世代不停地推新，每个世代都较前个世代有更小的元件尺寸及更复杂的电路。然而，这些进步也增加了制造IC工艺的复杂性，因此IC工艺也需要有同样的进展才能实现更先进的集成电路IC工艺。
在IC革新的过程中，功能密度(也即每个芯片区域上互连装置的数量)已普遍地增加，然而几何尺寸(也即在工艺中所能创造的最小元件(或线))也越来越小。这些缩小尺寸的工艺通常能增加生产效能并提供较低的相关成本。这样的微缩化也产生相对较高的功率消耗(power dissipation)值，其可使用低功率消耗的装置，例如互补型金属氧化物半导体(CMOS)装置来适应。CMOS装置一般是由栅极氧化物及多晶硅栅极电极所形成。随着元件尺寸不断的缩小，已期望使用高介电常数栅极介电质及金属栅极电极取代栅极氧化物及多晶硅栅极电极，以增进装置的效能。然而，当将高介电常数/金属栅极元件整合至CMOS制造流程中时，由于例如材料的相容性、复杂的工艺及热预算(thermal budget)的各种因素而会有问题发生。举例来说，高介电常数栅极介电质的一个问题即其热稳定度低。因此，高介电常数栅极介电质可能会在CMOS制造流程中一个或更多个热工艺周期(例如虚置多晶质的热处理；SiGe或间隙壁的热处理；及源极与漏极的活化处理)的过程中发生变化或受到损坏。另外，利用光致抗蚀剂图案化金属层可能会引发光致抗蚀剂剥落(peeling)；剥离(stripping)之后的光致抗蚀剂残余物；以及穿过光致抗蚀剂的金属蚀刻化学物质的侵蚀。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种制造半导体装置的方法，包括：提供一具有第一区域与第二区域的半导体基底；于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一栅极结构包括一第一虚置介电质与第一虚置栅极，该第二栅极结构包括一第二虚置介电质与第二虚置栅极；从该第一栅极结构移除该第一虚置栅极与第一虚置介电质，借此形成一第一沟槽，并从该第二栅极结构移除该第二虚置栅极与第二虚置介电质，借此形成一第二沟槽；形成一栅极层以填充部分该第一与第二沟槽，该栅极层包括一高介电常数介电层；形成一材料层以填充剩余的该第一与第二沟槽；移除部分该材料层，使该材料层的剩余部分保护该栅极层分别位于该第一与第二沟槽底部的一第一部分；移除该栅极层的一第二部分；分别从该第一与第二沟槽移除该材料层的剩余部分；以及在该第一沟槽中形成一第一金属栅极，并在该第二沟槽中形成一第二金属栅极。
本发明也提供一种制造半导体装置的方法，包括：提供一具有第一区域与第二区域的半导体基底；于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一栅极结构包括一第一虚置栅极，且该第二栅极结构包括一第二虚置栅极；从该第一栅极结构移除该第一虚置栅极，借此形成一第一沟槽；形成一第一金属层以填充部分该第一沟槽；于该第一金属层上形成一第一材料层，该第一材料层实质上填充剩余的该第一沟槽；移除该第二区域上的该第一金属层与第一材料层；从该第二栅极结构移除该第二虚置栅极，借此形成一第二沟槽；形成一第二金属层以填充部分该第二沟槽；于该第二金属层上形成一第二材料层，该第二材料层实质上填充剩余的该第二沟槽；移除该第一与第二沟槽外侧的该金属与材料层；从该第一沟槽移除该第一材料层，并从该第二沟槽移除该第二材料层；以及形成一第三金属层以实质上填充该第一与第二沟槽。
本发明还提供一种制造半导体装置的方法，包括：提供一具有第一区域与第二区域的半导体基底；于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一栅极结构包括一第一虚置栅极，且该第二栅极结构包括一第二虚置栅极；于该第一与第二栅极结构上形成一层间介电质；于该层间介电质上进行一第一化学机械研磨，以露出该第一与第二虚置栅极；从该第一栅极结构移除该第一虚置栅极，借此形成一第一沟槽；形成一第一金属层以填充部分该第一沟槽，该第一金属层具有一第一功函数；于该第一金属层上形成一第一材料层，该第一材料层实质上填充剩余的该第一沟槽；从该第二栅极结构移除该第二虚置栅极，借此形成一第二沟槽；形成一第二金属层以填充部分该第二沟槽，该第二金属层具有不同于该第一功函数的一第二功函数；于该第二金属层上形成一第二材料层，该第二材料层实质上填充剩余的该第二沟槽，该第二材料层以与该第一材料层的相同材料形成；进行一第二化学机械研磨，其实质上停止在该层间介电质；从该第一沟槽移除该第一材料层，并从该第二沟槽移除该第二材料层；以及形成一第三金属层以实质上填充该第一与第二沟槽。
在此说明本发明各种实施例达到的不同好处。要了解在此说明的不同实施例提供一些不同的好处，且并非所有的实施例都需要特定的好处。举例来说，在此所述使用虚置介电质，在栅极最后工艺中形成高介电常数栅极介电质的方法简单且有经济效益。再者，在此所述在栅极最后工艺中形成nFET与pFET装置具有适当功函数的金属栅极的方法简单且有经济效益。在此所述的方法在N/P型金属图案化的过程中，通过使用例如旋转涂布玻璃层的其他材料层，将光致抗蚀剂剥落与光致抗蚀剂残余物的风险降到最低。相较于光致抗蚀剂，旋转涂布玻璃层能提供金属层更好的黏着效果。再者，旋转涂布玻璃层更能够抵抗金属蚀刻化学物质的侵蚀。另外，由于旋转涂布玻璃层与金属层具有高的蚀刻选择比，因此化学机械研磨与蚀刻工艺能得到良好的控制。再者，在此所述的方法与装置可轻易地与目前的CMOS制造流程与半导体工艺设备整合。举例来说，在此所述的方法使用适合且相容于CMOS制造流程的材料与工艺，且并入制造流程中并不昂贵。
附图说明
图1为根据本发明各种概念制造具有高介电常数栅极介电质的半导体装置的方法流程图。
图2A至图2L为显示根据图1的方法中半导体装置的工艺剖面图。
图3为根据本发明各种概念制造具有金属栅极的半导体装置的方法流程图。
图4A至图4L为显示根据图3的方法中的半导体装置工艺剖面图。
图5为根据本发明各种概念制造具有金属栅极的半导体装置的另一方法流程图。
图6A至图6E为显示根据图5的方法中的半导体装置工艺剖面图。
上述附图中的附图标记说明如下：
200～半导体装置；202～基底；204～P型阱；206～N型阱；210～隔离结构；212～nFET；214～pFET；216～虚置介电层；218～虚置多晶硅(或多晶)层；220～栅极结构；222～栅极结构；223硅锗元件；225～轻掺杂源极/漏极区域；227～侧壁或栅极间隙壁；229～源极/漏极区域；230～层间介电质；234～沟槽；236～沟槽；237～界面层；238～高介电常数介电层；239～阻挡层；240～界面层/高介电常数介电层/阻挡层；250～材料层；252～蚀刻工艺；254～旋转涂布玻璃层；255～蚀刻工艺；256～界面层/高介电常数介电层/阻挡层；260～P型功函数金属(或P型金属)；270～材料层；275～化学机械研磨；276～旋转涂布玻璃层；277～光致抗蚀剂层；280～N型功函数金属(或N型金属)；282～材料层；285～化学机械研磨；286～旋转涂布玻璃层；290～填充金属；295～化学机械研磨；400～半导体装置；415～界面层；416～高介电常数介电层；417～阻挡层；420n～栅极结构；420p～栅极结构；422～SiC元件；424～SiGe元件；426～侧壁或栅极间隙壁；432～光致抗蚀剂层；434～沟槽；440～P型功函数金属(或P型金属)；450～材料层；452～光致抗蚀剂层；454～沟槽；460～N型功函数金属(或N型金属)；470～材料层；475～化学机械研磨；480～填充金属；485～化学机械研磨；600～半导体装置；610～化学机械研磨；615～光致抗蚀剂层；620～N型功函数金属(或N型金属)；630～材料层；640～化学机械研磨。
具体实施方式
有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念是依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下是通过各种附图及例式说明本发明较佳实施例的制造过程。在本发明各种不同的各种实施例和附图中，相同的符号代表相同或类似的元件。此外，当一层材料层位于另一材料层或基板之上时，其可以直接位于其表面上或另外插入有其他中介层。为求简洁，各种元件可任意地画成不同比率。再者，本发明提供“栅极最后”金属栅极工艺的范例，然而本领域普通技术人员可了解应用在其他工艺和/或使用其他材料。
图1为根据本发明各种概念制造具有高介电常数栅极介电质的半导体装置的方法100流程图。图2A至图2L为显示根据图1的方法100中半导体装置200的工艺剖面图。应注意半导体装置200可以CMOS制造流程制造。因此，要了解可在图1的方法100之前、之中及之后进行额外的工艺，且在此可仅简单地描述某些额外的工艺。半导体装置200可在栅极最后工艺(也称为置换多晶棚极工艺(replacement poly gate process))中制造。在栅极最后工艺中，可先形成虚置介电质与虚置多晶栅极结构，且接着可进行一般的CMOS制造流程直到沉积层间介电质。然后可移除虚置介电质与虚置多晶栅极结构，并以高介电常数栅极介电质/金属栅极结构取代。图2A显示在层间介电质上进行化学机械研磨之后而露出虚置多晶栅极的半导体装置200。
方法100起始于步骤102，提供具有第一区域与第二区域的基底。半导体装置200包括半导体基底202，例如硅基底。基底202也可包括硅锗(silicongermanium)、砷化镓(gallium arsenic)或其他合适的半导体材料。基底202可包括掺杂区域，例如P型阱204及N型阱206。基底202还可包括其他元件，例如埋藏层和/或外延层。再者，基底202可为绝缘层上覆半导体，例如绝缘层上覆硅(silicon on insulator；SOI)。在其他实施例中，半导体基底202可包括掺杂的外延层、梯度半导体层(gradient semiconductor layer)和/或还可包括覆盖在另一不同型态半导体层上的半导体层，例如硅锗层上覆硅层。在其他范例中，化合物半导体结构可包括多层硅结构，或硅基底可包括多层化合物半导体结构。
半导体装置200还包括隔离结构210，例如形成在基底202中的浅沟槽隔离(STI)元件，用以隔离基底的有源区域204与206。或者，隔离结构210可任选地包括局部硅氧化(local oxidation of silicon；LOCOS)结构。隔离结构210可以氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐(FSG)和/或公知的低介电常数介电材料形成。有源区域204可建构NMOS装置212(例如n型场效应晶体管(nFET))，且有源区域206可建构成PMOS装置214(例如p型场效应晶体管(pFET))。
方法100进行至步骤104，在第一区域上形成第一栅极结构，并可在第二区域上形成第二栅极结构，第一栅极结构包括第一虚置介电质与第一虚置栅极，且该第二栅极结构包括第二虚置介电质与第二虚置栅极。栅极结构的形成步骤包括形成各种材料层，以及蚀刻/图案化上述各种材料层，以形成nFET 212装置的栅极结构与pFET 214装置的栅极结构。
在本发明实施例中，半导体装置200包括形成在基底202上的虚置介电层216。虚置介电层216可包括氧化物(例如通过化学气相沉积法、热氧化法或化学氧化法形成的氧化物)。虚置介电层216的厚度可介于约10埃至约50埃。半导体装置200还可包括虚置多晶硅(或多晶)层218，其通过适合的沉积工艺形成在虚置介电层216上。举例来说，可在化学气相沉积工艺中使用硅烷(silane；SiH4)、二硅乙烷(di-silane；Si2H6)或二氯硅烷(di-chlorsilane；SiCl2H2)作为化学气体，以形成虚置多晶层218。虚置多晶层218的厚度可介于约200埃至约2000埃。半导体装置200还可包括形成在虚置多晶层218上的硬掩模层(未显示)。硬掩模层可包括氮化硅、氮氧化硅、碳化硅和/或其他合适的介电材料，并可使用例如化学气相沉积(CVD)或物理气相沉积(PVD或sputtering)的方法形成。硬掩模层的厚度可介于约100埃至约400埃。此外，可使用抗反射涂布层或底部抗反射涂布(bottom antireflective coating；BARC)层以强化用来图案化光致抗蚀剂层的光刻工艺。举例来说，图案化的光致抗蚀剂层(未显示)可形成在硬掩模层上，上述图案化的光致抗蚀剂层包括在nFET 212上方的栅极图案与pFET 214上方的栅极图案。可使用具有栅极图案的光致抗蚀剂层，通过干式蚀刻或湿式蚀刻工艺图案化硬掩模层。
可使用图案化的硬掩模层，通过干式蚀刻、湿式蚀刻、或干式与湿式蚀刻工艺的组合方法，在nFET 212装置侧中形成栅极结构220，并在pFET 214装置侧中形成栅极结构222。因此，栅极结构220、222各可包括虚置介电质216、虚置多晶栅极218与硬掩模。
在形成栅极结构220、222(例如栅极蚀刻或图案化工艺)之后，要了解可对半导体装置200进行额外的公知CMOS工艺以形成nFET 212与pFET 214的各种元件。因此，在此仅简略地描述上述各种元件。上述各种元件可包括硅锗(SiGe)元件223、轻掺杂源极/漏极区域(n型及p型LDD)225、侧壁或栅极间隙壁227、源极/漏极(S/D)区域229、金属硅化(silicide)元件、接触蚀刻停止层(contact etch stop layer；CESL)以及层间介电质(interlayer dielectric；ILD)230。应注意SiGe元件223视需要形成，且nFET 212和/或pFET 214装置可使用应变(strained)层以增进装置的效能。层间介电质230可包括氧化物，其通过高深宽比工艺(high aspect ratio process；HARP)和/或高密度等离子体(high density plasma；HDP)沉积工艺形成。层间介电质230填充相邻近的nFET 212的栅极结构220与pFET 214的栅极结构220之间的间隙。之后，可在层间介电质230上进行化学机械研磨工艺，以平坦化层间介电质，直到露出nFET 212与pFET 214装置中的虚置多晶栅极218。
方法100进行至步骤106，从第一栅极结构移除第一虚置介电质与第一虚置栅极，借此形成第一沟槽，并可从第二栅极结构移除第二虚置介电质与第二虚置栅极，借此形成第二沟槽。
在图2B中，nFET 212侧的栅极结构220中的虚置多晶栅极218与虚置介电质216，以及pFET 214侧的栅极结构222中的虚置多晶栅极218与虚置介电质216，通过干式蚀刻、湿式蚀刻、干式与湿式蚀刻的组合或其他合适的工艺移除。虚置多晶栅极218与虚置介电质216可在单一步骤的蚀刻工艺或多个步骤的蚀刻工艺中移除。举例来说，可使用第一湿式蚀刻工艺移除虚置多晶栅极218。第一湿式蚀刻工艺可包括暴露至含氢氧化物的溶液(例如氢氧化铵(ammonium hydroxide))、去离子水和/或其他合适的蚀刻剂溶液中。可使用第二湿式蚀刻工艺移除虚置介电质216。第二湿式蚀刻工艺可包括暴露至缓冲氢氟酸溶液或缓冲氧化蚀刻剂(buffered oxide etchant；BOE)中。第二湿式蚀刻工艺可选择性地移除虚置介电质216，并可停止于基底202，借此在nFET 212装置侧的栅极结构220中形成沟槽234，并在pFET 214装置侧的栅极结构222中形成沟槽236。要了解也可使用其他蚀刻化学物质，以选择性地移除虚置介电质与虚置多晶栅极。
方法100进行至步骤108，形成界面层、高介电常数介电层及阻挡层，以填充部分第一与第二沟槽。
在图2C中，形成界面层237、高介电常数介电层238及阻挡层239(统称为240)，以填充部分沟槽234、236。界面层237可包括氧化硅(silicon oxide；SiO2)层(例如以热氧化法或化学氧化法所形成)，且厚度介于约5埃至约20埃。或者，界面层237可任选地包括HfSiO或SiON，其通过原子层沉积法、化学气相沉积法、物理气相沉积法、热氧化及氮化法、等离子体氧化及氮化法或上述方法的组合形成。在一些实施例中，可通过原子层沉积法、化学气相沉积法或物理气相沉积法在热氧化物上形成Hf薄膜，并然后通过热氧气(thermal O2)氧化上述Hf薄膜以形成HfSiO。在其他实施例中，Hf薄膜可通过原子层沉积法、化学气相沉积法或物理气相沉积法，在反应性氧气及水的环境下形成。
高介电常数介电层238可形成在界面层237上。高介电常数介电层238可通过原子层沉积法、化学气相沉积法、金属有机化学气相沉积法、物理气相沉积法、等离子体加强型化学气相沉积法、等离子体加强型原子层沉积法、热氧化法、上述方法的组合或其他合适的技术形成。高介电常数介电层238的厚度可介于约5埃至约20埃。高介电常数介电层238可包括二元或三元的高介电常数薄膜，例如HfOx。或者，高介电常数介电层238可任选地包括其他高介电常数介电质，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或其他合适的材料。在一些实施例中，可进行后续的退火工艺。
阻挡层239可形成在高介电常数介电层238上。阻挡层239可包括TiN或TaN，且厚度介于约5埃至约20埃。或者，阻挡层239可任选地包括Si3N4。阻挡层239可作用为阻挡物，以保护高介电常数介电层238与之后形成的虚置材料层。阻挡层239可以各种沉积技术形成，例如原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的技术。
方法100进行至步骤110，形成材料层以填充剩余的第一与第二沟槽。
材料层250形成在界面层/高介电常数介电层/阻挡层240上。举例来说，材料层250可包括旋转涂布玻璃(spin-on-glass；SOG)。旋转涂布玻璃层250可实质上填充剩余的沟槽234、236。应注意旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽234、236中形成空隙的风险降到最低。旋转涂布玻璃层250可作用为第二虚置栅极层，因此其将会如下所述的被金属栅极给置换掉。另外，在栅极结构220、222中，旋转涂布玻璃层250与(界面层/高介电常数介电层/阻挡层240中的)阻挡层之间高的蚀刻选择比能使后续工艺得到良好的控制。或者，材料层250可包括其它适合用来填充沟槽234、236，并在后续工艺中保护其下方的界面层/高介电常数介电层/阻挡层240的材料。举例来说，材料层250可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。旋转涂布玻璃层250可通过实质上停止在(界面层/高介电常数介电层/阻挡层240中的)阻挡层的回蚀刻工艺或化学机械研磨工艺而平坦化。因此，旋转涂布玻璃层250可留在沟槽234、236中，并作用为第二虚置栅极。
方法100进行至步骤112，移除部分材料层，使材料层的剩余部分保护分别位于第一与第二沟槽底部的界面层/高介电常数介电层/阻挡层的第一部分。
在图2D中，可使用干式蚀刻工艺252，从沟槽234、236移除部分旋转涂布玻璃层250。干式蚀刻工艺252可在具有CHCl3、CHBr3、CCl4、CF4、C2F6，且压力介于约30mT至约100mT的环境下进行。干式蚀刻工艺252在旋转涂布玻璃层与阻挡层之间具有高的蚀刻选择比。因此，(界面层/高介电常数介电层/阻挡层240的)阻挡层可作用为蚀刻停止层。可进行干式蚀刻工艺252一预期的时间以得到期望的厚度。在一些实施例中，留在沟槽内的旋转涂布玻璃层254其厚度可介于约10埃至约100埃。
方法100进行至步骤114，移除界面层/高介电常数介电层/阻挡层的第二部分。
在图2E中，可进行湿式蚀刻工艺255以移除部分界面层/高介电常数介电层/阻挡层240。湿式蚀刻工艺255可包括多个步骤的蚀刻工艺。举例来说，阻挡层可通过氢氧化铵与双氧水(hydrogen peroxide；H2O2)的混合蚀刻溶液(也称为APM)蚀刻。APM的比例可介于约1∶1∶100(NH3∶H2O2∶H2O)至约1∶1∶5。APM的温度可介于约20℃至约80℃。然后界面层/高介电常数介电层可通过比例介于约1∶50至约1∶500的缓冲氢氟酸溶液或缓冲氧化蚀刻剂(BOE)蚀刻。缓冲氢氟酸溶液或缓冲氧化蚀刻剂溶液的温度可介于约25℃至约100℃。应注意分别留在沟槽234、236内的旋转涂布玻璃层254能在蚀刻工艺255的过程中保护其下方的界面层/高介电常数介电层/阻挡层240不被蚀刻。因此，在湿式蚀刻工艺255之后，分别位于沟槽234、236底部或侧壁底部上的界面层/高介电常数介电层/阻挡层256仍未被蚀刻。分别位于沟槽234、236中的界面层/高介电常数介电层/阻挡层256的剖面轮廓可为角状的(hornshaped)。也即，界面层/高介电常数介电层/阻挡层256可具有在沟槽的所有侧壁上(从沟槽的底部)向上延伸的部分。如先前所述的，留下的旋转涂布玻璃层254其厚度可介于约10埃至约100埃。因此，分别位于沟槽234、236侧壁上的界面层/高介电常数介电层/阻挡层256可延伸约10埃至约100埃。
方法100进行至步骤116，从第一与第二沟槽中分别移除材料层的剩余部分。可使用干式蚀刻、湿式蚀刻、干式与湿式蚀刻的组合或其他合适的工艺从沟槽234、236中分别移除留下的旋转涂布玻璃层254。干式蚀刻工艺可在具有CHCl3、CHBr3、CCl4、CF4、C2F6，且压力介于约30mT至约100mT的环境下进行。干式蚀刻工艺在(界面层/高介电常数介电层/阻挡层256的)旋转涂布玻璃层与阻挡层之间具有高的蚀刻选择比。因此，阻挡层可作用为蚀刻停止层，并可保护其下方的高介电常数介电层在蚀刻工艺中不被蚀刻。
方法100进行至步骤118，于第一沟槽中形成第一金属栅极，并可于第二沟槽中形成第二金属栅极。图2F至图2L显示形成nFET 212与pFET 214装置的金属栅极的一范例。在本实施例中，先形成P型功函数金属，并然后形成N型功函数金属。要了解在其他实施例中，先形成N型功函数金属，并然后形成P型功函数金属。
在图2F中，可形成功函数金属层以填充部分沟槽234、236。于本实施例中，P型功函数金属(或P型金属)260可形成在栅极结构220、222的界面层/高介电常数介电层/阻挡层256上，并可填充部分沟槽234、236。P型金属层260可包括TiN层，且厚度可介于约10埃至约100埃。P型金属层260可通过原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的方法形成。或者，P型金属层260可任选地包括其他合适的金属，例如适用于pFET214的WN、TaN或Ru。此外，P型金属层260也可包括多个金属层结构，例如TiN/WN。
材料层270可通过旋转涂布(spin-on或spin-coating)工艺形成在P型金属层260上。举例来说，材料层270可包括旋转涂布玻璃。旋转涂布玻璃层270实质上可填充剩余的沟槽234、236。应注意旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽234、236中形成空隙的风险降到最低。另外，旋转涂布玻璃层270与金属层260之间的高蚀刻选择比，能使后续如下所述图案化金属层的工艺得到良好的控制。或者，材料层270可包括其它适合用来填充沟槽234、236，并黏着在其下方的P型金属层260的材料。举例来说，材料层270可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。
在图2G中，可在旋转涂布玻璃层270上进行化学机械研磨275，其实质上停止在沟槽234、236外侧的P型金属层260。应注意化学机械研磨275能良好地控制在金属层240停止，是因为金属层与旋转涂布玻璃层之间高的选择比所造成的。在化学机械研磨275之后，留下分别位于栅极结构220、222的沟槽234、236中的旋转涂布玻璃层276。
在图2H中，可形成图案化光致抗蚀剂层277以保护pFET 214侧中的旋转涂布玻璃层276与P型金属层260。图案化光致抗蚀剂层277可通过公知的光刻图案化工艺形成。nFET 212侧中未被保护的旋转涂布玻璃层276与P型金属层260可通过干式蚀刻工艺、湿式蚀刻工艺、或湿式与干式蚀刻工艺的组合法移除。此外，蚀刻工艺可通过一个蚀刻步骤或多个步骤的蚀刻工艺进行。举例来说，可使用干式蚀刻工艺从沟槽234移除旋转涂布玻璃层276，且上述干式蚀刻工艺在具有CHCl3、CHBr3、CCl4、CF4、C2F6，且压力介于约30mT至约100mT的环境下进行。或者，可通过使用稀释的氢氟酸(dilutedHF；DHF)溶液及溶剂，从沟槽234移除未被保护的旋转涂布玻璃层276。此外，可通过使用NH4OH:H2O2:去离子水的溶液或其他合适的蚀刻剂，选择性地移除nFET 212侧中的P型金属层260。图案化光致抗蚀剂层277可通过剥除(stripping)工艺或其他合适的工艺移除。或者，nFET 212侧中的旋转涂布玻璃层276与P型金属层260可通过一个湿式蚀刻工艺移除。
在图2I中，可形成功函数金属层以填充部分nFET 212侧中的沟槽234。在本实施例中，N型功函数金属(或N型金属)280可形成在栅极结构220的界面层/高介电常数介电层/阻挡层256上，并可填充部分沟槽234。N型金属280可包括TiAl层，且厚度可介于约10埃至约100埃。N型金属280可以原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的方法形成。或者，N型金属280可任选地包括其他合适的金属，例如适用于nFET 212中的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，N型金属280也可包括多个金属层结构。
请仍参照图2I，材料层282可通过旋转涂布工艺形成在N型金属层280上。在本实施例中，材料层282可以与材料层270相同的材料形成。材料层282可包括旋转涂布玻璃。旋转涂布玻璃层282实质上可填充剩余的沟槽234。应要了解旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽234中形成空隙的风险降到最低。另外，旋转涂布玻璃层282与金属层280之间高的蚀刻选择比，能使后续如下所述图案化金属层的工艺得到良好的控制。此外，旋转涂布玻璃层282在之后图案化金属层的过程中能够禁得起金属蚀刻化学物质的侵蚀。或者，材料层282可任选地包括其它适合用来填充沟槽234，并黏着在其下方的N型金属层280的材料。举例来说，材料层282可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。
在图2J中，可在旋转涂布玻璃层282与金属层260、280上进行化学机械研磨285，以移除沟槽234、236外侧的各种薄膜。化学机械研磨285实质上可停止在层间介电层230。再者，化学机械研磨285可具有高的蚀刻选择比，以在栅极结构220、222与层间介电层230提供实质上平坦的表面。在化学机械研磨285之后，留下位于栅极结构220的沟槽234中的旋转涂布玻璃层286与N型金属层280。应注意沟槽外侧的各种金属层与旋转涂布玻璃层可通过化学机械研磨与蚀刻工艺的组合方法移除。分别留在沟槽236、234中的旋转涂布玻璃层276、286可通过干式蚀刻工艺、湿式蚀刻工艺、或上述干式与湿式蚀刻工艺的组合方法移除。举例来说，可使用干式蚀刻工艺移除留在沟槽234、236中的旋转涂布玻璃层276、286，且上述干式蚀刻工艺在具有CHCl3、CHBr3、CCl4、CF4、C2F6，且压力介于约30mT至约100mT的环境下进行。或者，可通过使用稀释的氢氟酸(diluted HF；DHF)溶液及溶剂，移除留在沟槽234、236中的旋转涂布玻璃层276、286。应注意金属层与旋转涂布玻璃层之间高的蚀刻选择比能良好的控制蚀刻工艺停止在分别位于沟槽234、236中的金属层260、280。
在图2K中，可沉积填充金属(fill metal)290，以填充剩余的沟槽234与236。在本实施例中，可沉积一钛层，其用作湿润层，并可利于之后的铝填充。钛层可以物理气相沉积法或其他合适的工艺形成。然后可在钛层上形成一铝层290，以填充剩余的沟槽234与236。铝层290可通过化学气相沉积法形成第一铝层，并然后通过物理气相沉积法形成第二铝层而形成。或者，填充金属290可任选性地包括钨、铜或其他合适的金属材料。
在图2L中，可在铝层290上进行化学机械研磨295，以移除位于沟槽234、236外侧的多余铝。在其他实施例中，填充金属290可任选性地包括钨、铜或其他合适的金属材料。化学机械研磨295可具有高的蚀刻选择比，以在栅极结构220、222与层间介电层230提供实质上平坦的表面。根据上述，nFET 212的金属栅极(N型金属层280与铝填充层290)可适当地表现N型功函数，且pFET 214的金属栅极(P型金属层260与铝填充层290)可适当地表现P型功函数。因此，在不增加复杂度的情况下，nFET 212与pFET 214可分别得到期望的临界电压。此外，由于高介电常数介电层在栅极最后工艺中形成时经历较少的热周期，因此能维持住品质与完整性。要了解半导体装置200可进一步地进行工艺以形成各种元件，例如接触窗/接触孔(contact/via)、内连接金属层、层间介电质、保护层等等。应注意以上参照图1与图2A至图2L所述的例如光刻、蚀刻以及形成高介电常数/金属栅极技术或工艺，也可应用在以下参照图3与图4A至图4L，以及图5与图6A至图6E所述的各种实施例中。
图3为根据本发明各种概念制造具有金属栅极的半导体装置的方法300流程图。图4A至图4L显示根据图3方法300中的半导体装置400工艺剖面图。应注意半导体装置400可通过CMOS制造流程制造。因此，要了解可在图3的方法300之前、之中及之后进行额外的工艺，且在此可仅简单地描述某些额外的工艺。半导体装置400可在栅极最后工艺中制造。半导体装置400相似于图2A-图2L的半导体装置200。因此，为求简洁，图2A-图2L与图4A-图4L中相似的元件标示为相同的号码。
方法300起始于步骤302，提供具有第一区域与第二区域的基底。在图4A中，半导体装置400可包括半导体基底202，例如硅基底。基底202还可包括掺杂区域，例如P型阱204及N型阱206。半导体装置400还可包括隔离结构210，例如形成在基底202中的浅沟槽隔离(STI)元件或局部硅氧化结构，用以隔离基底的有源区域212与214。有源区域212可建构NMOS装置(例如nFET)，且有源区域214可建构成PMOS装置(例如pFET)。
方法300进行至步骤304，在第一区域上形成第一栅极结构，并在第二区域上形成第二栅极结构，第一栅极结构包括第一虚置栅极，且第二栅极结构包括第二虚置栅极。栅极结构的形成步骤包括形成各种材料层，以及蚀刻/图案化上述各种材料层，以形成如下所述nFET 212装置侧中的栅极结构与pFET 214装置侧中的栅极结构。
半导体装置400包括形成在基底202上的界面层415。界面层415可包括氧化硅(silicon oxide；SiO2)层(例如以热氧化法或化学氧化法所形成)，且厚度介于约5埃至约20埃。或者，界面层415可任选地包括HfSiO或SiON，其系通过原子层沉积法、化学气相沉积法、物理气相沉积法、热氧化法或上述方法的组合所形成。在一些实施例中，可通过原子层沉积法、化学气相沉积法或物理气相沉积法在热氧化物上形成Hf薄膜，并然后通过热氧气(thermal O2)氧化上述Hf薄膜以形成HfSiO。在其他实施例中，Hf薄膜可通过原子层沉积法、化学气相沉积法或物理气相沉积法，在反应性氧气的环境下形成。
半导体装置400还包括高介电常数介电层416，形成在界面层415上。高介电常数介电层416可通过原子层沉积法、化学气相沉积法、金属有机化学气相沉积法、物理气相沉积法、热氧化法、上述方法的组合或其他合适的技术形成。高介电常数介电层416的厚度可介于约5埃至约20埃。高介电常数介电层416可包括二元或三元的高介电常数薄膜，例如HfOx。或者，高介电常数介电层416可任选地包括其他高介电常数介电质，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或其他合适的材料。
半导体装置400还可包括阻挡层417，形成在高介电常数介电层416上。阻挡层417可包括金属薄膜，例如TiN或TaN。或者，阻挡层417可任选地包括Si3N4。阻挡层417的厚度可介于约5埃至约20埃。阻挡层417可作用为高介电常数介电层416与之后形成的虚置多晶栅极结构之间的阻挡物。在之后的工艺中，阻挡层417可帮助减少或消除多晶与高介电常数介电质416之间的费米能阶钉住效应(Fermi level pinning)。此外，之后在以下所述移除虚置多晶栅极的过程中，阻挡层417可作用为蚀刻停止层及保护层。阻挡层417可以各种沉积技术形成，例如原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的技术。应注意界面层415、高介电常数介电质416与阻挡层417也可如图1与图2A-图2L中所述的栅极最后工艺中形成。
半导体装置400还可包括多晶硅(或多晶)层218，其通过适合的沉积工艺形成在阻挡层417上。举例来说，可在化学气相沉积工艺中使用硅烷(silane；SiH4)、二硅乙烷(di-silane；Si2H6)或二氯硅烷(di-chlorsilane；SiCl2H2)作为化学气体以形成多晶层218。多晶层218的厚度可介于约200埃至约2000埃。或者，可任选性地形成非结晶硅层而取代多晶硅层。半导体装置400还可包括形成在多晶层218上的硬掩模层(未显示)。硬掩模层可包括氧化硅、氮化硅、氮氧化硅、碳化硅和/或其他合适的介电材料，并可通过例如化学气相沉积或物理气相沉积的方法形成。硬掩模层的厚度可介于约100埃至约400埃。此外，可使用抗反射涂布层或底部抗反射涂布层，以强化用来图案化光致抗蚀剂层的光刻工艺。举例来说，图案化的光致抗蚀剂层(未显示)可形成在硬掩模层上，上述图案化的光致抗蚀剂层包括在nFET 212装置侧上方的栅极图案与pFET 214装置侧上方的栅极图案。可使用具有栅极图案的光致抗蚀剂层，通过干式蚀刻或湿式蚀刻工艺图案化硬掩模层。
然后可使用图案化的硬掩模层，通过干式蚀刻、湿式蚀刻、或干式与湿式蚀刻工艺的组合方法，在nFET 212装置侧中形成栅极结构420n，并在pFET214装置侧中形成栅极结构420p。因此，栅极结构420n、420p各可包括界面层415、高介电常数介电层416、阻挡层417、虚置多晶栅极218与硬掩模。
在形成栅极结构420n、420p(例如栅极蚀刻或图案化工艺)之后，要了解可对半导体装置400进行额外的CMOS工艺，以形成nFET 212与pFET 214的各种元件。因此，在此仅简略地描述上述各种元件。在图4B中，上述各种元件可包括nFET 212侧中的碳化硅(SiC)元件422、pFET 214侧中的硅锗(SiGe)元件424、轻掺杂源极/漏极区域(n型及p型LDD区域)、侧壁或栅极间隙壁426、源极/漏极(S/D)区域(n型及p型源极/漏极区域)、金属硅化(silicide)元件、接触蚀刻停止层(contact etch stop layer；CESL)以及层间介电质(interlayer dielectric；ILD)230。应注意SiC元件422与SiGe元件424视需要形成，且nFET 212和/或pFET 214装置可使用应变层以增进装置的效能。层间介电质230可包括氧化物，其通过高深宽比工艺(high aspect ratio process；HARP)和/或高密度等离子体(high density plasma；HDP)化学气相沉积工艺形成。层间介电质230填充相邻近的nFET 212的栅极结构420n与pFET 214的栅极结构420p之间的间隙。之后，可在层间介电质230上进行化学机械研磨工艺，以平坦化层间介电质，直到露出nFET 212侧与pFET 214侧的虚置多晶栅极218。
方法300进行至步骤306，从第一栅极结构移除第一虚置栅极，借此形成第一沟槽。在图4C中，形成图案化光致抗蚀剂层432，以保护nFET 212侧中的栅极结构420n。图案化光致抗蚀剂层432可通过光刻、浸没光刻(immersion lithography)、电子束刻写或其他合适的技术形成。举例来说，光刻工艺可包括旋转涂布光致抗蚀剂(spin-coating)、软烤(soft-baking)、曝光、曝光后烘烤(post-exposure baking)、显影(developing)、清洗(rinsing)、干燥(drying)及其他合适的工艺。pFET 214侧的栅极结构420p中的虚置多晶栅极218可通过干式蚀刻、湿式蚀刻、或干式与湿式蚀刻工艺的组合法移除。举例来说，湿式蚀刻工艺可包括暴露至含氢氧化物的溶液(例如氢氧化铵(ammonium hydroxide))、去离子水和/或其他合适的蚀刻剂溶液中。应注意栅极结构420p中的阻挡层417可在蚀刻工艺中作用为蚀刻停止或阻挡物。虚置多晶栅极218可选择性地被蚀刻掉，借此在pFET 214侧中的栅极结构420p中形成沟槽434。可通过剥除或其他合适的工艺移除图案化光致抗蚀剂层432。
方法300进行至步骤308，形成第一金属层以填充部分第一沟槽。在图4D中，可形成功函数金属层以填充pFET 214侧中的部分沟槽434。在本实施例中，P型功函数金属(或P型金属)440可形成在栅极结构420p的阻挡层417上，并可填充部分沟槽434。P型金属440可包括TiN层，且厚度可介于约10埃至约100埃。P型金属层440可通过原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的工艺形成。或者，P型金属层440可任选地包括其他合适的金属，例如适用于pFET 214的WN、TaN或Ru。此外，P型金属层440也可包括多个金属层结构，例如TiN/WN。
方法300进行至步骤310，在第一金属层上形成第一材料层，以实质上填充剩余的第一沟槽。在图4E中，材料层450可通过旋转涂布工艺形成在P型金属层440上。举例来说，材料层450可包括旋转涂布玻璃。旋转涂布玻璃层450实质上可填充剩余的沟槽434。应注意旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽434中形成空隙的风险降到最低。另外，旋转涂布玻璃层450与金属层440之间高的蚀刻选择比，能使后续如下所述图案化金属层的工艺得到良好的控制。再者，旋转涂布玻璃层450在之后图案化金属层的过程中能够禁得起金属蚀刻化学物质的侵蚀。或者，材料层450可包括其它适合用来填充沟槽434，并黏着在其下方的P型金属层440的材料。举例来说，材料层450可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷材料分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。
方法300进行至步骤312，移除第二区域上的第一材料层与第一金属层。在图4F中，形成图案化光致抗蚀剂层452，以保护pFET 214侧中的旋转涂布玻璃层450与P型金属层440。图案化光致抗蚀剂层452可通过相似于上述用来形成光致抗蚀剂层432的工艺形成。nFET 212侧中未被保护的旋转涂布玻璃层450与P型金属层440可通过干式蚀刻工艺、湿式蚀刻工艺、或湿式与干式蚀刻工艺的组合法移除。此外，蚀刻工艺可通过一个蚀刻步骤或多数个步骤的蚀刻工艺进行。举例来说，可使用干式蚀刻工艺移除未被保护的旋转涂布玻璃层450，且上述干式蚀刻工艺在具有CHCl3、CHBr3、CCl4、CF4、C2F6，且压力介于约30mT至约100mT的环境下进行。或者，可通过使用稀释的氢氟酸(diluted HF；DHF)溶液及溶剂，移除未被保护的旋转涂布玻璃层450。此外，可通过使用NH4OH:H2O2:去离子水的溶液或其他合适的蚀刻剂，选择性地移除P型金属层440。图案化光致抗蚀剂层452可通过剥除工艺或其他合适的工艺移除。或者，nFET 212侧中的旋转涂布玻璃层450与P型金属层440可通过一个湿式蚀刻工艺移除。
方法300进行至步骤314，从第二栅极结构移除第二虚置栅极，借此形成第二沟槽。在图4G中，nFET 212侧的栅极结构420n中的虚置多晶栅极218可通过干式蚀刻、湿式蚀刻、或干式与湿式蚀刻工艺的组合方法移除。举例来说，湿式蚀刻工艺可包括暴露至含氢氧化物的溶液(例如氢氧化铵(ammonium hydroxide))、去离子水和/或其他合适的蚀刻剂溶液中。应注意栅极结构420n中的阻挡层417可在蚀刻工艺中作用为蚀刻停止或阻挡物。虚置多晶栅极218可选择性地被蚀刻掉，借此在nFET 212侧中的栅极结构420n中形成沟槽454。可通过剥除或其他合适的工艺移除图案化光致抗蚀剂层452。
方法300进行至步骤316，形成第二金属层以填充部分第二沟槽。在图4H图中，可形成功函数金属层以填充nFET 212侧中的部分沟槽454。在本实施例中，N型功函数金属(或N型金属)460可形成在栅极结构420n的阻挡层417上，并可填充部分沟槽454。N型金属460可包括TiN层，且厚度可介于约10埃至约100埃。N型金属层460可通过原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的工艺形成。或者，N型金属层460可任选地包括其他合适的金属，例如适用于nFET 212的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，N型金属层460也可包括多个金属层结构。
方法300进行至步骤318，在第二金属层上形成第二材料层，以实质上填充剩余的第二沟槽。请仍参照图4H，材料层470可通过旋转涂布(spin-on或spin-coating)工艺形成在N型金属层460上。在本实施例中，材料层470可通过与材料层450相同的材料形成。材料层470可包括旋转涂布玻璃。旋转涂布玻璃层470实质上可填充剩余的沟槽454。应注意旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽454中形成空隙的风险降到最低。另外，旋转涂布玻璃层450、470与金属层440、460之间高的蚀刻选择比，能使后续如下所述图案化金属层的工艺得到良好的控制。再者，旋转涂布玻璃层470在之后图案化金属层的过程中能够禁得起金属蚀刻化学物质的侵蚀。或者，材料层470可任选地包括其它适合用来填充沟槽454，并黏着在其下方的N型金属层460的介电材料。举例来说，材料层470可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷材料分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。
方法300进行至步骤320，可进行第一化学机械研磨。在图4I中，可在各种金属层440、460与旋转涂布玻璃层450、470上进行化学机械研磨475，以平坦化并移除位于沟槽434、454外侧的各种薄膜。化学机械研磨475可实质上停止在层间介电层230。再者，化学机械研磨475可具有高的蚀刻选择比，以在栅极结构420n、420p与层间介电层230提供实质上平坦的表面。
或者，各种金属层440、460与旋转涂布玻璃层450、470可通过化学机械研磨与蚀刻工艺的组合方法移除。举例来说，可在旋转涂布玻璃层470上进行化学机械研磨工艺，其实质上停止在N型金属层460。应注意金属层与旋转涂布玻璃层之间高的蚀刻选择比能良好的控制化学机械研磨工艺停止在金属层460。然后可进行干式蚀刻工艺以移除N型金属层460，并可实质上停止在旋转涂布玻璃层450、470。干式蚀刻工艺可相似于上述用来移除部分P型金属层440的干式蚀刻工艺。再次注意，金属层与旋转涂布玻璃层之间高的蚀刻选择比能良好的控制蚀刻工艺停止在旋转涂布玻璃层。剩余的旋转涂布玻璃层450、470与金属层440、460可通过另一个停止在层间介电层230的化学机械研磨工艺和/或蚀刻工艺移除。要了解其它化学机械研磨、干式蚀刻与湿式蚀刻的各种组合方法也可用来移除沟槽434、454外侧的各种薄膜。
方法300进行至步骤322，从第一沟槽移除第一材料层，并从第二沟槽移除第二材料层。在图4J中，分别位于沟槽434、454中的剩余旋转涂布玻璃层450、470，可通过上述干式蚀刻工艺、湿式蚀刻工艺、或干式与湿式蚀刻工艺的组合方法移除。举例来说，可使用干式蚀刻工艺移除留在沟槽434、454中的旋转涂布玻璃层450、470，且上述干式蚀刻工艺在具有CHCl3、CHBr3、CCl4、CF4、C2F6，且压力介于约30mT至约100mT的环境下进行。或者，可通过使用稀释的氢氟酸(diluted HF；DHF)溶液及溶剂，移除留在沟槽434、454中的旋转涂布玻璃层450、470。应注意金属层与旋转涂布玻璃层之间高的蚀刻选择比能良好的控制蚀刻工艺停止在分别位于沟槽434、454中的金属层440、460。
方法300进行至步骤324，形成第三金属层以实质上填充剩余的第一与第二沟槽。在图4K中，可沉积填充金属(fill metal)480，以填充剩余的沟槽434与454。在本实施例中，可沉积一钛层，其用作湿润层，并可利于之后的铝填充工艺。钛层可以物理气相沉积法或其他合适的工艺形成。然后可在钛层上形成一铝层480，以填充剩余的沟槽434与454。铝层480可通过化学气相沉积法形成第一铝层，并然后通过物理气相沉积法形成第二铝层而形成。或者，填充金属480可任选性地包括钨、铜或其他合适的金属材料。
方法300进行至步骤326，进行第二化学机械研磨。在图4L中，可在铝层480上进行化学机械研磨485以移除沟槽434、454外侧的多余铝。化学机械研磨485可具有高的蚀刻选择比，以在栅极结构420n、420p与层间介电层230提供实质上平坦的表面。根据上述，nFET 212的金属栅极(N型金属层460与铝填充层480)可适当地表现N型功函数，且pFET 214的金属栅极(P型金属层440与铝填充层480)可适当地表现P型功函数。因此，在不增加复杂度的情况下，nFET 212与pFET 214可分别得到期望的临界电压。
要了解半导体装置400可进一步地进行工艺以形成各种元件，例如接触窗/接触孔(contact/via)、内连接金属层、层间介电质、保护层等等。此外，虽然方法300揭示先形成P型金属层，并然后形成N型金属层，然而要了解方法300也可使用相似的方法，先形成N型金属层，并然后形成P型金属层。应注意参照图3与图4A至图4L所述的技术或工艺，也可应用在以上参照图1与图2A至图2L所述的实施例中，及以下参照图5与图6A至图6E所述的实施例中。
图5为根据本发明各种概念制造具有金属栅极的半导体装置的另一方法500流程图。图6A至图6E显示根据图5方法500中的半导体装置600工艺剖面图。半导体装置600相似于第4图的半导体装置400。因此，为求简洁，图4A至图4L与图6A至图6E中相似的元件标示为相同的号码。此外，方法500可包括先前图3方法300中所述的相似工艺。举例来说，方法500包括步骤502、504、506、508、510，分别相似于图3方法300的步骤302、304、306、308、310。
在图6A中，半导体装置600以步骤510中所述工艺作说明，其中步骤510相似于图4E所说明的方法300的步骤310。在本实施例中，P型功函数金属(或P型金属)440可形成在栅极结构420p的阻挡层417上，并可填充部分沟槽434。P型金属440可包括TiN层，且厚度可介于约10埃至约100埃。P型金属层440可通过原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的工艺形成。或者，P型金属层440可任选地包括其他合适的金属，例如适用于pFET 214的WN、TaN或Ru。此外，P型金属层440也可包括多个金属层结构，例如TiN/WN。
材料层450可通过旋转涂布工艺形成在P型金属层440上。举例来说，材料层450可包括旋转涂布玻璃。旋转涂布玻璃层450实质上可填充剩余的沟槽434。应注意旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽434中形成空隙的风险降到最低。另外，旋转涂布玻璃层450与金属层440之间高的蚀刻选择比，能使后续如下所述图案化金属层的工艺得到良好的控制。再者，旋转涂布玻璃层450在之后图案化金属层的过程中能够禁得起金属蚀刻化学物质的侵蚀。或者，材料层450可包括其它适合用来填充沟槽434，并黏着在其下方的P型金属层440的材料。举例来说，材料层450可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷材料分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。
方法500进行至步骤512，可进行第一化学机械研磨。在图6B图中，可在旋转涂布玻璃层450上进行化学机械研磨610，其实质上停止在P型金属层440。应注意金属层与旋转涂布玻璃层之间高的选择比能良好的控制化学机械研磨610停止在金属层440。在化学机械研磨610之后，留下部分pFET214装置侧中栅极结构420p的沟槽434中的旋转涂布玻璃层450。
方法500进行至步骤514，移除第二区域上的第一金属层。在图6C中，nFET 212装置侧中的P型金属层440可通过干式蚀刻、湿式蚀刻、或干式与湿式蚀刻工艺的组合方法移除。图案化光致抗蚀剂层615可通过光刻或其他合适的工艺形成，以保护pFET 214装置侧中的P型金属层440与剩余的旋转涂布玻璃层450。可通过使用NH4OH:H2O2:去离子水的溶液或其他合适的蚀刻剂，选择性地移除nFET 212装置侧中未被保护的P型金属层440。湿式蚀刻工艺可停止在层间介电质230。或者，可通过使用稀释的氢氟酸(dilutedHF；DHF)溶液及溶剂，移除旋转涂布玻璃层未被保护的部分。
方法500进行至步骤516，从第二栅极结构移除第二虚置栅极，借此形成第二沟槽。请仍参照图6C，nFET 212的栅极结构420n中的虚置多晶栅极218可通过干式蚀刻、湿式蚀刻、或干式与湿式蚀刻工艺的组合方法移除。举例来说，湿式蚀刻工艺可包括暴露至含氢氧化物的溶液(例如氢氧化铵(ammonium hydroxide))、去离子水和/或其他合适的蚀刻剂溶液中。应注意栅极结构420n中的阻挡层417可在蚀刻工艺中作用为蚀刻停止或阻挡物。虚置多晶栅极218可选择性地被蚀刻掉，借此在nFET 212装置侧中的栅极结构420n中形成沟槽454。图案化光致抗蚀剂层615可通过剥除或其他合适的工艺移除。
方法500进行至步骤518，可形成第二金属层以填充部分第二沟槽。在图6D中，可形成功函数金属层以填充nFET 212中的部分沟槽454。在本实施例中，N型功函数金属(或N型金属)620可形成在栅极结构420n的阻挡层417上，并可填充部分沟槽454。N型金属层620也可形成在pFET 214装置侧中的P型金属层440与剩余的旋转涂布玻璃层450上。N型金属层620可包括TiN层，且厚度可介于约10埃至约100埃。N型金属层620可通过原子层沉积法、物理气相沉积法、化学气相沉积法或其他合适的工艺形成。或者，N型金属层620可任选地包括其他合适的金属，例如适用于nFET 212的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，N型金属层620也可包括多个金属层结构。
方法500进行至步骤520，在第二金属层上形成第二材料层，以实质上填充剩余的第二沟槽。请仍参照图6D，材料层630可通过旋转涂布工艺形成在N型金属层620上。在本实施例中，材料层630可以与材料层450相同的材料形成。材料层630可包括旋转涂布玻璃。旋转涂布玻璃层630实质上可填充剩余的沟槽454。应注意旋转涂布玻璃能够填充在微小的间隙中，而因此能将沟槽454中形成空隙的风险降到最低。另外，旋转涂布玻璃层630与金属层620之间高的蚀刻选择比，能使后续如下所述图案化金属层的工艺得到良好的控制。此外，旋转涂布玻璃层630在之后图案化金属层的过程中能够禁得起金属蚀刻化学物质的侵蚀。或者，材料层630可任选地包括其它适合用来填充沟槽454，并黏着在其下方的N型金属层620的材料。举例来说，材料层630可任选地包括聚合物、(具有低熔点的)陶瓷、液晶及其他介电材料。聚合物与陶瓷分别可包括一般在半导体制造中使用的聚合树脂及金属氧化物。
方法500进行至步骤522，进行第二化学机械研磨。在图6E中，可进行化学机械研磨640，以平坦化并移除沟槽434、454外侧的各种薄膜(旋转涂布玻璃层630、N型金属层620与P型金属层440)。化学机械研磨640可实质上停止在层间介电层230。再者，化学机械研磨640可具有高的蚀刻选择比，以在栅极结构420n、420p与层间介电层230提供实质上平坦的表面。或者，各种金属层440、620与旋转涂布玻璃层630可通过化学机械研磨与蚀刻工艺的组合方法移除。
方法500进行至步骤524、526与528，其相似于图3的方法300中，完成制造nFET 212与pFET 214装置的金属栅极的步骤322、324与326。要了解半导体装置600可进一步地进行工艺以形成各种元件，例如接触窗/接触孔(contact/via)、内连接金属层、层间介电质、保护层等等。此外，虽然方法500揭示先形成P型金属层，并然后形成N型金属层，然而要了解方法500也可使用相似的方法，先形成N型金属层，并然后形成P型金属层。应注意参照图5与图6A至图6E所述的技术或工艺，也可应用在以上参照图1与图2A至图2L，以及图3与图4A至图4L所述的实施例中。
在此说明本发明各种实施例达到的不同好处。要了解在此说明的不同实施例提供一些不同的好处，且并非所有的实施例都需要特定的好处。举例来说，在此所述使用虚置介电质，在栅极最后工艺中形成高介电常数栅极介电质的方法简单且有经济效益。因此，由于高介电常数介电质经历较少的热工艺(例如高介电常数介电质经历较少的热周期)，使得最终装置中的高介电常数栅极介电质品质提升。此外，在此所述的方法及装置在栅极最后法中形成高介电常数栅极介电质于栅极侧壁的底部上。因此，栅极对源极/漏极的边缘电容(fringing capacitance)降低，并借此增进晶体管的操作速度(例如打开或关掉(switching on/off))。
再者，在此所述在栅极最后工艺中形成nFET与pFET装置具有适当功函数的金属栅极的方法简单且有经济效益。在此所述的方法在N/P型金属图案化的过程中，通过使用例如旋转涂布玻璃层的其他材料层，将光致抗蚀剂剥落与光致抗蚀剂残余物的风险降到最低。相较于光致抗蚀剂，旋转涂布玻璃层能提供金属层更好的黏着效果。再者，旋转涂布玻璃层更能够抵抗金属蚀刻化学物质的侵蚀。另外，由于旋转涂布玻璃层与金属层具有高的蚀刻选择比，因此化学机械研磨与蚀刻工艺能得到良好的控制。再者，在此所述的方法与装置可轻易地与目前的CMOS制造流程与半导体工艺设备整合。举例来说，在此所述的方法使用适合且相容于CMOS制造流程的材料与工艺，且并入制造流程中并不昂贵。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。举例来说，参照图1、图3与图5所说明的技术、方法与工艺可执行，和/或与图1、图3与图5任一实施例的例如光刻、蚀刻及形成高介电常数/金属栅极的工艺合并。

Claims (15)

1.一种制造半导体装置的方法，包括：
提供一具有第一区域与第二区域的半导体基底；
于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一栅极结构包括一第一虚置介电质与第一虚置栅极，该第二栅极结构包括一第二虚置介电质与第二虚置栅极；
从该第一栅极结构移除该第一虚置栅极与第一虚置介电质，借此形成一第一沟槽，并从该第二栅极结构移除该第二虚置栅极与第二虚置介电质，借此形成一第二沟槽；
形成一栅极层以填充部分该第一与第二沟槽，该栅极层包括一高介电常数介电层；
形成一材料层以填充剩余的该第一与第二沟槽；
移除部分该材料层，使该材料层的剩余部分保护该栅极层分别位于该第一与第二沟槽底部的一第一部分；
移除该栅极层的一第二部分；
分别从该第一与第二沟槽移除该材料层的剩余部分；以及
在该第一沟槽中形成一第一金属栅极，并在该第二沟槽中形成一第二金属栅极。
2.如权利要求1所述的制造半导体装置的方法，其中该栅极层还包括一界面层与阻挡层，该高介电常数介电层设置在该界面层与阻挡层之间。
3.如权利要求2所述的制造半导体装置的方法，其中该界面层包括SiO2、HfSiO、SiON或上述材料的组合。
4.如权利要求2所述的制造半导体装置的方法，其中该阻挡层包括TiN、TaN或Si3N4。
5.如权利要求1所述的制造半导体装置的方法，其中该高介电常数介电层包括HfO、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3或Si3N4。
6.如权利要求1所述的制造半导体装置的方法，其中该材料层包括一旋转涂布玻璃。
7.如权利要求1所述的制造半导体装置的方法，其中移除该栅极层的第二部分包括进行一湿式蚀刻工艺。
8.如权利要求7所述的制造半导体装置的方法，其中该栅极层的一第三部分位于该第一与第二沟槽侧壁的底部上，并且未被该湿式蚀刻工艺蚀刻；以及
其中分别设置在该第一与第二沟槽中的一最终栅极层具有角形状，该最终栅极层包括该栅极层的第一部分与第三部分。
9.一种制造半导体装置的方法，包括：
提供一具有第一区域与第二区域的半导体基底；
于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一栅极结构包括一第一虚置栅极，且该第二栅极结构包括一第二虚置栅极；
从该第一栅极结构移除该第一虚置栅极，借此形成一第一沟槽；
形成一第一金属层以填充部分该第一沟槽；
于该第一金属层上形成一第一材料层，该第一材料层填充剩余的该第一沟槽；
移除该第二区域上的该第一金属层与第一材料层；
从该第二栅极结构移除该第二虚置栅极，借此形成一第二沟槽；
形成一第二金属层以填充部分该第二沟槽；
于该第二金属层上形成一第二材料层，该第二材料层填充剩余的该第二沟槽；
移除该第一与第二沟槽外侧的该金属与材料层；
从该第一沟槽移除该第一材料层，并从该第二沟槽移除该第二材料层；以及
形成一第三金属层以填充该第一与第二沟槽。
10.如权利要求9所述的制造半导体装置的方法，其中该第一材料层与第二材料层以相同的材料形成。
11.如权利要求10所述的制造半导体装置的方法，其中该第一材料层与第二材料层包括旋转涂布玻璃。
12.如权利要求9所述的制造半导体装置的方法，其中该第一虚置栅极包括一第一虚置介电质与第一虚置多晶物，且该第二虚置栅极包括一第二虚置介电质与第二虚置多晶物；以及
其中所述方法还包括在形成该第一金属层以填充部分该第一沟槽之前，形成一高介电常数介电层以填充该第一沟槽的底部，以及
其中所述方法还包括在形成该第二金属层以填充部分该第二沟槽之前，形成一高介电常数介电层以填充该第二沟槽的底部
13.一种制造半导体装置的方法，包括：
提供一具有第一区域与第二区域的半导体基底；
于该第一区域上形成一第一栅极结构，并于该第二区域上形成一第二栅极结构，该第一栅极结构包括一第一虚置栅极，且该第二栅极结构包括一第二虚置栅极；
于该第一与第二栅极结构上形成一层间介电质；
于该层间介电质上进行一第一化学机械研磨，以露出该第一与第二虚置栅极；
从该第一栅极结构移除该第一虚置栅极，借此形成一第一沟槽；
形成一第一金属层以填充部分该第一沟槽，该第一金属层具有一第一功函数；
于该第一金属层上形成一第一材料层，该第一材料层填充剩余的该第一沟槽；
从该第二栅极结构移除该第二虚置栅极，借此形成一第二沟槽；
形成一第二金属层以填充部分该第二沟槽，该第二金属层具有不同于该第一功函数的一第二功函数；
于该第二金属层上形成一第二材料层，该第二材料层填充剩余的该第二沟槽，该第二材料层以与该第一材料层的相同材料形成；
进行一第二化学机械研磨，其停止在该层间介电质；
从该第一沟槽移除该第一材料层，并从该第二沟槽移除该第二材料层；以及
形成一第三金属层以填充该第一与第二沟槽。
14.如权利要求13所述的制造半导体装置的方法，还包括在形成该第三金属层之后，进行一第三化学机械研磨，其停止在该层间介电质，借此形成该第一栅极结构的一第一金属栅极与该第二栅极结构的一第二金属栅极，该第一金属栅极包括该第一金属层与第三金属层，该第二金属栅极包括该第二金属层与第三金属层。
15.如权利要求13所述的制造半导体装置的方法，还包括在移除该第二虚置栅极之前，移除该第二区域上的该第一材料层与第一金属层。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148252A (zh) * 2010-02-05 2011-08-10 台湾积体电路制造股份有限公司 装置和半导体元件的制作方法
CN102683282A (zh) * 2011-03-10 2012-09-19 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
CN102956542A (zh) * 2011-08-19 2013-03-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102956455A (zh) * 2011-08-19 2013-03-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103094325A (zh) * 2011-11-02 2013-05-08 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103165535A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管金属栅电极的制作方法
CN103165534A (zh) * 2011-12-08 2013-06-19 中芯国际集成电路制造(上海)有限公司 Cmos晶体管金属栅极的制作方法
CN103187253A (zh) * 2011-12-28 2013-07-03 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN103594349A (zh) * 2012-08-17 2014-02-19 格罗方德半导体公司 形成具有栅极电极的替换栅极结构的方法
CN103915384A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN103165429B (zh) * 2011-12-15 2015-11-25 中芯国际集成电路制造(上海)有限公司 金属栅极形成方法
CN105826262A (zh) * 2015-01-08 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102683282B (zh) * 2011-03-10 2016-12-14 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
CN106252284A (zh) * 2016-09-18 2016-12-21 上海华力微电子有限公司 金属栅极的制备方法
CN106887402A (zh) * 2010-11-17 2017-06-23 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路、系统及其制造方法
CN107275213A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN108122753A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN108122851A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 多阈值电压晶体管及其形成方法
CN112750940A (zh) * 2019-10-31 2021-05-04 新唐科技股份有限公司 半导体结构与其制造方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941296A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN100442476C (zh) * 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
WO2008056289A1 (en) * 2006-11-06 2008-05-15 Nxp B.V. Method of manufacturing a fet gate
CN101364545B (zh) * 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
US8048733B2 (en) * 2009-10-09 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a gate structure
US8525270B2 (en) * 2010-02-26 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and methods to stop contact metal from extruding into replacement gates
KR101777662B1 (ko) * 2010-10-06 2017-09-14 삼성전자 주식회사 반도체 장치의 게이트 형성 방법
US9105653B2 (en) 2010-10-18 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a metal gate electrode
US9269634B2 (en) * 2011-05-16 2016-02-23 Globalfoundries Inc. Self-aligned metal gate CMOS with metal base layer and dummy gate structure
US20120319198A1 (en) 2011-06-16 2012-12-20 Chin-Cheng Chien Semiconductor device and fabrication method thereof
KR20130000212A (ko) * 2011-06-22 2013-01-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8674452B2 (en) 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region
KR20130007059A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 반도체 장치의 제조 방법
US8486790B2 (en) 2011-07-18 2013-07-16 United Microelectronics Corp. Manufacturing method for metal gate
US8580625B2 (en) 2011-07-22 2013-11-12 Tsuo-Wen Lu Metal oxide semiconductor transistor and method of manufacturing the same
TWI512798B (zh) * 2011-08-08 2015-12-11 United Microelectronics Corp 半導體結構及其製造方法
CN102956556B (zh) * 2011-08-19 2017-05-17 联华电子股份有限公司 半导体结构及其制造方法
US9478623B2 (en) 2011-08-22 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure
US9048334B2 (en) * 2011-08-22 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure
US8753968B2 (en) * 2011-10-24 2014-06-17 United Microelectronics Corp. Metal gate process
US8658487B2 (en) 2011-11-17 2014-02-25 United Microelectronics Corp. Semiconductor device and fabrication method thereof
CN103165458B (zh) * 2011-12-15 2016-08-03 中国科学院微电子研究所 Mosfet制造方法
CN103177944B (zh) * 2011-12-20 2015-12-16 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
US8860135B2 (en) 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8860181B2 (en) 2012-03-07 2014-10-14 United Microelectronics Corp. Thin film resistor structure
US8753931B2 (en) 2012-04-05 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective gate replacement process
US8951855B2 (en) * 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US8836049B2 (en) 2012-06-13 2014-09-16 United Microelectronics Corp. Semiconductor structure and process thereof
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US8803253B2 (en) * 2012-09-11 2014-08-12 Texas Instruments Incorporated Replacement metal gate process for CMOS integrated circuits
US8835292B2 (en) 2012-10-31 2014-09-16 International Business Machines Corporation Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer
US9054172B2 (en) 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
KR101876305B1 (ko) 2013-01-04 2018-07-11 삼성전자주식회사 반도체 장치 및 그의 형성방법
US8735269B1 (en) 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer
TWI509689B (zh) * 2013-02-06 2015-11-21 Univ Nat Central 介電質材料形成平台側壁的半導體製造方法及其半導體元件
US8980734B2 (en) * 2013-03-08 2015-03-17 Freescale Semiconductor, Inc. Gate security feature
US9023708B2 (en) 2013-04-19 2015-05-05 United Microelectronics Corp. Method of forming semiconductor device
US9159798B2 (en) 2013-05-03 2015-10-13 United Microelectronics Corp. Replacement gate process and device manufactured using the same
US9196542B2 (en) 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
US8921947B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
US9064814B2 (en) 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
US9384984B2 (en) 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US9245972B2 (en) 2013-09-03 2016-01-26 United Microelectronics Corp. Method for manufacturing semiconductor device
US20150069534A1 (en) 2013-09-11 2015-03-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9281201B2 (en) 2013-09-18 2016-03-08 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US9590065B2 (en) 2013-12-04 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with metal gate structure comprising work-function metal layer and work-fuction adjustment layer
US9318490B2 (en) 2014-01-13 2016-04-19 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN104867873B (zh) * 2014-02-21 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9231071B2 (en) 2014-02-24 2016-01-05 United Microelectronics Corp. Semiconductor structure and manufacturing method of the same
CN105225949B (zh) * 2014-05-26 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
KR102306674B1 (ko) 2015-03-17 2021-09-29 삼성전자주식회사 반도체 소자 및 그 제조방법
US9627272B2 (en) * 2015-08-24 2017-04-18 Globalfoundries Inc. Patterning scheme to minimize dry/wets strip induced device degradation
CN106601674B (zh) * 2015-10-14 2019-08-06 中国科学院微电子研究所 半导体晶体管金属栅的集成工艺方法
US9589806B1 (en) * 2015-10-19 2017-03-07 Globalfoundries Inc. Integrated circuit with replacement gate stacks and method of forming same
US10062845B1 (en) * 2016-05-13 2018-08-28 Crossbar, Inc. Flatness of memory cell surfaces
US10522754B2 (en) 2016-06-15 2019-12-31 Crossbar, Inc. Liner layer for dielectric block layer
US10749110B1 (en) 2016-07-15 2020-08-18 Crossbar, Inc. Memory stack liner comprising dielectric block layer material
JP2019079852A (ja) * 2017-10-20 2019-05-23 東芝メモリ株式会社 パターン形成方法
CN110649091B (zh) * 2018-06-27 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN110690199B (zh) 2018-07-06 2023-07-25 三星电子株式会社 半导体器件
US11036129B2 (en) * 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Photomask and method for forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872627B2 (en) * 2001-07-16 2005-03-29 Taiwan Semiconductor Manufacturing Company Selective formation of metal gate for dual gate oxide application
US7005365B2 (en) * 2003-08-27 2006-02-28 Texas Instruments Incorporated Structure and method to fabricate self-aligned transistors with dual work function metal gate electrodes
US7148548B2 (en) * 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US20060094180A1 (en) * 2004-11-02 2006-05-04 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
JP4854245B2 (ja) * 2005-09-22 2012-01-18 東京エレクトロン株式会社 半導体装置の製造方法
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148252A (zh) * 2010-02-05 2011-08-10 台湾积体电路制造股份有限公司 装置和半导体元件的制作方法
US8952462B2 (en) 2010-02-05 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a gate
CN102148252B (zh) * 2010-02-05 2014-10-01 台湾积体电路制造股份有限公司 装置和半导体元件的制作方法
CN106887402A (zh) * 2010-11-17 2017-06-23 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路、系统及其制造方法
CN102683282A (zh) * 2011-03-10 2012-09-19 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
CN102683282B (zh) * 2011-03-10 2016-12-14 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
CN102956455B (zh) * 2011-08-19 2015-05-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102956455A (zh) * 2011-08-19 2013-03-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102956542A (zh) * 2011-08-19 2013-03-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102956542B (zh) * 2011-08-19 2016-01-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103094325A (zh) * 2011-11-02 2013-05-08 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103094325B (zh) * 2011-11-02 2016-08-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103165534A (zh) * 2011-12-08 2013-06-19 中芯国际集成电路制造(上海)有限公司 Cmos晶体管金属栅极的制作方法
CN103165534B (zh) * 2011-12-08 2015-09-02 中芯国际集成电路制造(上海)有限公司 Cmos晶体管金属栅极的制作方法
CN103165535A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管金属栅电极的制作方法
CN103165429B (zh) * 2011-12-15 2015-11-25 中芯国际集成电路制造(上海)有限公司 金属栅极形成方法
CN103187253A (zh) * 2011-12-28 2013-07-03 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN103187253B (zh) * 2011-12-28 2015-11-25 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN103594349A (zh) * 2012-08-17 2014-02-19 格罗方德半导体公司 形成具有栅极电极的替换栅极结构的方法
US9218975B2 (en) 2012-08-17 2015-12-22 Globalfoundries Inc. Methods of forming a replacement gate structure having a gate electrode comprised of a deposited intermetallic compound material
CN103594349B (zh) * 2012-08-17 2017-03-01 格罗方德半导体公司 形成具有栅极电极的替换栅极结构的方法
CN103915384B (zh) * 2013-01-08 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN103915384A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105826262A (zh) * 2015-01-08 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107275213A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106252284A (zh) * 2016-09-18 2016-12-21 上海华力微电子有限公司 金属栅极的制备方法
CN108122753A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN108122753B (zh) * 2016-11-29 2022-08-09 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN108122851A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 多阈值电压晶体管及其形成方法
CN108122851B (zh) * 2016-11-30 2020-09-08 中芯国际集成电路制造(上海)有限公司 多阈值电压晶体管及其形成方法
CN112750940A (zh) * 2019-10-31 2021-05-04 新唐科技股份有限公司 半导体结构与其制造方法
CN112750940B (zh) * 2019-10-31 2023-11-28 新唐科技股份有限公司 半导体结构与其制造方法

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Publication number Publication date
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US8222132B2 (en) 2012-07-17

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