CN112750940B - 半导体结构与其制造方法 - Google Patents
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Abstract
一种半导体结构与其制造方法，该半导体结构的制造方法包含提供一基板。基板区分为一操作区与一感测区。此制造方法也包含在操作区形成一半导体元件并在感测区形成一感测元件。此制造方法更包含形成一介电层于基板上。此制造方法包含形成一接点于介电层上。接点电性连接于半导体元件。此制造方法也包含形成一支撑层于接点与介电层上。此制造方法更包含形成至少一导电层于支撑层上。导电层包括一第一部分与一第二部分，第一部分电性连接于半导体元件，第二部分具有至少一通孔并设置于感测元件上。此制造方法包含通过至少一通孔将支撑层、介电层与感测元件图案化，以形成一刻蚀沟槽。此制造方法也包含将第二部分移除。
Description
技术领域
本发明有关于一种半导体结构与其制造方法，且特别是有关于一种利用导电层作为遮罩以进行图案化制造工艺的半导体结构的制造方法。
背景技术
悬臂(cantilever)结构常用于需要隔绝的装置中，例如质量感测器、热感测器、声纹感测器等的感测装置中。在此类型的装置中，悬臂结构常作为支撑层或支撑膜(supporting film)，使其可作为一悬浮(floating)结构的支撑。
若支撑层或支撑膜被过度拉伸或压缩，将使感测装置无法正常运作。因此，支撑层或支撑膜的厚度、将支撑层或支撑膜图案化所形成的孔径的尺寸等，是影响感测装置的性能的关键因素。
现行用于形成感测装置的半导体结构虽大致符合需求，但并非在各方面皆令人满意。
发明内容
本揭露实施例是有关于一种利用导电层作为遮罩以进行图案化制造工艺的半导体结构的制造方法。通过本揭露实施例的制造方法，可精确地调整支撑层的厚度，进一步缩小将支撑层图案化所形成的孔径的尺寸。通过本揭露实施例的制造方法，可降低制造工艺复杂程度，进而减少制造工艺的时间与成本。
本揭露实施例包含一种半导体结构的制造方法。此制造方法包含提供一基板。基板区分为一操作区与一感测区。此制造方法也包含在操作区形成一半导体元件并在感测区形成一感测元件。此制造方法更包含形成一介电层于基板上。此制造方法也包含形成一接点于介电层上。接点电性连接于半导体元件。此制造方法更包含形成一支撑层于接点与介电层上。此制造方法包含形成至少一导电层于支撑层上。导电层包括一第一部分与一第二部分，第一部分电性连接于半导体元件，第二部分具有至少一通孔并设置于感测元件上。此制造方法也包含通过至少一通孔将支撑层、介电层与感测元件图案化，以形成一刻蚀沟槽。此制造方法更包含将第二部分移除。
本揭露实施例包含一种半导体结构。半导体结构包含一基板，基板可具有一操作区与一感测区。半导体结构包含一半导体元件，半导体元件设置于操作区。半导体结构包含一感测元件，感测元件设置于感测区。半导体结构包含一介电层，介电层设置于基板上。半导体结构包含一接点，接点设置于介电层上并电性连接于半导体元件。半导体结构包含一支撑层，支撑层设置于接点与介电层上。半导体结构包含至少一导电层，导电层设置于支撑层上。导电层包含一虚拟部分，虚拟部分位于感测区并设置于感测元件上。
附图说明
以下将配合所附图式详述本揭露实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本揭露实施例的技术特征。
图1绘示为图8所示的半导体结构的形成半导体组件与感测组件等结构制造工艺阶段示意图；
图2绘示为图8所示的半导体结构的形成介电层等结构制造工艺阶段示意图；
图3绘示为图8所示的半导体结构的形成导电层与支撑层等结构制造工艺阶段示意图；
图4绘示为图8所示的半导体结构的形成层间介电层等结构制造工艺阶段示意图；
图5绘示为图8所示的半导体结构的形成另一层间介电层等结构制造工艺阶段示意图；
图6绘示为图8所示的半导体结构的形成图案化光刻胶层等结构制造工艺阶段示意图；
图7绘示为图8所示的半导体结构的刻蚀制造工艺阶段示意图；
图8绘示为本揭露的一实施例的半导体结构剖面图及其又一刻蚀制造工艺阶段示意图。
符号说明
100～半导体结构
10～基板
10C～操作区
10S～感测区
20～半导体元件
21～阱
23、25～重掺杂区
27～栅极结构
29～隔绝结构
30～感测元件
31～氧化层
311～第一氧化层
313～第二氧化层
33～半导体层
35、37～热电堆
35T、37T～通孔
39～空腔
41～介电层
43～导电插塞
45～接点
47～引线孔
48～支撑层
49～导电插塞
51C～导电层的第一部分
51S～导电层的第二部分
51SD～虚拟导电层
51ST～顶表面
51T～通孔
53～层间介电层
55～导电插塞
57～导电层
59～层间介电层
59T～引线孔
61～图案化光刻胶层
61T～引线孔
63～刻蚀沟槽
T～厚度
W～宽度
W1～宽度
W2～宽度
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本揭露实施例叙述了一第一特征部件形成于一第二特征部件的上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“在…上方”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
在说明书中，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，或10％之内，或5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本揭露的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本揭露实施例有特别定义。
以下所揭露的不同实施例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
在本揭露实施例中，由于将导电层与介电层移除所使用的方式不同(例如，使用不同的刻蚀液体进行刻蚀)，可产生较高的选择性(selectivity)，使得通过导电层作为遮罩以进行图案化制造工艺可精确地调整支撑层的厚度，进一步缩小将支撑层图案化所形成的孔径的尺寸。此外，通过本揭露实施例的制造方法，可减少图案化光刻胶的使用次数，降低制造工艺复杂程度，进而减少制造工艺时间与成本。
图1至图8是根据本揭露的一些实施例，说明形成图8所示的半导体结构100在各个不同制造工艺阶段的部分示意图。应注意的是，为了便于显示本揭露实施例的特征，图1至图8是以剖面的方式绘示半导体结构100，但其不代表半导体结构100的特定位置的剖面。此外，图1至图8中也可能省略部分元件。
参照图1，提供一基板10。在一些实施例中，基板10可包括元素半导体，例如：硅或锗；化合物半导体，例如，碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟等；合金半导体，例如：硅锗(silicon germanium)、砷磷化镓(gallium arsenide phosphide)、磷化铝铟(aluminum indium phosphide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)、砷磷化镓铟(gallium indium arsenide phosphide)等或前述的组合，但本揭露实施例并非以此为限。在一些实施例中，基板10可为绝缘层上半导体(semiconductor-on-insulator(SOI))基板。前述绝缘层上半导体基板可包括底板、设置于前述底板上的埋藏氧化层以及设置于前述埋藏氧化层上的半导体层。在一些实施例中，基板10可为一半导体晶片(例如，硅晶片或其他适当的半导体晶片)。
在一些实施例中，基板10可包括各种以如离子注入及/或扩散制造工艺所形成的p型掺杂区及/或n型掺杂区。举例而言，前述掺杂区可被配置来形成晶体管、光电二极管及/或发光二极管，但本揭露实施例并非以此为限。
在一些实施例中，基板10可包括各种隔离特征，以分隔基板10中不同的装置区域。举例而言，隔离特征可包括浅沟槽隔离(shallow trench isolation,STI)特征，但本揭露实施例并非以此为限。在一些实施例中，形成浅沟槽隔离的步骤可包括于基板10中刻蚀出一沟槽，并于上述沟槽中填入绝缘材料(例如，氧化硅、氮化硅、或氮氧化硅)。所填充的沟槽可具有多层结构(例如，一热氧化衬层以及填充于沟槽的氮化硅)。可进行化学机械抛光(chemical mechanical polishing,CMP)制造工艺以抛光多余的绝缘材料并平坦化隔离特征的上表面。
在一些实施例中，基板10可包括各种导电特征(例如，导线(conductive line)或导孔(via))。举例而言，前述导电特征可由铝(Al)、铜(Cu)、钨(W)、其各自的合金、其他适当的导电材料或上述的组合所形成。
举例来说，基板10可例如为一P型(P-type)基板，且如图1所示，基板10被区分为一操作区10C与一感测区10S，但本揭露实施例并非以此为限。接着，在操作区10C形成一半导体元件20，并在感测区10S形成一感测元件30。
如图1所示，在一些实施例中，半导体元件20例如为一金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，其可包括一阱21，例如为P型阱，其可包括如硼、铝、镓、铟、铊的掺杂质，但本揭露实施例并非以此为限。在一些实施例中，可例如通过离子注入形成注入区，并对注入区进行热制造工艺(例如，退火制造工艺)以形成前述阱21，但本揭露实施例并非以此为限。
在一些实施例中，半导体元件20也包括重掺杂区23及重掺杂区25，重掺杂区23及重掺杂区25例如为N型掺杂区，其可包括氮、磷、砷、锑、铋的掺杂质，但本揭露实施例并非以此为限。类似地，在一些实施例中，可例如通过离子注入形成注入区，并对注入区进行热制造工艺(例如，退火制造工艺)以形成前述重掺杂区23及重掺杂区25，但本揭露实施例并非以此为限。在一些实施例中，重掺杂区23及重掺杂区25的平均掺杂浓度，皆大于阱21的平均掺杂浓度。在一些实施例中，重掺杂区23及重掺杂区25可例如为半导体元件20的源极/漏极区。
在一些实施例中，半导体元件20更包括一栅极结构27，栅极结构27可设置于重掺杂区23与重掺杂区25之间，并位于阱21之上，但本揭露实施例并非以此为限。在一些实施例中，栅极结构27可包括栅极介电层以及设置于栅极介电层上的栅极电极。在一些实施例中，可先依序毯覆性(blanket)沉积一介电材料层及位于其上的导电材料层于基板10上，再将此介电材料层及导电材料层经光刻与刻蚀制造工艺图案化，以分别形成栅极介电层以及栅极电极。
举例而言，前述介电材料层可包括氧化硅、氮化硅、氮氧化硅、高介电常数(high-κ)介电材料、其他任何适合的介电材料或上述的组合，但本揭露实施例并非以此为限。在一些实施例中，前述高介电常数介电材料可包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其他合适的高介电常数介电材料或其组合。
在一些实施例中，介电材料层可通过化学气相沉积法(chemical vapordeposition,CVD)、原子层沉积法(atomic layer deposition,ALD)或旋转涂布法所形成，但本揭露实施例并非以此为限。举例而言，前述化学气相沉积法可为低压化学气相沉积法(low pressure chemical vapor deposition,LPCVD)、低温化学气相沉积法(lowtemperature chemical vapor deposition,LTCVD)、快速升温化学气相沉积法(rapidthermal chemical vapor deposition,RTCVD)或等离子增强型化学气相沉积法(plasmaenhanced chemical vapor deposition,PECVD)。
在一些实施例中，前述导电材料层可由多晶硅所形成，但本揭露实施例并非以此为限。在一些实施例中，前述导电材料层可由金属(例如，钨、钛、铝、铜、钼、镍、铂、类似的金属材料或前述的组合)、金属合金、金属氮化物(例如，氮化钨、氮化钼、氮化钛、氮化钽、类似的金属氮化物或前述的组合)、金属硅化物(例如，硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、类似的金属硅化物或前述的组合)、金属氧化物(例如，氧化钌、氧化铟锡、类似的金属氧化物或前述的组合)、其他适当的导电材料或前述的组合所形成。
在一些实施例中，导电材料层可通过化学气相沉积制造工艺、物理气相沉积制造工艺(例如:真空蒸发制造工艺(vacuum evaporation process)或溅射制造工艺(sputtering process))、其他适当的制造工艺或前述的组合所形成，但本揭露实施例并非以此为限。
在一些实施例中，半导体元件20包括一隔绝结构29，隔绝结构29可设置于重掺杂区23与重掺杂区25的外侧，但本揭露实施例并非以此为限。在一些实施例中，隔绝结构29的材料可包含介电材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮化铝(AlN)、氧化镁(MgO)、氮化镁(Mg3N2)、氧化锌(ZnO)、氧化钛(TiO2)、其他合适的材料或前述的组合，但本揭露实施例并非以此为限。
在一些实施例中，可通过沉积制造工艺、光刻制造工艺、其他适当的制造工艺或前述的组合形成隔绝结构29，但本揭露实施例并非以此为限。举例来说，光刻制造工艺可包含光刻胶涂布(例如，旋转涂布(spin-on coating))、软烘烤(soft baking)、光罩对准(maskaligning)、曝光(exposure)、曝光后烘烤(post-exposure baking,PEB)、显影(developing)、清洗(rinsing)、干燥(例如硬烘烤)、其他合适的制造工艺或前述的组合，但本揭露实施例并非以此为限。
如图1所示，在一些实施例中，感测元件30例如为一热感测元件。举例来说，感测元件30可包括一半导体层33、一氧化层31及一热电堆(Thermopile)35、37。
在一些实施例中，半导体层33的材料可例如为多晶硅，但本揭露实施例并非以此为限。在一些实施例中，氧化层31的材料可包含氧化硅(SiO2)、其他合适的材料或其组合，但本揭露实施例并非以此为限。具体而言，如图1所示，氧化层31可分为一第一氧化层311及一第二氧化层313。第一氧化层311可围绕半导体层33，而第二氧化层313可设置于半导体层33的顶表面，但本揭露实施例并非以此为限。
在一些实施例中，热电堆35、37可设置于氧化层31上。更具体而言，热电堆35、37可设置于第二氧化层313上。在一些实施例中，热电堆35、37的材料可分别包含P型重掺杂多晶硅与N型重掺杂多晶硅，P型重掺杂多晶硅可包括如硼、铝、镓、铟、铊的掺杂质，而N型重掺杂多晶硅可包括氮、磷、砷、锑、铋的掺杂质，但本揭露实施例并非以此为限。
如图1所示，在本实施例中，热电堆35可具有通孔35T，热电堆37可具有通孔37T，通孔35T、37T可裸露氧化层31(第二氧化层313)的部分顶表面。要注意的是，虽然在图1所示的实施例中，热电堆35具有两个通孔35T，热电堆37具有两个通孔37T，但本揭露实施例并非以此为限。
参照图2，形成一介电层41于基板10上。具体而言，介电层41可形成于半导体元件20(重掺杂区23、重掺杂区25、栅极结构27、隔绝结构29)与感测元件30(氧化层31、半导体层33、热电堆35、37)上，并填充于通孔35T、37T中，但本揭露实施例并非以此为限。
在一些实施例中，介电层41的材料可包括四乙氧基硅烷(tetraethylorthosilicate,TEOS)的氧化物、非掺杂的硅玻璃(un-doped silicateglass)(例如硼磷硅玻璃(boron phosphate silicate glass,BPSG))、掺氟的硅玻璃(fluorinated silicate glass,FSG)、磷硅玻璃(phosphosilicate glass,PSG)、硼硅玻璃(borosilicate glass,BSG)等的掺杂的二氧化硅(doped silicon oxide)及/或其他适当的介电材料，但本揭露实施例并非以此为限。
在一些实施例中，介电层41可通过等离子增强型化学气相沉积法(PECVD)、可流动化学气相沉积法(flowable chemical vapor deposition,FCVD)或其他适当的方法所形成，但本揭露实施例并非以此为限。
接着，形成一接点45于介电层41上。在本实施例中，接点45可电性连接于半导体元件20。举例来说，如图2所示，接点45位于基板10的操作区10C，其可通过导电插塞43电性连接于重掺杂区23与重掺杂区25，但本揭露实施例并非以此为限。
在一些实施例中，导电插塞43与接点45的材料可包含多晶硅及/或金属。举例来说，金属可包括氮化钛铝(TiAlN)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)、钛(Ti)、铝(Al)、钴(Co)、碳化钽(TaC)、氮化碳化钽(TaCN)、氮化钽硅(TaSiN)、氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、其他合适的材料或前述的组合，但本揭露实施例并非以此为限。
在一些实施例中，导电插塞43与接点45可通过化学气相沉积、物理气相沉积、镀膜法(plating)及/或其他适当的制造工艺所形成，但本揭露实施例并非以此为限。在一些实施例中，接点45可进一步通过光刻制造工艺所形成，但本揭露实施例并非以此为限。光刻制造工艺的例子如前所述，在此不多加赘述。
如图2所示，在一些实施例中，介电层41可包括引线孔47，引线孔47可裸露部分感测元件30，但不会裸露感测元件30对应于通孔35T、37T的部分。具体而言，引线孔47可裸露部分热电堆35、37，但本揭露实施例并非以此为限。
参照图3，形成一支撑层48于接点45与介电层41上。支撑层48的材料以及形成方法可与介电层41相同或类似，在此不多加赘述，但本揭露实施例并非以此为限。此外，如图3所示，支撑层48可填充介电层41的引线孔47，因此，支撑层48可作为感测元件30于后续制造工艺中形成悬浮结构的支撑。
接着，形成一导电层于支撑层48上。如图3所示，在本实施例中，导电层可包括一第一部分51C与一第二部分51S，第一部分51C电性连接于半导体元件20，而第二部分51S具有多个通孔51T并设置于感测元件30上。具体而言，导电层的第一部分51C位于基板10的操作区10C，其可通过导电插塞49电性连接于接点45，但本揭露实施例并非以此为限。
在一些实施例中，导电层的第二部分51S为一图案化的导电层，其具有多个通孔51T且每个通孔51T的截面的最大宽度至少小于或等于0.5μm，但本揭露实施例并非以此为限。具体而言，导电层的第二部分51S位于基板10的感测区10S，其对应设置于感测元件30上。此外，如图3所示，通孔51T可对应于热电堆35的通孔35T与热电堆37的通孔37T设置。导电层的第二部分51S可作为后续制造工艺中的图案化遮罩(mask)，后方将详细描述。
此外，在一些实施例中，导电层的第一部分51C与第二部分51S的材料以及形成方法可与导电插塞43与接点45相同或类似，在此不多加赘述，但本揭露实施例并非以此为限。
参照图4，形成一层间介电层53于导电层(的第一部分51C与第二部分51S)与支撑层48上。层间介电层53的材料以及形成方法可与介电层41相同或类似，在此不多加赘述，但本揭露实施例并非以此为限。接着，形成一导电层57于层间介电层53上。导电层57的材料以及形成方法可与导电插塞43与接点45相同或类似，在此不多加赘述，但本揭露实施例并非以此为限。此外，导电层57可通过导电插塞55电性连接于导电层的第一部分51C，但本揭露实施例并非以此为限。
参照图5，形成一层间介电层59于导电层57与层间介电层53上。层间介电层59的材料以及形成方法可与介电层41相同或类似，在此不多加赘述，但本揭露实施例并非以此为限。如图5所示，在一些实施例中，层间介电层59可包括引线孔59T，引线孔59T可裸露部分导电层57，但本揭露实施例并非以此为限。
应注意的是，半导体结构100的介电层(含层间介电层)与导电层(含接点)的数量并未限定于图5所示。亦即，半导体结构100可包含多个导电层与多个(层间)介电层，(层间)介电层可设置于多个导电层之间。可依实际需求调整介电层与导电层的数量，在此不多加赘述。
参照图6，形成一图案化光刻胶层61于层间介电层59上。如图6所示，图案化光刻胶层61可具有引线孔61T，引线孔61T位于感测区10S。更详细而言，图案化光刻胶层61的引线孔61T可对应于导电层的第二部分51S设置。在本实施例中，引线孔61T的截面的最大宽度W1小于导电层的第二部分51S的最大宽度W(标示于图3)，但本揭露实施例并非以此为限。
在一些实施例中，图案化光刻胶层61可例如为正型光刻胶(positivephotoresist)或负型光刻胶(negative photoresist)。在一些实施例中，图案化光刻胶层61可为单层或多层结构，可通过例如沉积制造工艺、光刻制造工艺、其他适当的制造工艺或前述的组合形成图案化光刻胶层61，但本揭露实施例并非以此为限。
参照图7，执行一刻蚀制造工艺并通过图案化光刻胶层61的引线孔61T对层间介电层59与层间介电层53进行刻蚀，以裸露出导电层的第二部分51S的顶表面51ST。在一些实施例中，刻蚀制造工艺可包括干刻蚀、湿刻蚀、反应性离子刻蚀(reactive ion etching,RIE)及/或其他适当的制造工艺。举例来说，干刻蚀制造工艺可使用含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、其他适当的气体及/或等离子体、及/或上述的组合。举例来说，湿刻蚀制造工艺可包括在以下的溶液中进行刻蚀：稀释的氢氟酸(diluted hydrofluoricacid,DHF)、包括氢氟酸(HF)、硝酸(HNO3)及/或醋酸(CH3COOH)的溶液或是其他适当的湿式刻蚀剂。然而，本揭露实施例并非以此为限。
接着，执行一刻蚀制造工艺并通过导电层的第二部分51S的通孔51T将支撑层48、介电层41图案化(例如包含将填充于引线孔35T、37T中的介电层41移除)，以形成一刻蚀沟槽63。在本实施例中，刻蚀沟槽63可例如连通至半导体层33。刻蚀制造工艺的例子如前所述，在此不多加赘述，但本揭露实施例并非以此为限。
参照图8，将导电层的第二部分51S与图案化光刻胶层61移除，以形成半导体结构100。在本实施例中，将导电层的第二部分51S移除可裸露部分支撑层48。在一些实施例中，可执行另一刻蚀制造工艺以将导电层的第二部分51S移除。在一些实施例中，此另一刻蚀制造工艺可包括干刻蚀、湿刻蚀、反应性离子刻蚀及/或其他适当的制造工艺。举例来说，干刻蚀制造工艺可使用含氯气体(例如，Cl2、CHCl3,CCl4及/或BCl3)、其他适当的气体及/或等离子体、及/或上述的组合。举例来说，湿刻蚀制造工艺可包括在含氯的溶液中进行刻蚀，但本揭露实施例并非以此为限。
由于导电层的第二部分51S与支撑层48的材料不同，用于对导电层的第二部分51S进行刻蚀的液体或气体不易对支撑层48进行刻蚀(即具有高度选择性)，因此，可精确地调整支撑层48的厚度T，降低支撑层48被过度拉伸或压缩的可能性，使感测元件30可正常运作。在一些实施例中，可进一步对支撑层48进行刻蚀，但本揭露实施例并非以此为限。
如图8所示，在一些实施例中，通过图案化光刻胶层61的引线孔61T对层间介电层59与层间介电层53进行刻蚀的最大宽度大致等于引线孔61T的截面的最大宽度W1。在此条件下，相较于一般不具有导电层的第二部分51S作为遮罩的半导体结构，由于本揭露实施例可通过图案化的导电层(即第二部分51S)所形成的刻蚀沟槽63以将半导体层33移除，可使刻蚀沟槽63进一步缩小，举例来说，刻蚀沟槽63的截面的最大宽度W2可缩小至小于或等于0.5μm，以进一步提升感测元件30的隔绝效果。
最后，进行又一刻蚀制造工艺，通过刻蚀沟槽63将感测元件30的半导体层33移除，以于原先半导体层33所占据的区域形成一空腔39。举例来说，可通过将气体通过刻蚀沟槽63以对半导体层33进行等离子体刻蚀以形成空腔39，进而使感测元件30形成悬浮结构，但本揭露实施例并非以此为限。
再者，通过本揭露实施例的制造方法，可减少图案化光刻胶的使用次数(例如，在本实施例中仅使用一次图案化光刻胶61，但本揭露实施例并非以此为限)，可降低制造工艺复杂程度，进而减少制造工艺时间与成本。
须注意的是，虽然前述实施例中是以导电层的第二部分51S与导电层的第一部分51C同时形成为例进行说明，但本揭露并非以此为限。在其他实施例中，导电层的第二部分51S也可与导电层57同时形成，可依据支撑层48的(预定)厚度T进行调整。
在一些实施例中，由于图案化光刻胶61的引线孔61T的截面的最大宽度W1小于导电层的第二部分51S的最大宽度W，在将导电层的第二部分51S移除时可能留下部分虚拟导电层51SD于层间介电层53上，但本揭露实施例并非以此为限。亦即，如图8所示，本揭露实施例的半导体结构100可包含一基板10，基板10可具有一操作区10C与一感测区10S。半导体结构100可包含一半导体元件20，半导体元件20设置于操作区10C。半导体结构100可包含一感测元件30，感测元件30设置于感测区10S。半导体结构100可包含一介电层41，介电层41设置于基板10上。半导体结构100可包含一接点45，接点45设置于介电层41上并电性连接于半导体元件20。半导体结构100可包含一支撑层48，支撑层48设置于接点45与介电层41上。半导体结构100可包含至少一导电层，此导电层设置于支撑层48上。此导电层包含一虚拟部分(未绘示)，虚拟部分位于感测区10S并设置于感测元件30上。
以上概述数个实施例的部件，以便在本揭露所属技术领域中技术人员可以更理解本揭露实施例的观点。在本揭露所属技术领域中技术人员应该理解，他们能以本揭露实施例为基础，设计或修改其他制造工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本揭露所属技术领域中技术人员也应该理解到，此类等效的结构并无悖离本揭露的精神与范围，且他们能在不违背本揭露的精神和范围之下，做各式各样的改变、取代和替换。因此，本揭露的保护范围当视权利要求范围所界定者为准。另外，虽然本揭露已以数个较佳实施例揭露如上，然其并非用以限定本揭露。
整份本说明书对特征、优点或类似语言的引用并非意味可以利用本揭露实现的所有特征和优点应该是或者在本揭露的任何单个实施例中。相对地，涉及特征和优点的语言被理解为其意味着结合实施例描述的特定特征、优点或特性包括在本揭露的至少一个实施例中。因而，在整份说明书中对特征和优点以及类似语言的讨论可以但不一定代表相同的实施例。
再者，在一个或多个实施例中，可以任何合适的方式组合本揭露的所描述的特征、优点和特性。根据本文的描述，相关领域的技术人员将意识到，可在没有特定实施例的一个或多个特定特征或优点的情况下实现本揭露。在其他情况下，在某些实施例中可辨识附加的特征和优点，这些特征和优点可能不存在于本揭露的所有实施例中。
Claims (9)
1.一种半导体结构的制造方法，其特征在于，包括：
提供一基板，其中所述基板区分为一操作区与一感测区；
在所述操作区形成一半导体元件并在所述感测区形成一感测元件；
形成一介电层于所述基板上；
形成一接点于所述介电层上，其中所述接点电性连接于所述半导体元件；
形成一支撑层于所述接点与所述介电层上；
形成至少一导电层于所述支撑层上，其中所述导电层包括一第一部分与一第二部分，所述第一部分电性连接于所述半导体元件，所述第二部分具有至少一通孔并设置于所述感测元件上；
通过所述至少一通孔将所述支撑层、所述介电层与所述感测元件图案化，以形成一刻蚀沟槽；以及
将所述第二部分移除。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述感测元件包括：
一半导体层；
一氧化层，围绕所述半导体层；及
一热电堆，设置于所述氧化层上；
其中所述刻蚀沟槽连通所述半导体层。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，还包含：
通过所述刻蚀沟槽将所述半导体层移除。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，还包括：
形成多个导电层于所述支撑层上，其中所述多个导电层的其中之一包括所述第一部分与所述第二部分；及
形成至少一层间介电层于所述多个导电层之间。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，还包括：
形成一图案化光刻胶层于所述层间介电层上，其中所述图案化光刻胶层具有引线孔，所述引线孔位于所述感测区。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述引线孔对应于所述第二部分设置。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述引线孔的截面的最大宽度小于所述第二部分的最大宽度。
8.如权利要求5所述的半导体结构的制造方法，其特征在于，还包括：
通过所述引线孔对所述层间介电层进行刻蚀，以裸露出所述第二部分的顶表面。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述刻蚀沟槽的截面的最大宽度小于或等于0.5μm。
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