CN102683282A - 具有金属栅极的半导体元件的制作方法 - Google Patents

Abstract

本发明提供一种制作具有金属栅极的半导体元件的方法。首先提供基底。基底包括第一导电型晶体管、第二导电型晶体管。第一导电型晶体管包括第一牺牲栅极，第二导电型晶体管包括第二牺牲栅极。接着移除第一牺牲栅极，以形成第一沟槽，并于第一沟槽内形成第一金属层以及第一物质层。平坦化第一金属层以及第一物质层。接着移除第二牺牲栅极，以形成第二沟槽，并于第二沟槽内形成第二金属层以及第二物质层。最后，平坦化第二金属层以及第二物质层。

Description

具有金属栅极的半导体元件的制作方法

技术领域

本发明涉及一种具有金属栅极(metal gate)的半导体元件的制作方法。

背景技术

在已知半导体产业中，多晶硅广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低及其难以避免的耗层效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界尝以新的栅极材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。

而在互补式金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)元件中，双功函数金属栅极需与NMOS元件搭配，则需与PMOS元件搭配，因此使得相关元件的整合技术以及工艺控制更加复杂，且各材料的厚度与成分控制要求亦更加严苛。双功函数金属栅极的制作方法可大致分为前栅极(gate first)工艺及后栅极(gate last)工艺两大类。其中前栅极工艺会在形成金属栅极后始进行源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算工艺，因此使得材料的选择与调整面对较多的挑战。为避免上述高热预算环境并获得较宽的材料选择，业界提出以后栅极工艺取代前栅极工艺的方法。

而已知后栅极工艺中，是先形成牺牲栅极(sacrifice gate)或取代栅极(replacement gate)，并在完成一般MOS晶体管的制作后，将牺牲/取代栅极移除而形成栅极凹槽(gate trench)，再依电性需求于栅极凹槽内填入不同的金属。但由于后栅极工艺相当复杂，需要多道工艺才能完成，因此目前厂商皆致力精简化形成金属栅极的工艺。

发明内容

本发明于是提供一种制作具有金属栅极的半导体元件的方法，可得到优选的工艺可靠度。

根据优选实施例，本发明提供一种制作具有金属栅极的半导体元件的方法。此方法首先提供基底。基底包括第一导电型晶体管、第二导电型晶体管。第一导电型晶体管包括第一牺牲栅极，第二导电型晶体管包括第二牺牲栅极。接着移除第一牺牲栅极，以形成第一沟槽，并于第一沟槽内形成第一金属层以及第一物质层。然后平坦化第一金属层以及第一物质层。接着移除第二牺牲栅极，以形成第二沟槽，并于第二沟槽内形成第二金属层以及第二物质层。最后，平坦化第二金属层以及第二物质层。

本发明由于使用了旋涂式聚合物层等材料作第一物质层或第二物质层，因此可以得到优选的填洞能力以及较好的CMP处理效果。此外，本发明于形成第一沟槽以及第二沟槽时，亦分别提供了新颖的工艺设计，可大大增加工艺的可靠度。

附图说明

图1至图12所绘示为本发明第一实施例中制作具有金属栅极的半导体元件的方法的示意图。

图13至图15所绘示为本发明第二实施例中制作具有金属栅极的半导体元件的方法的示意图。

图16至图19所绘示为本发明第三实施例中制作具有金属栅极的半导体元件的方法的示意图。

附图标记说明

300基底                      406第一牺牲栅极

302浅沟槽隔离                408第一盖层

306接触洞蚀刻停止层          410第一间隙壁

308层内介电层                412第一轻掺杂漏极

312掩模层                    414第一源极/漏极

314辅助层                    416第一沟槽

316第一图案化光致抗蚀剂层    418第一金属栅极

317第二图案化光致抗蚀剂层    500第二有源区域

318第一金属层            502第二导电型晶体管

320第一物质层            504第二栅极介电层

324第二金属层            506第二牺牲栅极

326第二物质层            508第二盖层

328第三导体层            510第二间隙壁

329第四导体层            512第二轻掺杂漏极

400第一有源区域          514第二源极/漏极

402第一导电型晶体管      516第二沟槽

404第一栅极介电层        518第二金属栅极

具体实施方式

为使本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图12，所绘示为本发明第一实施例中制作具有金属栅极的半导体元件的方法的示意图。首先，提供基底300，例如是硅基底、含硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底等。基底300上具有多个浅沟槽隔离(shallow trench isolation，STI)302。通过浅沟槽隔离302所包围的区域，可定义出彼此电性绝缘的第一有源区域400以及第二有源区域500。接着分别于第一有源区域400与第二有源区域500的基底300上形成第一导电型晶体管402与第二导电型晶体管502。在本发明优选实施例中，第一导电型晶体管402为P型晶体管，而第二导电型晶体管502则为N型晶体管。但本领域一般技术人员应可了解两者亦可相反，例如第一导电型晶体管402为N型晶体管时，第二导电型晶体管502则为P型晶体管。

如图1所示，第一导电型晶体管402包括第一栅极介电层404、第一牺牲栅极406、第一盖层408、第一间隙壁410、第一轻掺杂漏极(light dopeddrain，LDD)412以及第一源极/漏极414。于本发明优选实施例中，第一栅极介电层404可为二氧化硅层，亦可为高介电常数(high-K)栅极介电层。高介电常数栅极介电层的材料例如为氮化硅(SiN)、氮氧化硅(SiON)或者金属氧化物所组成的群组，其中金属氧化物可以是稀土金属氧化物层，例如是氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalum oxide，Ta₂O₅)、氧化锆(zirconium oxide，ZrO₂)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide，HfZrO)、锶铋钽氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)或钛酸钡锶(barium strontiumtitanate，BaxSr_1-xTiO₃，BST)等。第一栅极介电层404亦可为复合层，包括上述的任意组合，优选地由下而上包括二氧化硅层及高介电常数栅极介电层。第一牺牲栅极406则例如是多晶硅栅极，但也可以是由多晶硅层、非晶硅(amorphous Si)或者锗层所组合的复合栅极，或者，在其他实施例中，第一牺牲栅极406会具有倾斜侧壁，而具有「上大下小」的形状。在第一牺牲栅极406与第一栅极介电层404之间可选择性地增加匹配层或后续工艺用的蚀刻停止层，例如包括氮化硅层或金属氮化物层如氮化钛或氮化钽。第一盖层408则是选择性膜层，例如是氮化硅层或氧化层或此两者的复合层。第一间隙壁410可为复合膜层的结构，其可包括高温氧化硅层(high temperature oxide，HTO)、氮化硅、氧化硅或使用六氯二硅烷(hexachlorodisilane，Si₂Cl₆)形成的氮化硅(HCD-SiN)。于实施例中，第一间隙壁410亦可部分或完全被移除，使得接触洞蚀刻停止层(contact etch stop layer，CESL)306对于第一导电型晶体管402以及第二导电型晶体管502能具有优选应力。第一轻掺杂漏极412以及第一源极/漏极414则以适当浓度的掺质加以形成。

第二导电型晶体管502包括第二栅极介电层504、第二牺牲栅极506、第二盖层508、第二间隙壁510、第二轻掺杂漏极512以及第二源极/漏极514。第二导电型晶体管502中各元件的实施方式大致与第一导电型晶体管402相同，在此不加以赘述。此外，虽然图1中未明白绘出，但第一导电型晶体管402与第二导电型晶体管502仍可包括其他半导体结构，例如金属硅化物层(salicide)、以选择性外延成长(selective epitaxial growth，SEG)而形成具有六面体(hexagon，又叫sigma∑)或八面体(octangon)截面形状的源极/漏极或是其他一层或多层的保护膜。在形成了第一导电型晶体管402与第二导电型晶体管502后，接着于基底300上依序形成接触洞蚀刻停止层(contact etch stoplayer，CESL)306与内层介电层(inter-layer dielectric，ILD)308，覆盖在第一导电型晶体管402与第二导电型晶体管502上。于实施例中，接触洞蚀刻停止层306具有应力(stress)，以作为选择性应力系统(selective strain scheme，SSS)；接触洞蚀刻停止层306可为单一层或复合层，在第一导电型晶体管402上施加压缩应力而在第二导电型晶体管502上施加伸张应力。

如图2所示，接着进行平坦化工艺，例如化学机械平坦化(chemicalmechanical polish，CMP)工艺或者回蚀刻工艺或两者的组合，以依序移除部分的内层介电层308、部分的接触洞蚀刻停止层306，部分的第一间隙壁410、部分的第二间隙壁510，并完全移除第一盖层408、第二盖层508，直到暴露出第一牺牲栅极406与第二牺牲栅极508506的顶面。

如图3所示，接着于基底300上全面沉积掩模层312以及选择性的辅助层314。于本发明优选实施例中，掩模层312为氮化钛(TiN)层，而辅助层314则为氧化硅(SiO₂)层。辅助层314可提供后续第一图案化的光致抗蚀剂层316优选的附着力。掩模层312的厚度为60～150埃(angstrom)，优选为100埃(angstrom)，而辅助层314的厚度为15～50埃(angstrom)，优选为20埃。接着，在基底300上形成第一图案化光致抗蚀剂层316，其覆盖于至少第二有源区域500。

接着，利用第一图案化光致抗蚀剂层316为掩模，以移除未被第一图案化光致抗蚀剂层316覆盖的掩模层312、辅助层314以及第一牺牲栅极406。上述步骤是先将第一图案化光致抗蚀剂层316的图形转印至掩模层312后，再以掩模层312为掩模来移除第一牺牲栅极406。然而，第一牺牲栅极406的材料例如是多晶硅，而使用掩模层312为掩模来移除下方的多晶硅材料时，湿蚀刻虽有优选蚀刻选择比，能完美地停止在第一栅极介电层404上，但会有严重的侧向蚀刻(under cut)问题，这样的问题在形成其他半导体结构，例如静态随机存取存储器(SRAM)中具有连通PMOS与NMOS的栅极等介面的半导体装置时，更容易会发生。相反地，干蚀刻较无侧向蚀刻，但无法停止在第一栅极介电层404上，而有过蚀刻问题，因此，实施例是先以干蚀刻移除大部分第一牺牲栅极406后，再以湿蚀刻移除最后的第一牺牲栅极406，而停止在第一栅极介电层404上。本发明的另一实施例是在移除多晶硅的第一牺牲栅极406时，提供了如下文的步骤。请参考图4a，4b至图7a，7b，其中图4b与图7b所代表的是具有PMOS以及NMOS栅极接面的半导体结构，可分别对应于图4a与图7a的横剖面图，而剖面对应于第二牺牲栅极506的位置。图4b与图7b的虚线I即代表了由多晶硅所组成的接面位置，虚线I的右侧代表P型半导体，左侧代表N型半导体。

如图4a与图4b所示，首先进行干蚀刻工艺以移除未被第一图案化光致抗蚀剂层316覆盖的掩模层312以及辅助层314，以及部分的第一牺牲栅极406。接着如图5所示，对第一图案化光致抗蚀剂316进行修整步骤(trimmed)，例如使用氧气(O₂)、臭氧(O₃)、四氟化碳(CF₄)或溴化氢(HBr)等的等离子体气体以对第一图案化光致抗蚀剂层316的侧壁进行修整，而稍微减少第一图案化光致抗蚀剂层316的宽度，使得第一图案化光致抗蚀剂层316大体上均匀地向内缩小，而形成第二图案化光致抗蚀剂层317。可以理解的是，若以俯视图的角度来看，第二图案化光致抗蚀剂层317的覆盖面积会小于第一图案化光致抗蚀剂层316的覆盖面积。接着如图6所示，以第二图案化光致抗蚀剂层317为掩模，移除未被第二图案化光致抗蚀剂层317覆盖的掩模层312以及辅助层314。最后，如图7a以及图7b所示，移除第二图案化光致抗蚀剂层317后，进行湿蚀刻步骤，以彻底移除第一牺牲栅极406。如图7a所示，移除第一牺牲栅极406后，会在第一导电型晶体管402中形成第一沟槽(trench)416；而如图7a、图7b所示，经蚀刻后的多晶硅侧壁可以较准确地位于虚线I处。

而在移除了第一牺牲栅极406而形成第一沟槽416后，接着如图8所示，在基底300上全面形成第一金属层318以及第一物质层320。第一金属层318会共形地沿着第一沟槽416的表面形成但不会完全填满第一沟槽416，而第一物质层320会形成于第一金属层318上并填满第一沟槽416。于本实施例中，第一金属层318为满足P型晶体管所需功函数要求的金属，例如是氮化钛(titanium nitride，TiN)或碳化钽(tantalum carbide，TaC)等，但不以上述为限。而第一物质层320为填洞能力良好的有机牺牲层，例如是旋涂式聚合物层(spin-on polymer layer)、抗反射底层(bottom anti-reflective coating layer，BARClayer)、含碳介电层(carbon containing dielectric layer)、光吸收牺牲层(sacrificiallight absorbing material，SLAM)层或光致抗蚀剂层等，但不以上述为限。

接着如图9所示，进行平坦化工艺，例如CMP工艺或者回蚀刻工艺或者两者的结合，以移除位于层内介电层308上的第一物质层320、第一金属层318以及掩模层312，并暴露出第二导电型晶体管502的第二牺牲栅极506。接着，移除第二导电型晶体管502的第二牺牲栅极506，而于第二有源区域500中形成第二沟槽516。值得注意的是，本实施例中移除第二牺牲栅极506的步骤时，由于第一沟槽416已填入第一物质层320，故可直接使用全面性的蚀刻工艺来移除第二牺牲栅极506，而无须形成额外的光致抗蚀剂层来保护第一导电型晶体管402。

接着如图10所示，在基底300上全面形成第二金属层324以及第二物质层326。第二金属层324会共形地沿着第二沟槽516的表面形成但不会完全填满第二沟槽516，而第二物质层326会形成于第二金属层324上并填满第二沟槽516。于本发明优选实施例中，第二金属层324为满足N型晶体管所需功函数要求的金属，例如是铝化钛(titanium aluminides，TiAl)、铝化锆(aluminum zirconium，ZrAl)、铝化钨(aluminum tungsten，WAl)、铝化钽(aluminum tantalum，TaAl)或铝化铪(aluminum hafnium，HfAl)，但不以上述为限。第二物质层326包括旋涂式聚合物层、抗反射底层、含碳介电层、光吸收牺牲层或光致抗蚀剂层等，其材料与第一物质层320可以相同也可以不同。

如图11所示，进行平坦化工艺，例如CMP工艺或者回蚀刻工艺，以移除位于内层介电层308上的第二金属层324以及第二物质层326，直到暴露出位于第一沟槽416中的第一物质层320以及位于第二沟槽516中的第二物质层326。然后，移除位于第一沟槽416中的第一物质层320以及位于第二沟槽516中的第二物质层326，此时第一沟槽416以及第二沟槽516表面分别形成有U型的第一金属层318以及第二金属层324。

最后，如图12所示，在基底300上全面形成具低电阻值的第三导体层328，使其填入于第一沟槽416以及第二沟槽516中。于本发明优选实施例中，第三导体层328包括例如是铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属层料，或者也可以包括纳米碳管(carbonnanotube)。接着进行平坦化工艺以移除位于内层介电层308上的第三导体层328，而获得约略平坦的表面。如此一来，位于第一沟槽416内的第一金属层320318以及第三导体层328会形成第一导电型晶体管402(P型晶体管)中的第一金属栅极418，且其功函数大致上介于4.8eV与5.2eV之间；而位于第二沟槽518内的第二金属层324以及第三导体层328会形成第二导电型晶体管502(N型晶体管)中的第二金属栅极518，且其功函数大致上介于3.9eV与4.3eV之间。

在完成了第一金属栅极418以及第二金属栅极518之后，即可形成后续另一内层介电层(图未示)及接触插拴(contact plug)的制作。或者，在接触插拴形成前，还可以先完全移除内层介电层306以及接触洞蚀刻停止层308后，在基底300上再次形成另一接触洞蚀刻停止层(图未示)，并且通过施加紫外线或者热能的步骤，以使新的接触洞蚀刻停止层产生应力而作为选择性应力系统(selective strain scheme，SSS)，以提升第一导电型晶体管402与第二导电型晶体管502的效能。接着再次形成另一内层介电层(图未示)，并于其中形成所需的接触插拴，此接触插拴亦可具有适当的应力。

请参考图13至图15，所绘示为本发明中第二实施例中制作具有金属栅极的半导体元件的方法的示意图。第二实施例的前半段步骤与第一实施例的图1至图9相同，可参考前文说明，在此不加以赘述。而在如图9中形成第二沟槽516后，接着请参考图13，在基底300上依序形成第二金属层324以及第三导体层328。第二金属层324会沿着第二沟槽516的表面形成，而第三导体层328会填满第二沟槽516。第二金属层324与第三导体层328的材料与第一实施例相同，在此不加以赘述。

接着如图14所示，进行平坦化工艺，以移除位于内层介电层308上的第二金属层324以及第三导体层328，并暴露出位于第一沟槽416中的第一物质层320。

在移除位于第一沟槽416中的第一物质层320之后，如图15所示，在基底300上形成第四导体层329，使其至少填入第一沟槽416中。第四导体层329的材料例如是铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属层料，或者也可以包括纳米碳管(carbon nanotube)，优选者第四导体层329和第三导体层328为相同材料。接着进行平坦化工艺以移除位于内层介电层308上的第四金属层329，即可以得到类似于图12的结构，即具有第一金属栅极418的第一导电型晶体管402，以及具有第二金属栅极518的第二导电型晶体管502。

请参考图16至图19，所绘示为本发明中第三实施例中制作具有金属栅极的半导体元件的方法的示意图。第三实施例的前半段步骤与第一实施例的图1至图7a相同，可参考前述说明，在此不加以赘述。如图7a中形成了第一沟槽416后，接着如图16所示，在基底300上形成第一金属层318以及第三导体层328。第一金属层318会共形地沿着第一沟槽416的表面形成，而第三导体层328会填满第一沟槽416。第一金属层318与第三导体层328的材料和第一实施例相同，在此不加以赘述。

接着如图17所示，进行平坦化工艺，例如CMP工艺，以移除位于层内介电层308上的第三导体层328、第一金属层318以及掩模层312，并暴露出第二导电型晶体管502的第二牺牲栅极506。

如图18所示，移除第二导电型晶体管502的第二牺牲栅极506，而于第二有源区域500内形成第二沟槽516。本实施例的特点在于，移除第二牺牲栅极506的步骤是完全利用湿蚀刻步骤。此湿蚀刻步骤包括使用强碱溶液，例如含有1～4％体积百分比的氢氧化四甲基铵(Tetramethylammoniumhydroxide，TMAH)以及臭氧(O₃)的溶液来彻底移除第二牺牲栅极506。相较于已知以干蚀刻来移除第二牺牲栅极506，本实施例的湿蚀刻步骤对于第一导电型晶体管402或第二导电型晶体管502的第二介电层504较不易造成损害。

接着如图19所示，在基底300上依序形成第二金属层324以及第四导体层329，第二金属层324以及第四导体层329会填入于第二沟槽516中。第二金属层324以及第四导体层329的材料和第一实施例相同，在此不加以赘述。然后进行平坦化工艺，例如CMP工艺，以移除位于内层介电层308上的第二金属层324以及第四导体层329，而获得约略平坦的表面，而可以得到类似于图12的结构。亦可得到具有第一金属栅极418的第一导电型晶体管402，以及具有第二金属栅极518的第二导电型晶体管502。

值得注意的是，前述实施方式是先形成高介电常数的栅极介电层为例(high-K first)，而本领域一般技术人员应当了解，本发明亦可在形成金属栅极之前，先移除栅极介电层，并再次形成U形的高介电常数的栅极介电层(high-K last)，例如在第一沟槽内416形成第一金属层318之前，可先移除第一栅极介电层404，之后再在第一沟槽416的表面上形成高介电常数的栅极介电层(high-K last)；同样的，在第二沟槽516内形成第二金属层324之前，也可先移除第二栅极介电层504，之后再在第二沟槽516的表面上形成高介电常数的栅极介电层。

综上而言，本发明提供了一种形成具有金属栅极半导体结构的方法。相较于已知需分别使用不同的光掩模来分别移除第一牺牲栅极以及第二牺牲栅极，本发明在移除第二牺牲栅极时，第一沟槽已填入了物质层或者金属层(请参考图9或图18)，故可直接移除第二沟槽内的第二牺牲栅极而毋需额外的图案化光致抗蚀剂层来保护第一沟槽内的元件，故仅需要一次的光刻步骤即可达成。此外，本发明在第一实施例以及第二实施例中使用了有机材料作为第一物质层或第二物质层。由于有机材料具有较好的填洞能力且容易利用CMP或蚀刻方式移除，故相当适合作为填入第一沟槽或第二沟槽的牺牲材料，而在后续移除有机材料时，再一并形成作为金属栅极的第三导体层，可增加工艺的可靠度。另外，本发明于形成第一沟槽以及第二沟槽时，分别提供了新颖的工艺设计。例如形成第一沟槽时，使用了光致抗蚀剂修整工艺，以及形成第二沟槽时，使用了湿蚀刻工艺，皆可增加工艺的可靠度而提高产品良率。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种制作具有金属栅极的半导体元件的方法，包括：

提供基底，其中该基底包括第一导电型晶体管、第二导电型晶体管，其中该第一导电型晶体管包括第一牺牲栅极，该第二导电型晶体管包括第二牺牲栅极；

移除该第一导电型晶体管的该第一牺牲栅极，以形成第一沟槽；

于该第一沟槽内形成第一金属层以及第一物质层；

平坦化该第一金属层以及该第一物质层；

在平坦化该第一金属层以及该第一物质层之后，在未形成掩模层的情形下，直接移除该第二导电型晶体管的该第二牺牲栅极，以形成第二沟槽；

于该第二沟槽内形成第二金属层以及第二物质层；以及

平坦化该第二金属层以及该第二物质层。

2.如权利要求1所述的方法，其中该第一金属层包括氮化钛或碳化钽。

3.如权利要求1所述的方法，其中该第二金属层包括铝化钛、铝化锆、铝化钨、铝化钽或铝化铪。

4.如权利要求1所述的方法，其中该第一物质层包括旋涂式聚合物层、抗反射底层、含碳介电层、光吸收牺牲层或光致抗蚀剂层。

5.如权利要求4所述的方法，其中该第二物质层包括旋涂式聚合物层、抗反射底层、含碳介电层、光吸收牺牲层或光致抗蚀剂层。

6.如权利要求5所述的方法，在平坦化该第二金属层以及该第二物质层后，还包括：

移除该第一沟槽内的该第一物质层以及该第二沟槽内的该第二物质层；

于该第一沟槽以及该第二沟槽内形成第三导体层；以及

平坦化该第三导体层。

7.如权利要求6所述的方法，其中该第三导体层包括铝、钛、钽、钨、铌、钼、铜、氮化钛、碳化钛、氮化钽、钛/钨、钛/氮化钛或纳米碳管。

8.如权利要求1所述的方法，其中该第一物质层包括旋涂式聚合物层、抗反射底层、含碳介电层、光吸收牺牲层或光致抗蚀剂层。

9.如权利要求8所述的方法，其中该第二物质层包括铝、钛、钽、钨、铌、钼、铜、氮化钛、碳化钛、氮化钽、钛/钨、钛/氮化钛或纳米碳管。

10.如权利要求9所述的方法，在平坦化该第二金属层以及该第二物质层后，还包括：

移除该第一沟槽内的该第一物质层；

于该第一沟槽内形成第三导体层；以及

平坦化该第三导体层。

11.如权利要求10所述的方法，其中该第三导体层包括铝、钛、钽、钨、铌、钼、铜、氮化钛、碳化钛、氮化钽、钛/钨、钛/氮化钛或纳米碳管。

12.如权利要求1所述的方法，其中该第一物质层包括铝、钛、钽、钨、铌、钼、铜、氮化钛、碳化钛、氮化钽、钛/钨、钛/氮化钛或纳米碳管。

13.如权利要求12所述的方法，以及该第二物质层包括铝、钛、钽、钨、铌、钼、铜、氮化钛、碳化钛、氮化钽、钛/钨、钛/氮化钛或纳米碳管。

14.如权利要求1所述的方法，其中移除该第二导电型晶体管的该第二牺牲栅极的步骤包括湿蚀刻步骤。

15.如权利要求14所述的方法，其中移除该第二导电型晶体管的该第二牺牲栅极的步骤仅包括该湿蚀刻步骤。

16.如权利要求15所述的方法，其中该湿蚀刻步骤包括使用含有臭氧以及1～4％体积百分比的氢氧化四甲基铵的溶液。

17.如权利要求1所述的方法，其中移除该第一导电型晶体管的该第一牺牲栅极的步骤，包括：

形成掩模层；

于该掩模层上形成第一图案化光致抗蚀剂层，覆盖该第二导电型晶体管；以及

移除未被该第一图案化光致抗蚀剂层覆盖的该掩模层以及该第一牺牲栅极。

18.如权利要求17所述的方法，还包括于该掩模层上形成辅助层，其中该辅助层包括二氧化硅。

19.如权利要求17所述的方法，其中移除该第一导电型晶体管的该第一牺牲栅极的步骤，还包括：

对该第一图案化光致抗蚀剂层进行光致抗蚀剂修整步骤以形成第二图案化光致抗蚀剂层，其中该第二图案化光致抗蚀剂层的宽度小于该第一图案化光致抗蚀剂层的宽度；

移除未被该第二图案化光致抗蚀剂层覆盖的该掩模层以及部分的该第一牺牲栅极；

移除该第二图案化光致抗蚀剂层；以及

进行湿蚀刻工艺以完全移除该第一牺牲栅极。

20.如权利要求19所述的方法，其中该光致抗蚀剂修整步骤包括使用氧气、臭氧、四氟化碳或溴化氢的等离子体气体。

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