CN101930913A - 金属栅电极形成方法 - Google Patents

Abstract

本发明提供了一种用于CMOS工艺的金属栅电极形成方法，包括：提供半导体衬底，所述半导体衬底分为NMOS晶体管区域和PMOS晶体管区域；在所述NMOS晶体管区域以及PMOS晶体管区域表面形成金属钽层，在此金属钽层基础上，先整体碳化形成TaC_x层作为NMOS晶体管的金属栅电极，再局部氮化形成TaC_xN_y层作为PMOS晶体管的金属栅电极。本发明利用掩膜工序以及等离子掺杂，在同一层金属上分别形成金属栅电极的方式，大幅简化了工艺步骤，且得到的金属栅电极性质稳定易于工艺控制。

Description

金属栅电极形成方法

技术领域

本发明涉及一种集成电路制造领域，尤其涉及一种用于CMOS工艺的金属栅电极形成方法。

背景技术

集成电路尤其超大规模集成电路的主要器件是金属-氧化物-半导体场效应晶体管(MOS晶体管)。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸发展已进入45纳米范围，在此尺度下，各种因为器件的物理极限所带来的二级效应逐渐不可避免，器件的特征尺寸按比例缩小变得越来越困难。其中，在MOS晶体管器件及其电路制造领域，最具挑战性的是传统CMOS工艺在器件按比例缩小过程中由于多晶硅、SiO₂或者SiON栅介质层厚度减小所带来的从栅极向衬底的漏电流问题。

当前在CMOS工艺中已提出的解决方法是，采用高K栅介质材料代替传统的SiO₂栅介质，并使用金属作为栅电极与之匹配以避免栅极损耗以及硼渗透所导致的漏电流问题。目前高K栅介质材料的研究已经较为成熟，多选用铪基材料(如HfO₂等)，而位于栅介质层上的栅电极的材料选择及其制备工艺尚不成熟。

目前现有的一种金属栅电极的制备技术为：使用功函数可调的两种金属，分别作为CMOS工艺中NMOS晶体管以及PMOS晶体管的栅电极，这样形成的CMOS器件因为具备更优异的器件性能，且易于与现有的CMOS工艺兼容而被业界所广泛接受。比如，美国专利US6586288公开了一种CMOS工艺中金属栅电极的形成方法，其主要步骤包括：

首先如图1a，在衬底100上形成N阱(N-well)和P阱(P-well)；在N阱和P阱的表面依次形成栅介质层101和伪栅102，并刻蚀伪栅102以及栅介质层101；然后在N阱和P阱内、伪栅102以及栅介质层101两侧进行等离子掺杂，形成源区以及漏区。

所述栅介质层101的材料可以为氧化硅、氮氧化硅、高介电常数材料中的一种，可以通过外延生长或者沉积方式形成。所述伪栅102的材料可为氮化硅(Si₃N₄)或多晶硅等，可以通过等离子增强化学气相沉积形成。

如图1b所示，在上述结构的表面覆盖间隔层103，然后采用机械抛光或者刻蚀工艺刻蚀间隔层103，直至露出伪栅102，使得间隔层103与伪栅102的顶部齐平。

如图1c所示，在NMOS晶体管区域上形成第一掩膜层104，所述第一掩膜层104可以为氧化硅或者氮化硅，以第一掩膜层104为掩膜刻蚀掉PMOS晶体管区域的伪栅102，形成第一凹槽。

如图1d所示，在PMOS晶体管区域以及第一掩膜层104的表面形成第一金属层105，此时在第一凹槽的侧壁以及底部也形成有第一金属层105。

如图1e所示，去除第一凹槽侧壁以及底部以外部分的第一金属层105，然后再去除NMOS晶体管区域上的第一掩膜层104。

如图1f所示，在PMOS晶体管区域上形成第二掩膜层106，所述第二掩膜层106可以为氧化硅或者氮化硅，然后以第二掩膜层106为掩膜刻蚀掉NMOS晶体管区域的伪栅102形成第二凹槽。

如图1g，在NMOS晶体管区域以及第二掩膜层106的表面形成第二金属层107，此时在第二凹槽的侧壁和底部也形成有第二金属层107。

如图1h，去除第二凹槽的侧壁以及底部以外部分的第二金属层107，然后再去除PMOS晶体管区域上的第二掩膜层106。

如图1i，在第一凹槽以及第二凹槽内填充互连金属，所述第一金属层105构成PMOS晶体管的金属栅电极，第二金属层106构成NMOS晶体管的金属栅电极。

经过上述步骤，分别形成了NMOS和PMOS晶体管的金属栅电极，其中NMOS晶体管的金属栅电极即第二金属层107的可选材料为W、Ti、Ta、Mo、Al以及TaC_x等，PMOS晶体管的金属栅电极即第一金属层105的可选材料为WN、TiN、TaN、MoN、AlN以及TaC_xN_y等。

在上述工艺中，刻蚀了两次伪栅，形成了两次掩膜层以及金属层，在实际工艺中操作制程较为复杂，且TaC_x、TaC_xN_y性质不够稳定，采用其作为栅电极时，直接沉积金属栅电极的工艺条件难以控制，需要进一步改进。

发明内容

本发明所解决的问题是提供一种工艺制程简单、栅电极材料性质稳定且与现有CMOS工艺相兼容的金属栅电极形成方法。

为解决上述问题，本发明提供一种可用于CMOS工艺的金属栅电极形成方法，包括：

提供一半导体衬底，所述半导体衬底分为NMOS晶体管区域和PMOS晶体管区域；所述NMOS晶体管区域和PMOS晶体管区域均形成有栅介质层以及位于栅介质层表面的伪栅；

在所述半导体衬底上形成间隔层，所述间隔层与伪栅顶部齐平；

去除NMOS晶体管区域和PMOS晶体管区域上的伪栅，形成凹槽；

至少在凹槽的底部形成金属钽层；

将金属钽层碳化为TaC_x层；

将PMOS晶体管区域的TaC_x层氮化为TaC_xN_y层。

本发明还提供了另一种金属栅电极的形成方法，包括：

提供一半导体衬底，所述半导体衬底分为NMOS晶体管区域和PMOS晶体管区域；所述NMOS晶体管区域和PMOS晶体管区域均形成有伪栅；

在所述半导体衬底上形成间隔层，所述间隔层与伪栅的顶部齐平；

去除NMOS晶体管区域和PMOS晶体管区域的伪栅，形成凹槽；

在凹槽的底部形成栅介质层；

至少在凹槽底部的栅介质层上形成金属钽层；

将金属钽层碳化为TaC_x层；

将PMOS晶体管区域的TaC_x层氮化为TaC_xN_y层。

与现有的CMOS工艺中金属栅电极形成方法相比较，本发明利用掩膜工序以及等离子掺杂，在金属钽层基础上，先整体碳化形成TaC_x层作为NMOS晶体管的金属栅电极，再局部氮化形成TaC_xN_y层作为PMOS晶体管的金属栅电极，大幅简化了工艺步骤，且得到的金属栅电极性质稳定易于工艺控制。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1a至图1i是现有的一种金属栅电极的形成方法剖面结构示图；

图2是本发明的金属栅电极形成方法的流程示意图；

图3A至图3J为本发明的金属栅电极形成方法第一实施例剖面结构示图；

图4是本发明的另一种金属栅电极形成方法的流程示意图；

图5A至图5K为本发明的金属栅电极形成方法第二实施例剖面结构示图；

具体实施方式

本发明提供了一种用于CMOS工艺的金属栅电极形成方法，其流程如图2所示，基本步骤如下：

S10：提供一半导体衬底，在半导体衬底上形成N阱(N-well)和P阱(P-well)；在N阱和P阱的表面依次形成栅介质层和伪栅，并刻蚀伪栅以及栅介质层；然后在N阱和P阱内、栅介质层以及伪栅的两侧进行等离子掺杂，形成源区以及漏区。此处的步骤与常规CMOS工艺兼容。

S11：在上述步骤所形成的结构表面覆盖间隔层；减薄所述间隔层直至露出伪栅，使得间隔层与伪栅的顶部齐平。

S12：去除NMOS晶体管区域以及PMOS晶体管区域上的伪栅，形成凹槽，所述凹槽底部露出栅介质层。

S13：在所述凹槽的侧壁、底部以及间隔层的表面形成连续的金属钽层。

S14：在含碳气体环境下，使用等离子掺杂将所述金属钽层碳化为TaC_x层，其中x表征碳化后TaC_x层中碳元素的含量。

S15：在NMOS晶体管区域的TaC_x层表面形成掩膜层。

S16：在氮气体环境下，使用等离子掺杂将PMOS晶体管区域的TaC_x层氮化为TaC_xN_y层，其中y表征氮化后形成的TaC_xN_y层中氮元素的含量。

S17：去除所述掩膜层。

S18：在底部形成有TaC_x层或TaC_xN_y层的凹槽内填充互连金属。

S19：去除间隔层上的互连金属、TaC_x层以及TaC_xN_y层，直至露出间隔层。

最终完成CMOS工艺中金属栅电极的制备，其中NMOS晶体管区域的凹槽底部的TaC_x层作为NMOS晶体管的金属栅电极，PMOS晶体管区域的凹槽底部的TaC_xN_y层作为PMOS晶体管的金属栅电极。

下面结合工艺制程剖面示意图对上述实施方式作进一步介绍，图3A至图3J为本发明的金属栅电极形成方法第一实施例的剖面示意图。

如图3A所示，提供半导体衬底200，所述半导体衬底200可以为P型也可以为N型，本实施例中以P型为例加以说明。所述半导体衬底200上分为NMOS晶体管区域和PMOS晶体管区域。在NMOS晶体管区域以及PMOS晶体管区域之间形成有浅沟槽隔离(STI)。所述半导体衬底200的PMOS晶体管区域形成有N阱(N-well)，NMOS晶体管区域形成有P阱(P-well)；在所述N阱以及P阱表面均形成有栅介质层201以及位于栅介质层201表面的伪栅202；在PMOS晶体管区域，所述栅介质层201两侧的N阱内形成有P+型源极和漏极(图中未标号)；在NMOS晶体管区域，所述栅介质层201两侧的P阱内形成有N+型源极和漏极；所述栅介质层201以及伪栅202的两侧壁上还形成有间隙壁(未标号)。

其中所述伪栅202与标准CMOS工艺中形成的栅电极相类似，但是在本发明中由于伪栅202不具备实际的栅电极作用，且在后续工艺中将被去除，故命名为伪栅，特此说明。

所述栅介质层201可以为二氧化硅等传统的栅介质材料，也可以为高介电常数材料如ZrO₂等。作为优选方案，本实施例所述栅介质层201沿半导体衬底表面向上依次包括厚度为0.5～2nm的HfO₂栅绝缘膜以及厚度为0.5～1nm的Dy₂O₃带隙层(图中未示出)；所述带隙层可用于调节栅介质层201附近的能带，以便调整金属栅电极的功函数而获取较佳的器件性能，具体的厚度可以根据实际需要进行选择。

由于所述伪栅202在后段工艺中将被去除，所以为了后段工艺进行选择性刻蚀的便利，可选择为半导体工艺中常用材料，本实施例中，所述伪栅202材料可以为氮化硅、多晶硅、氧化硅，厚度约为150～500nm。

形成上述结构可以采用现有的标准CMOS工艺，本领域人员应当能够容易推得，不再赘述。

如图3B所示，在上述NMOS晶体管区域以及PMOS区域的表面形成一层足够厚的间隔层203，以覆盖整个结构，通常为绝缘材料。本实施例所述间隔层203的材料为氧化硅，可以采用化学气相沉积等工艺沉积，然后再用化学机械抛光或者反应离子刻蚀等工艺减薄间隔层203，直至露出伪栅202，使得间隔层203与伪栅202的顶部齐平。

如图3C所示，去除NMOS晶体管区域以及PMOS晶体管区域上的伪栅202，形成凹槽，所述凹槽的底部露出栅介质层201。在本实施例中，伪栅202材料为氮化硅，可使用热磷酸进行选择性湿法刻蚀去除。

如图3D所示，在图3C所示结构的表面形成一层比较薄的金属钽层204，厚度大约为5-50nm。可采用物理气相淀积(PVD)或者原子层淀积(ALD)工艺，使得所述金属钽层均匀分布在凹槽的侧壁、底部以及间隔层203表面。

如图3E所示，向等离子掺杂反应腔中通入甲烷CH₄气体，进行等离子掺杂，将所述的金属钽层204碳化为TaC_x层205。

所述TaC_x层205的x的值表征该合金中碳的含量，取决于等离子掺杂的反应条件，将决定所形成的TaC_x层205也即NMOS晶体管金属栅电极的功函数。在实际工艺中可根据需要选择x的值。本实施例中，x的值范围为2～5，所采用的等离子掺杂参数为：气体压强0.5～5托(1托＝133.322帕)，射频功率100～1000瓦，反应时间5～100秒，通入气体主要为甲烷。

作为一个具体实施例，形成TaC_x层的工艺为：在甲烷环境下，气体压强为3托，射频功率为800w，反应时间为50秒，对金属钽层204进行的等离子掺杂，可以获得x值大约为4的TaC_x层。同时经过实验，x的值基本随着气体压强的增大，射频功率的增加以及掺杂时间的延长而呈上升的趋势。

如图3F所示，在TaC_x层205上形成一层比较薄的掩膜层206，所述掩膜层206为硬掩膜，可采用氧化硅等常规材料，可通过化学气相沉积CVD工艺形成，厚度大约为10～50nm。

如图3G所示，刻蚀去除PMOS晶体管区域上的掩膜层206，曝露出位于PMOS晶体管区域的TaC_x层205，保留位于NMOS晶体管区域的掩膜层206。

如图3H所示，向等离子掺杂反应腔中通入氮气，进行等离子掺杂，将PMOS晶体管区域上曝露的TaC_x层205氮化为TaC_xN_y层205a。

所述TaC_xN_y层中y的值表征氮的含量，也同样取决于等离子掺杂的反应条件。同时，所述y值影响获得的TaC_xN_y层即PMOS晶体管金属栅电极的功函数，因此可根据需要调整。本实施例中，y的值范围为2～7，采用的等离子掺杂参数为：压强0.5～5托，射频功率100～1000瓦，反应时间5～500秒，通入气体主要为氮气。

作为一个具体实施例，形成TaC_xN_y层的工艺为：在氮气环境下，气体压强为4托，射频功率为800w，反应时间50秒，对PMOS晶体管区域上曝露的TaC_x层205进行等离子掺杂，可以获得y值大约为5的TaC_xN_y层。同样经过实验，y的值也随着气体压强的增大，射频功率的增加以及掺杂时间的延长而呈上升的趋势。

如图3I所示，去除掩膜层206。在本实施例中，掩膜层206的材料为氧化硅，可采用氢氟酸进行选择性湿法刻蚀去除。

经过上述工艺形成了本发明所述的金属栅电极。其中，TaC_x层205构成了NMOS晶体管的金属栅电极，而TaC_xN_y层205a则构成了PMOS晶体管的金属栅电极。

本实施例还包括以下后续步骤：如图3J所示，在侧壁和底部覆盖有TaC_x层205或TaC_xN_y层205a的凹槽内填充铝、铜或者钨等金属，形成互连金属207以降低互连电阻，然后用化学机械抛光或者反应离子刻蚀等工艺去除间隔层203上的溢出的互连金属207以及TaC_x层205、TaC_xN_y层205a，直至露出间隔层203。作为优选方案，本实施例使用化学机械抛光，得到的器件表面更为平整，且工艺步骤较为简单。

从上述工艺流程可知，本发明所述金属栅电极的形成方法与现有技术相比，一次性去除了伪栅202，只需进行一次掩膜，NMOS晶体管和PMOS晶体管的金属栅电极均由同一层金属钽层处理获得，工艺步骤大大简化；另一方面，利用等离子掺杂对金属钽层进行整体碳化再局部氮化工艺，分别在NMOS晶体管区域以及PMOS晶体管区域获得TaC_x层以及TaC_xN_y层作为各自金属栅电极，与现有技术直接沉积的方式相比，所获得的金属栅电极性质更稳定、工艺也更易于控制。同时，本发明的栅介质层201包括HfO₂栅绝缘膜以及形成于栅绝缘膜表面的Dy₂O₃带隙层，进一步调整两边栅极金属的功函数以接近4.2/4.9eV和带边，获得的半导体结构将具有较好的器件性能。

在上述实施方式中，依次在半导体衬底表面形成高介电常数材料的栅介质层以及伪栅，然而该工艺较为复杂，还可以采取先只形成伪栅，然后在后段工艺去除伪栅后形成栅介质层的方案，以进一步简化工艺。因此本发明还提供了另一种金属栅电极形成方法，其流程如图4所示，基本步骤如下：

S20：提供一半导体衬底，在半导体衬底上形成N阱(N-well)和P阱(P-well)；在N阱和P阱的表面形成伪栅，并刻蚀伪栅；然后在N阱和P阱内、所述伪栅两侧进行等离子掺杂，形成源区以及漏区。

S21：在上述步骤所形成的结构表面覆盖间隔层；减薄所述间隔层直至露出伪栅，使得间隔层与伪栅的顶部齐平。

S22：去除NMOS晶体管区域和PMOS晶体管区域上的伪栅，形成凹槽，所述凹槽的底部露出衬底。

S23：在凹槽的底部形成栅介质层。

S24：在凹槽的侧壁、底部栅介质层以及间隔层的表面形成连续的金属钽层。

S25：在含碳气体环境下，使用等离子掺杂将所述金属钽层碳化为TaC_x层。

S26：在NMOS晶体管区域上的TaC_x层表面形成掩膜层。

S27：在氮气体环境下，使用等离子掺杂将PMOS晶体管区域的TaC_x层氮化为TaC_xN_y层。

S28：去除所述掩膜层。

S29：在底部形成有TaC_x层或TaC_xN_y层的凹槽内填充互连金属。

S30：去除间隔层上的互连金属、TaC_x层以及TaC_xN_y层，直至露出间隔层。

其中，如果S23步骤中的栅介质层不仅形成于凹槽的底部，而是形成于整个器件结构的表面，还需去除间隔层表面的栅介质层。

下面结合具体实施例对上述实施方式做进一步介绍，图5A至图5K为本发明金属栅电极形成方法第二实施例剖面示意图。

如图5A所示，与第一实施例的起始步骤相似，提供半导体衬底200，所述半导体衬底200可以为P型也可以为N型，本实施例中以P型为例加以说明。所述半导体衬底200分为NMOS晶体管区域和PMOS晶体管区域，两者之间形成有浅沟槽隔离(STI)。所述半导体衬底200的PMOS晶体管区域形成有N阱(N-well)，NMOS晶体管区域形成有P阱(P-well)；在所述N阱以及P阱表面均形成有伪栅202。伪栅202的材料选择与第一实施例相同，可采用氮化硅，厚度为150～500nm。

如图5B所示，在上述NMOS晶体管区域以及PMOS区域的表面形成一层足够厚的间隔层203，以覆盖整个结构，通常为绝缘材料。本实施例所述间隔层203的材料为氧化硅，可以采用化学气相沉积等工艺沉积。然后再用化学机械抛光或者反应离子刻蚀等工艺减薄间隔层203，直至露出伪栅202，使得间隔层203与伪栅202的顶部齐平。

如图5C所示，去除NMOS晶体管区域以及PMOS晶体管区域上的伪栅202，形成凹槽，所述凹槽的底部露出半导体衬底。在本实施例中，伪栅202材料为氮化硅，可使用热磷酸进行选择性湿法刻蚀去除。

如图5D所示，在凹槽的侧壁、底部以及间隔层203的表面形成栅介质层201，所述栅介质层201可采用化学气相沉积等工艺形成，可以为常规的栅介质材料也可以为高介电常数材料如ZrO₂等。本实施例中，所述栅介质层201沿半导体衬底向上依次包括厚度为0.5-2nm的HfO₂栅绝缘膜以及厚度为0.5-1nm的Dy₂O₃带隙层(图中未示出)，然后经过传统的后沉积处理，包括在温度大约500至800摄氏度的范围内进行大约10分钟到60分钟的退火。

另外，还可以采用掩膜工序或者剥离工艺(lift-off)直接在凹槽的底部形成栅介质层201并退火。采用掩膜工序时，在图5C所示的半导体结构表面形成栅介质层201后，使用掩膜保护凹槽区域，然后刻蚀去除其他部分的栅介质层201；采用剥离工艺，则可以直接在凹槽的底部形成栅介质层201；上述方案无需在后续步骤中去除间隔层203表面的栅介质层201的工艺，能够简化工艺流程，但此方法对工艺控制要求较高，本实施例并未采用此技术方案。然而本领域技术人员应当容易推得仅在凹槽底部形成栅介质层201再进行后续工艺的方法。特此说明，不应过分限制本发明的保护范围。

如图5E所示，在图5D所示的半导体结构表面形成一层比较薄的金属钽层204，厚度大约为5-50nm，可采用物理气相淀积(PVD)或者原子层淀积(ALD)等工艺，使得所述金属钽层204均匀地分布在凹槽的侧壁、底部以及间隔层203表面。在本实施例中，由于栅介质层201已经覆盖了凹槽侧壁、底部以及间隔层203表面，因此所述金属钽层204直接形成于栅介质层201的表面。

如图5F所示，在甲烷CH₄气体环境下进行等离子掺杂，将所述的金属钽层204碳化为TaC_x层205。

如图5G所示，在所述TaC_x层205上形成掩膜层206。掩膜层206作为硬掩膜，可采用常规的材料，本实施例所述掩膜层206为氧化硅，可以通过化学气相沉积CVD工艺形成，厚度大约为10-50nm。

如图5H所示，刻蚀去除PMOS晶体管区域上的掩膜层206，以保护NMOS晶体管区域上的TaC_x层205，而曝露出PMOS晶体管区域的TaC_x层205。

如图5I所示，在氮气环境下进行等离子掺杂，将所述PMOS晶体管区域上曝露的TaC_x层205氮化为TaC_xN_y层205a。

以上碳化以及氮化过程中，等离子掺杂的具体反应参数以及x与y的值的选择，均与第一实施例相同，此处不再赘述。

如图5J所示，去除掩膜层206。本实施例中，掩膜层206为氧化硅，可使用氢氟酸进行选择性湿法刻蚀去除。

基于上述工艺形成本实施例的金属栅电极。其中，所述TaC_x层205构成了NMOS晶体管的金属栅电极，而TaC_xN_y层205a则构成了PMOS晶体管的金属栅电极。与第一实施例的区别在于栅介质层的形成顺序。

本实施例还包括以下后续步骤：如图5K所示，在侧壁和底部形成有TaC_x层205或TaC_xN_y层205a的凹槽内填充互连金属207，以降低互连电阻；所述互连金属207可以为铝、铜或者钨等金属。然后用化学机械抛光或者反应离子刻蚀等工艺去除间隔层203上的溢出的互连金属207以及TaC_x层205、TaC_xN_y层205a，直至露出间隔层203；本实施例中，间隔层表面还形成有栅介质层201，此处也应当一并去除。

从上述工艺流程可知，本实施例同样一次性去除了伪栅202，也只需进行一次掩膜，更进一步的，调整了所述栅介质层201形成的工艺顺序，便于直接调整CMOS工艺中栅极金属的功函数，具有工艺简单灵活的特点。

上述两实施例中，所述金属钽层均是连续形成的，覆盖于半导体结构表面，在完成碳化以及氮化工艺后，所述NMOS晶体管区域以及PMOS晶体管区域上形成的金属栅电极是相连接的，因此在后续工艺中需要经过化学机械抛光或者等离子刻蚀等减薄工艺去除间隔层表面的TaC_x层以及TaC_xN_y层，使金属栅电极之间相隔离。因此，还可以采用剥离工艺等仅在底部已形成栅介质层的凹槽内形成金属钽层，然后再进行碳化以及氮化工艺，分区域在凹槽内形成TaC_x层以及TaC_xN_y层，无需在后续工艺中去除间隔层表面的各层金属，从而进一步简化工艺流程。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (14)

1.一种金属栅电极形成方法，其特征在于，包括：

提供一半导体衬底，所述半导体衬底分为NMOS晶体管区域和PMOS晶体管区域；所述NMOS晶体管区域和PMOS晶体管区域均形成有栅介质层以及位于栅介质层表面的伪栅；

在所述半导体衬底上形成间隔层，所述间隔层与伪栅顶部齐平；

去除NMOS晶体管区域和PMOS晶体管区域的伪栅，形成凹槽；

至少在凹槽的底部形成金属钽层；

将金属钽层碳化为TaC_x层；

将PMOS晶体管区域的TaC_x层氮化为TaC_xN_y层。

2.如权利要求1所述的一种金属栅电极形成方法，其特征在于，采用物理气相淀积或者原子层淀积工艺形成金属钽层。

3.如权利要求1所述的一种金属栅电极形成方法，其特征在于，所述将金属钽层碳化为TaC_x层及将PMOS晶体管区域上的TaC_x层氮化为TaC_xN_y层通过等离子掺杂工艺形成。

4.如权利要求3所述的一种金属栅电极形成方法，其特征在于，所述将金属钽层碳化为TaC_x层的等离子体掺杂工艺条件包括：向等离子掺杂反应腔中通入甲烷，气体压强为0.5～5托，射频功率为100～1000瓦，反应时间为5～100秒。

5.如权利要求3所述的一种金属栅电极形成方法，其特征在于，所述将PMOS晶体管区域上的TaC_x层氮化为TaC_xN_y层的等离子体掺杂工艺条件包括：向等离子掺杂反应腔中通入氮气，气体压强为0.5～5托，射频功率为100～1000瓦，反应时间为5～500秒。

6.如权利要求1所述的一种金属栅电极形成方法，其特征在于，还包括如下工艺：

在所述底部形成有TaC_x层或TaC_xN_y层的凹槽内填充互连金属；对互连金属进行减薄，直至露出间隔层。

7.一种用于CMOS工艺的金属栅电极形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底分为NMOS晶体管区域和PMOS晶体管区域；所述NMOS晶体管区域和PMOS晶体管区域均形成有伪栅；

在所述半导体衬底上形成间隔层，所述间隔层与伪栅的顶部齐平；

去除NMOS晶体管区域和PMOS晶体管区域的伪栅，形成凹槽；

在凹槽的底部形成栅介质层；

至少在凹槽底部的栅介质层上形成金属钽层；

将金属钽层碳化为TaC_x层；

将PMOS晶体管区域的TaC_x层氮化为TaC_xN_y层。

8.如权利要求7所述的一种金属栅电极形成方法，其特征在于，采用物理气相淀积或者原子层淀积工艺形成金属钽层。

9.如权利要求7所述的一种金属栅电极形成方法，其特征在于，所述将金属钽层碳化为TaC_x层及将PMOS晶体管区域上的TaC_x层氮化为TaC_xN_y层通过等离子掺杂工艺形成。

10.如权利要求9所述的一种金属栅电极形成方法，其特征在于，所述将金属钽层碳化为TaC_x层的等离子体掺杂工艺条件包括：向等离子掺杂反应腔中通入为甲烷，气体压强为0.5～5托，射频功率为100～1000瓦，反应时间为5～100秒。

11.如权利要求9所述的一种金属栅电极形成方法，其特征在于，所述将PMOS晶体管区域上的TaC_x层氮化为TaC_xN_y层的等离子体掺杂工艺条件包括：向等离子掺杂反应腔中通入为氮气，气体压强为0.5～5托，射频功率为100～1000瓦，反应时间为5～500秒。

12.如权利要求7所述的一种金属栅电极形成方法，其特征在于，在去除伪栅后的NMOS晶体管区域以及PMOS晶体管区域表面形成栅介质层，并进行退火。

13.如权利要求7所述的一种金属栅电极形成方法，其特征在于，采用掩膜工序或者剥离工艺在凹槽的底部形成栅介质层，并进行退火。

14.如权利要求7所述的一种金属栅电极形成方法，其特征在于，还包括如下工艺：

在所述底部形成有TaC_x层或TaC_xN_y层的凹槽内填充互连金属；

对互连金属进行减薄，直至露出间隔层。

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