CN104183549A - 一种制作半导体器件的方法 - Google Patents

一种制作半导体器件的方法 Download PDF

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Abstract

本发明公开了一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极；在所述半导体衬底上形成层间介质层，执行平坦化工艺处理所述层间介质层，以露出所述第一虚拟栅极和第二虚拟栅极的顶部；在所述第二区域上形成覆盖层；刻蚀去除所述第一虚拟栅极以形成第一沟槽，在所述第一沟槽中形成第一金属栅极；采用氧等离子体处理所述第一金属栅极。根据本发明的制造工艺可以有效地避免在制作具有高k电介质/金属栅极的半导体器件时产生的金属层化学损伤。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种制作具有高k电介质/金属栅极（HK/MG）的半导体器件的方法。
背景技术
随着微电子技术的迅速发展，微电子技术的核心--互补金属氧化物半导体（CMOS）技术已经成为现代电子产品的支撑技术。在半导体制造工艺中，可以使用各种材料作为互补金属氧化物半导体器件的栅电极和栅极电介质，传统的互补金属氧化物半导体器件通常由氮氧化硅（SiON）作为栅极介质层，采用掺杂的多晶硅作为栅电极材料。但是，随着集成电路制造工艺的不断进步，芯片集成度的不断提高，技术节点的降低，在尺寸改变的趋势中，先进的互补金属氧化物半导体器件越来越多的采用金属栅极材料代替传统的多晶硅材料，高k电介质代替氧化层材料，即采用高k电介质/金属栅极（HK/MG）结构代替栅氧化层/虚拟多晶硅栅极结构，以避免由虚拟多晶硅栅极引起的多晶硅耗尽效应、掺杂硼原子扩散和较高的栅极漏电流等问题。
目前常见的高k电介质/金属栅极的制造方法包括栅极在后（gate-last）工艺以及栅极在前（gate-first）工艺。如图1所示，为根据现有技术采用栅极在后工艺制造具有高k电介质/金属栅极的半导体器件的方法100，在步骤101中，提供一半导体衬底，在半导体衬底上形成NMOS区域和PMOS区域。在NMOS区域中形成高k电介质和第一虚拟栅极，并且在高k电介质/第一虚拟栅极的两侧形成栅极间隙壁结构，接着进行各种离子注入形成源极/漏极区域。在PMOS区域中形成高k电介质和第二虚拟栅极，并且在高k电介质/第二虚拟栅极的两侧形成栅极间隙壁结构，接着进行各种离子注入形成源极/漏极区域。在第一虚拟栅极和第二虚拟栅极的顶面以及源极和漏极的表面形成金属硅化物。在半导体衬底及虚拟栅极上形成层间介质层（ILD0）。对半导体进行第一次化学机械研磨(CMP)，以去除多余的层间介质，直到虚拟栅极顶面上的金属硅化物露出则停止第一次CMP，进行刻蚀工艺以去除虚拟栅极顶面上的金属硅化物层，使多晶硅层暴露出来。在步骤102中，进行图案化工艺以覆盖住PMOS区域。在步骤103中，刻蚀去除NMOS区域中的第一虚拟栅极，在第一虚拟栅极原有位置形成沟槽结构，通常采用干法刻蚀或者湿法刻蚀进行NMOS区域的虚拟栅极的去除。在步骤104中，在层间介质层表面、所述沟槽结构的侧壁和底部表面沉积NMOS的金属栅极层，例如沉积铝金属层；进行第二次CMP，去除多余的金属层，使得层间介质层露出则停止第二次CMP。在步骤105中，刻蚀去除PMOS区域的第二虚拟栅极，在PMOS虚拟栅极原有位置形成沟槽结构。在步骤106中，在层间介质层表面、所述沟槽结构的侧壁和底部表面沉积PMOS的金属栅极层，进行第三次CMP，去除多余的金属层，使得层间介质层露出则停止第三次CMP。
然而，根据现有技术制作具有高k电介质/金属栅极结构的互补金属氧化物半导体器件的工艺中，刻蚀去除虚拟栅极的工艺是后续形成高k电介质/金属栅极结构的关键步骤，因为，在分步刻蚀去除NMOS区域和PMOS区域的虚拟栅极的工艺过程中，由于先在NOMS区域形成的铝金属层暴露在半导体器件的外部，接着在后续刻蚀去除PMOS区域的虚拟栅极时，刻蚀工艺会导致NMOS区域中高k电介质/金属栅极结构中的铝金属层的化学损伤，并且在铝金属层中产生孔洞（void）。
因此，目前急需一种制作具有高k电介质/金属栅极的半导体器件结构的方法，以解决在刻蚀去除PMOS区域的虚拟栅极时，对NMOS区域中高k电介质/金属栅极结构中的铝金属层的化学损伤。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极；在所述半导体衬底上形成层间介质层，执行平坦化工艺处理所述层间介质层，以露出所述第一虚拟栅极和第二虚拟栅极的顶部；在所述第二区域上形成覆盖层；去除所述第一虚拟栅极以形成第一沟槽，在所述第一沟槽中形成第一金属栅极；采用氧等离子体处理所述第一金属栅极。
优选地，所述第一金属栅极包括功函数金属层和金属电极层。
优选地，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
优选地，其特征在于，所述第一区域为NMOS区域，所述第二区域为PMOS区域。
优选地，所述氧等离子处理采用的气体为氧气或臭氧或含氧成分的气体或含氧的混合气体。
优选地，在所述氧等离子处理中，等离子体处理的功率为200w～2000w，温度为40℃～500℃，反应室内的压强为5mT～2T，等离子体处理的时间为10s～60s。
优选地，还包括在采用氧等离子体处理所述第一金属栅极之后去除所述第二虚拟栅极以形成第二沟槽的步骤。
优选地，在所述第二沟槽中形成第二金属栅极。
优选地，去除所述虚拟栅极的方法为干法刻蚀或者湿法刻蚀或者部分干法部分湿法刻蚀。
综上所示，根据本发明的制造工艺可以有效避免在制作具有高k电介质/金属栅极的半导体器件时产生的铝金属层的化学损伤
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为根据现有技术制造具有高k电介质/金属栅极的半导体器件的工艺流程图；
图2A-图2G为根据本发明制作具有高k电介质层和金属栅极的半导体器件的相关步骤所获得的器件的剖视图；
图3为根据本发明一个实施方式制作具有高k电介质层和金属栅极的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明中的制作具有高k电介质层和金属栅极的互补金属氧化物半导体器件的方法是如何有效避免铝金属层的化学损伤的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
为了避免铝金属层的化学损伤的问题，本发明提出了一种如何来形成具有高k电介质层和金属栅极的互补金属氧化物半导体器件的方法。参照图2A至图2G，示出根据本发明一个方面的实施例的相关步骤的剖视图。
如图2A所示，提供半导体衬底200，半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。半导体衬底200包括各种隔离结构，例如浅沟槽绝缘。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。半导体衬底200上形成NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区202上的第一栅极结构201N，PMOS区域具有形成在均匀掺杂的沟道区203上的第二栅极结构201P。所述第一栅极结构201N包括高k电介质层（未示出）和形成于高k电介质层之上的虚拟栅极205、以及高k电介质层和虚拟栅极205两侧形成的栅极间隙壁207。所述第二栅极结构201P包括高k电介质层（未示出）和形成于高k电介质层之上的虚拟栅极206、以及在高k电介质层和虚拟栅极206两侧形成的栅极间隙壁208。高k电介质的材料可以选择为但不限于HfOx、HfSiOx、HfSiNOx、HfZrOx，高度大约为5～25埃。虚拟栅极205和虚拟栅极206的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。栅极间隙壁207和栅极间隙壁208可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一但氧化硅层以及第二氧化硅层，然后采用刻蚀方法形成间隙壁。在虚拟栅极205和虚拟栅极206的两侧的半导体衬底200中形成有源/漏极（未示出）。在栅极间隙壁207和栅极间隙壁208两侧的源/漏极的上表面上形成硅化物层204。
接着，在半导体衬底200上形成层间介电层（ILD0）209。层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可以采用热化学气相沉积方法、等离子体工艺。对半导体进行第一次化学机械研磨(CMP)，以去除多余的层间介质，直到PMOS区域和NOMS区域中的虚拟栅极顶面上的多晶硅层露出则停止第一次CMP。
如图2B所示，进行图案化工艺在虚拟栅极结构206和层间介质层209上形成覆盖层210，覆盖层210覆盖PMOS区域。所述覆盖层用于遮挡所述PMOS区域，可以采用本领域常用的各种合适材料作为上述覆盖层，例如氮化硅，上述覆盖层也可以采用光致抗蚀剂。作为一个实例，在半导体衬底200上形成图案化光致抗蚀剂层以覆盖POMS区域而使NMOS区域露出。
如图2C所示，刻蚀去除NMOS区域中的虚拟栅极205，在虚拟栅极205的原有位置形成沟槽结构211。可以采用干法刻蚀去除虚拟栅极和栅极介质层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法刻蚀去除虚拟栅极之后，可执行一软湿法清洗（soft WET）步骤以去除沟槽结构211中的残余物。或者，可以采用湿法刻蚀去除虚拟栅极，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法刻蚀。
如图2D所示，在NMOS区域中的沟槽结构211中沉积形成金属栅极212。在层间介质层209表面、所述沟槽结构211的侧壁和底部表面沉积NMOS的功函数金属层和金属电极层，金属栅极材料包括铜、铝、TiN或TaN等，形成方法可以是CVD法或PVD法，其中，优选金属铝。进行第二次CMP，去除多余的金属栅极材料，使得层间介质层露出则停止第二次CMP。具体的，刻蚀去除虚拟栅极205，形成沟槽结构211。间隙壁结构207位于层间介质层209中且分别位于沟槽结构的两侧。然后，在沟槽结构211中以及层间介质层209上形成接着，在沟槽结构211中填充功函数金属层和金属电极层作为金属栅极。最后采用CMP方法使金属栅极以及层间介质层209的顶部齐平，暴露出金属栅极，以在NMOS区域形成金属栅极212。
如图2E所示，采用氧等离子体处理NMOS区域中的金属栅极，以形成表面结构紧密的金属栅极，以避免后续的刻蚀工艺对金属栅极的化学损伤。优选地，将上述半导体结构放入反应室中，采用氧等离子体处理铝金属层，氧等离子体处理采用的气体可以为氧气、臭氧、含氧气成分的气体或者含氧的混合气体，其中，含氧气成分的气体例如一氧化氮、二氧化氮等，含氧的混合气体例如氧气/氦、氧气/氮气、氧气/氩等。氧等离子体处理的温度为40℃～500℃，反应室内的压强为5mT～2T，处理的时间范围为10s～60s，处理的功率为200w～2000w，以在金属栅极结构的表面形成结构紧密的氧化铝层，避免对金属栅极的损伤。由于铝金属是很容易自然氧化（self-oxidized）的材料，但是在较短的自然氧化时间内铝氧化材料的结构不会变的很紧密，直接进行后续的刻蚀工艺可能会引起铝损伤的问题，即在铝金属层中产生孔洞，因此，采用氧等离子体来处理铝金属层。
如图2F所示，刻蚀去除PMOS区域中的虚拟栅极206，在PMOS虚拟栅极原有位置形成沟槽结构213。其中，可以采用干法刻蚀去除虚拟栅极和栅极介质层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法刻蚀去除虚拟栅极之后，可执行一软湿法清洗（softWET）步骤以去除沟槽结构213中的残余物。或者，可以采用湿法刻蚀去除虚拟栅极206，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法刻蚀。
如图2G所示，在NMOS区域中的沟槽结构213中沉积形成金属栅极214。在层间介质层209表面、所述沟槽结构213的侧壁和底部表面沉积PMOS的功函数金属层和金属电极层。接着，进行第三次CMP，去除多余的金属栅极材料，使得层间介质层露出则停止第三次CMP。
优选地，在本发明中，制备上述具有高k电介质层和金属栅极的半导体器件结构的顺序还可以是，首先提供一半导体衬底，在半导体衬底上形成NMOS区域和PMOS区域。在NMOS区域中形成第一高k电介质层/虚拟栅极，并且在第一高k电介质层/虚拟栅极的两侧形成栅极间隙壁结构，接着进行各种离子注入形成源极/漏极区域。在PMOS区域中形成第二高k电介质层/虚拟栅极，并且在第二高k电介质层/虚拟栅极的两侧形成栅极间隙壁结构，接着进行各种离子注入形成源极/漏极区域。在半导体衬底及虚拟栅极上形成层间介质层（ILD0）。对半导体进行第一次化学机械研磨(CMP)，以去除多余的层间介质，直到虚拟栅极顶面上的多晶硅层露出则停止第一次CMP。其次，进行图案化工艺，在NMOS区域上形成覆盖层，以覆盖住NMOS区域露出PMOS区域。接着，刻蚀去除PMOS区域中的虚拟栅极，在虚拟栅极原有位置形成第一沟槽结构，在层间介质层表面、所述第一沟槽结构的侧壁和底部表面沉积PMOS的功函数金属层和金属电极层，进行第二次CMP，去除多余的金属栅极材料，使得层间介质层露出则停止第二次CMP。然后，采用氧等离子体处理PMOS区域中的金属栅极。最后，刻蚀去除NMOS区域中的虚拟栅极，在虚拟栅极原有位置形成第二沟槽结构，在层间介质层表面、所述第二沟槽结构的侧壁和底部表面沉积NMOS的功函数金属层和金属电极层，进行第三次CMP，去除多余的金属栅极材料，使得层间介质层露出则停止第三次CMP。
图3是根据本发明一个实施方式制作包括高k电介质层和金属栅极的互补金属氧化物半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供一半导体衬底，在半导体衬底上形成有NMOS区域中的第一栅极结构和PMOS区域中第二栅极结构，所述第一栅极结构和所述第二栅极结构均包括高k电介质层和形成于高k电介质层之上的虚拟栅极，以及在高k电介质层和虚拟栅极两侧形成的栅极间隙壁结构。在半导体衬底及虚拟栅极上形成层间介质层（ILD0）。对半导体进行第一次化学机械研磨(CMP)，以去除多余的层间介质，使多晶硅层暴露出来。
在步骤302中，进行图案化工艺以覆盖住第二区域，即在第二区域上形成覆盖层。
在步骤303中，刻蚀去除第一区域中的虚拟栅极，在虚拟栅极原有位置形成第一沟槽结构。
在步骤304中，在层间介质层表面、所述第一沟槽结构的侧壁和底部表面沉积该区域对应的功函数金属层和金属电极层。进行第二次CMP，去除多余的金属栅极材料，使得层间介质层露出则停止第二次CMP。
在步骤305中，采用氧等离子体处理第一区域中的金属栅极。
在步骤306中，刻蚀去除第二区域中的虚拟栅极，在虚拟栅极原有位置形成第二沟槽结构。
在步骤307中，在层间介质层表面、所述第二沟槽结构的侧壁和底部表面沉积该区域对应的功函数金属层和金属电极层。进行第三次CMP，去除多余的金属栅极材料，使得层间介质层露出则停止第三次CMP。
综上所示，本发明提出了一种制作具有金属栅极的半导体器件的方法，根据本发明工艺形成的半导体器件具有良好的性能和较长的使用寿命，解决了现有技术中存在的高k电介质/金属栅极中的金属层损伤的问题，并且制作工艺简单。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (9)

1.一种制作半导体器件的方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极；
在所述半导体衬底上形成层间介质层，执行平坦化工艺处理所述层间介质层，以露出所述第一虚拟栅极和第二虚拟栅极的顶部；
在所述第二区域上形成覆盖层；
去除所述第一虚拟栅极以形成第一沟槽，在所述第一沟槽中形成第一金属栅极；
采用氧等离子体处理所述第一金属栅极。
2.如权利要求1所述的方法，其特征在于，所述第一金属栅极包括功函数金属层和金属电极层。
3.如权利要求1所述的方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
4.如权利要求1所述的方法，其特征在于，所述第一区域为NMOS区域，所述第二区域为PMOS区域。
5.如权利要求1所述的方法，其特征在于，所述氧等离子处理采用的气体为氧气或臭氧或含氧成分的气体或含氧的混合气体。
6.如权利要求5所述的方法，其特征在于，在所述氧等离子处理中，等离子体处理的功率为200w～2000w，温度为40℃～500℃，反应室内的压强为5mT～2T，等离子体处理的时间为10s～60s。
7.如权利要求1所述的方法，其特征在于，还包括在采用氧等离子体处理所述第一金属栅极之后去除所述第二虚拟栅极以形成第二沟槽的步骤。
8.如权利要求7所述的方法，其特征在于，在所述第二沟槽中形成第二金属栅极。
9.如权利要求1或7所述的方法，其特征在于，去除所述虚拟栅极的方法为干法刻蚀或者湿法刻蚀或者部分干法部分湿法刻蚀。
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