CN106298662A - 一种半导体器件及其制作方法和电子装置 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制作方法和电子装置，提供具有PMOS区域和NMOS区域的半导体衬底，PMOS区域包括第一虚拟栅极，NMOS区域包括第二虚拟栅极，在半导体衬底上还形成有环绕第一和第二虚拟栅极并露出第一和第二虚拟栅极顶面的层间介电层；去除第一虚拟栅极以形成沟槽；在沟槽中和层间介电层上沉积形成功函数金属层；执行平坦化工艺；在半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使功函数金属层记忆部分或者全部硬掩膜层的拉伸应力。该方法减少了PMOS区域中功函数金属层的损伤，同时没有影响器件性能和结构，进而避免了在晶片边缘的SWL失效的问题，最终提高了器件的良品率。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制作方法和电子装置。
背景技术
随着微电子技术的迅速发展，微电子技术的核心--互补金属氧化物半导体(CMOS)技术已经成为现代电子产品的支撑技术。在半导体制造工艺中，可以使用各种材料作为互补金属氧化物半导体器件的栅电极和栅极电介质，传统的互补金属氧化物半导体器件通常由氮氧化硅(SiON)作为栅极介质层，采用掺杂的多晶硅作为栅电极材料。但是，随着集成电路制造工艺的不断进步，芯片集成度的不断提高，技术节点的降低，在尺寸改变的趋势中，先进的互补金属氧化物半导体器件越来越多的采用金属栅极材料代替传统的多晶硅材料，高k电介质代替氧化层材料，即采用高k电介质/金属栅极(HK/MG)结构代替栅氧化层/虚拟多晶硅栅极结构，以避免由虚拟多晶硅栅极引起的多晶硅耗尽效应、掺杂硼原子扩散和较高的栅极漏电等问题。
目前常见的高k电介质/金属栅极的制造方法包括栅极在后(gate-last)工艺，其中，去除虚拟多晶硅栅极是栅极在后工艺中的关键步骤。分步去除NMOS虚拟多晶硅栅极和PMOS虚拟多晶硅栅极有利于功函数金属层的形成。在制作具有高k电介质/金属栅极结构的互补金属氧化物半导体器件的工艺中，刻蚀去除虚拟栅极是后续形成高k电介质/金属栅极结构的关键步骤。在分步刻蚀去除NMOS区域和PMOS区域的虚拟栅极的工艺过程中，由于先在POMS区域中形成的铜金属层暴露在器件的外部，接着在后续刻蚀去除NMOS区域的虚拟栅极时，刻蚀工艺会导致PMOS区域中高k电介质/金属栅极结构中的铜金属层的化学损伤，通过工艺参数失效解析(PFA)在PMOS高k电介质/金属栅极结构中发现金属空洞(void)，最终，导致在芯片的边缘产生大量的单字线(SWL，single word line)失效。
因此，目前急需一种制作具有高k电介质/金属栅极的半导体器件结构的方法，以解决在刻蚀去除NMOS区域中的虚拟栅极时，对PMOS区域中的高k电介质/金属栅极结构的损伤。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供一种半导体器件的制作方法，包括：提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；去除所述第一虚拟栅极以形成沟槽；在所述沟槽中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；执行平坦化工艺，直至露出所述层间介电层；在所述半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使所述功函数金属层记忆部分或者全部所述硬掩膜层的拉伸应力。
示例性地，还包括在执行所述退火工艺之后采用光刻工艺和刻蚀工艺去除所述NMOS区域中所述第二虚拟栅极的步骤。
示例性地，在刻蚀去除所述第二虚拟栅极的同时刻蚀去除所述硬掩膜层。
示例性地，所述硬掩膜层的材料包括TiN。
示例性地，所述功函数金属层具有压缩应力。
示例性地，所述功函数金属层的压缩应力和厚度决定所述硬掩膜层的拉伸应力特性。
示例性地，所述功函数金属层的材料包括铜。
本发明还提供一种采用上述方法制造的半导体器件。
本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
本发明的半导体器件的制造方法减少了所述PMOS区域中功函数金属层的损伤，同时没有影响器件性能和结构，进而避免了在晶片边缘的SWL失效的问题，最终提高了器件的良品率。本发明半导体器件，采用前述方法制造，具有高良品率等优点。本发明的电子装置，使用了上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为采用栅极在后工艺制造具有高k电介质/金属栅极的半导体器件的工艺流程图；
图2A-2D为根据本发明一个实施方式制造具有高k电介质/金属栅极的半导体器件的相关步骤所获得的器件的结构示意图；
图3为根据本发明一个实施方式制造具有高k电介质/金属栅极的半导体器件的工艺流程图；
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
如图1所示，为根据现有技术采用栅极在后工艺制造具有高k电介质/金属栅极的半导体器件的方法。
在步骤101中，提供一半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域。在所述NMOS区域中形成有高k电介质/第一虚拟栅极，以及位于所述高k电介质/所述第一虚拟栅极两侧的栅极间隙壁结构，在所述PMOS区域中形成有高k电介质/第二虚拟栅极，以及位于所述高k电介质/所述第二虚拟栅极两侧的栅极间隙壁结构。在所述半导体衬底上还形成有层间介质层(ILD)。刻蚀去除所述PMOS区域中的所述第一虚拟栅极，在所述第一虚拟栅极原有位置形成沟槽，通常采用干法刻蚀或者湿法刻蚀。
在步骤102中，在所述半导体衬底上沉积PMOS金属层，所述PMOS金属层填充所述沟槽，所述PMOS金属层的材料包括铜。
在步骤103中，执行平坦化工艺，去除多余的所述PMOS金属层，以露出所述层间介质层。
在步骤104中，在所述半导体衬底上沉积形成硬掩膜层，所述硬掩膜层的材料包括TiN。。
在步骤105中，采用光刻工艺和刻蚀工艺去除所述NMOS区域中的所述第二虚拟栅极，在所述第二虚拟栅极原有位置形成沟槽，通常采用干法刻蚀或者湿法刻蚀。
根据上述制作半导体器件的方法在所述POMS区域的所述金属栅极层中产生了空洞，该空洞是由于所述PMOS区域中的所述金属层的固有应力产生的，从而，进一步引起了半导体器件的SWL失效。
本发明为了解决目前制作具有高k电介质/金属栅极过程中存在的问题，提供了一种半导体器件的制备方法，图2A-2D为根据本发明一个实施方式制造具有高k电介质/金属栅极的半导体器件的相关步骤所获得的器件的结构示意图；图3为根据本发明一个实施方式制造具有高k电介质/金属栅极的半导体器件的工艺流程图。
下面结合图2A-2D和图3对本发明的制备方法进行详细的说明。需要说明的是，在对半导体芯片之前的处理步骤，对于本领域的技术人员是熟知的，在此就不详细赘述。同时，图2A-2D中仅给出了所要程序化的芯片的结构，在半导体器件的集成电路中包含如图所述的多个芯片相互连接，形成叠层，为了简化，在图中仅仅给出了一个芯片的结构示意图，当然还包含其他必不可少的元件。
实施例一
首先，执行步骤301，采用刻蚀工艺去除PMOS区域中的虚拟栅极以形成沟槽。
如图2A所示，提供半导体衬底200，所述半导体衬底200可包括任何半导体材料，所述半导体200的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。所述半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。所述半导体衬底200包括各种隔离结构，例如浅沟槽绝缘。
在所述半导体衬底200包括NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区上的NMOS虚拟栅极堆叠结构201N，PMOS区域具有形成在均匀掺杂的沟道区上的PMOS虚拟栅极堆叠结构201P。所述NMOS虚拟栅极堆叠结构201N包括高k电介质层(未示出)、阻挡层(未示出)和NMOS虚拟栅极202，在所述NMOS虚拟栅极堆叠结构201N的两侧形成有栅极间隙壁(未示出)。所述第二栅极结构201P包括高k电介质层(未示出)、阻挡层(未示出)和PMOS虚拟栅极，在所述PMOS虚拟栅极堆叠结构201P的两侧形成有栅极间隙壁(未示出)。
其中，所述高k介质层的材料可以选择高k材料，沉积方式可以通过化学气相沉积(CVD)或原子层沉积(ALD)的方式。材料可以是铪氧化硅(HfSiO)、铪氮氧化硅(HfSiON)、铪氧化钽(HfTaO)、铪氧化锆(HfZrO)中的一种或者它们的任意组合，还可以是钙钛矿型材料。阻挡层沉积方式可以通过ALD、CVD、物理气相沉积(PVD)、溅射等其它方法，所述阻挡层材料优选氮化钛，厚度范围10～20埃
在本发明的一具体实施方式中，所述NMOS虚拟栅极202和所述PMOS虚拟栅极的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。
所述栅极间隙壁的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为优选，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一但氧化硅层以及第二氧化硅层，然后采用刻蚀方法形成间隙壁。还可以选用本领域常用的栅极间隙壁的材料以及形成方法，在此不再赘述。
示例性地，在所述NMOS虚拟栅极202和所述PMOS虚拟栅极的两侧的所述半导体衬底200中形成有源/漏极。
接着，在所述半导体衬底200上形成层间介电层(ILD)203。层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)或者碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可以采用热化学气相沉积方法、等离子体工艺。所述层间介电层的形成可以选用本领域常用方法，在此不再赘述。
示例性地，对所述层间介电层203进行平坦化工艺，以去除所述层间介质层203高出所述NMOS虚拟栅极202和所述PMOS虚拟栅极的部分，换而言之，对所述层间介电层203进行平坦化工艺，以使所述层间介电层环绕所述NMOS虚拟栅极202和所述PMOS虚拟栅极并露出所述所述NMOS虚拟栅极202和所述PMOS虚拟栅极顶面。
然后，刻蚀去除所述PMOS区域中的所述PMOS虚拟栅极，以形成沟槽204。在本发明的一具体实施方式中，在所述层间介电层203上形成覆盖层，覆盖层覆盖所述NMOS区域露出所述PMOS区域，可以采用本领域常用的各种合适材料作为上述覆盖层，例如氮化硅，上述覆盖层也可以采用光致抗蚀剂。作为一个实例，在所述层间介电层203上形成图案化的光致抗蚀剂层以覆盖所述NOMS区域露出所述PMOS区域。
刻蚀去除所述PMOS区域中的所述PMOS虚拟栅极，以在所述PMOS虚拟栅极原有位置形成沟槽204，可以采用干法刻蚀去除所述PMOS虚拟栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法刻蚀去除所述PMOS虚拟栅极之后，可执行一软湿法清洗(soft WET)步骤以去除所述PMOS虚拟栅极中的残余物。或者，可以采用湿法刻蚀去除所述PMOS虚拟栅极，湿蚀刻法可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法刻蚀。
接着，执行步骤302，在所述PMOS区域的所述沟槽中和层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽。
如图2B所示，在PMOS区域中的所述沟槽204中和所述层间介电层203上沉积形成功函数金属层205，所述功函数金属层205填满所述沟槽204。所述功函数金属层205的材料包括铜、铝、TiN或TaN等，作为优选，所述功函数金属层205的材料为铜，所述功函数金属层205具有压缩应力。所述功函数金属层205形成方法可以是CVD或PVD。所述功函数金属层205还可以选用本领域常用的金属材料以及形成方法，在此不再赘述。
接着，采用平坦化工艺处理所述功函数金属层205直至露出所述层间介电层203。换而言之，采用平坦化工艺去除所述功函数金属层205高出所述层间介电层203的部分。
在本发明的一具体实施例中，执行平坦化工艺，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)平坦化方法。化学机械研磨平坦化方法更常用。
接着，执行步骤303，在所述半导体衬底上沉积形成具有拉伸应力的硬掩膜层并执行退火步骤。
如图2C所示，在所述半导体衬底200上沉积形成具有拉应力的硬掩膜层206，所述硬掩膜层206的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。形成所述硬掩膜层206的方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。所述硬掩膜层206可以选用本领域常用的材料以及形成方法，在此不再赘述。
在本发明的一具体实施例中，所述硬掩膜层206的材料为TiN。所述硬掩膜层206具有拉伸应力，其中，所述硬掩膜层206拉伸应力的特性和所述功函数金属层205的固有应力以及厚度有关。作为进一步的优选，沉积形成的所述硬掩膜层206减小了所述功函数金属层205的压缩应力。
接着，对上述结构执行退火步骤，所述退火步骤可以使所述功函数金属层205记忆部分的或者全部的所述硬掩膜层206的拉伸应力。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
所述PMOS区域中的所述功函数金属层205具有压缩应力，该金属应力会导致在所述功函数金属层205中产生空洞，并进一步的引起器件失效。具有拉伸应力的所述硬掩膜层206能够去除功函数金属层205的固有应力，从而根本上减少器件的SWL失效。
接着，执行步骤304，采用光刻工艺和刻蚀工艺去除所述NMOS区域中的所述虚拟栅极。
如图2D所示，采用光刻工艺和刻蚀工艺去除所述NMOS区域中的所述NMOS虚拟栅极202，在所述NMOS虚拟栅极202原有位置形成沟槽。
在本发明的一具体实施例中，采用光刻工艺在所述硬掩膜层206上形成图案化的光刻胶层，所述图案化的光刻胶层覆盖PMOS区域露出NMOS区域。根据所述图案化的光刻胶层刻蚀所述NMOS区域中的所述NMOS虚拟栅极202以形成沟槽。可以采用干法刻蚀去除所述NMOS虚拟栅极202，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法刻蚀去除所述NMOS虚拟栅极202之后，可执行一软湿法清洗(soft WET)步骤以去除沟槽中的残余物。或者，可以采用湿法刻蚀去除所述NMOS虚拟栅极202，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法刻蚀。
需要说明的是上述光刻工艺、刻蚀工艺均是示例性的，并非局限于该实施方式，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。
示例性地，在刻蚀去除所述NMOS虚拟栅极202的同时所述硬掩膜层206也被去除掉，在后续的制作工艺中没有额外步骤去除所述硬掩膜层206。
然后执行后续步骤，在所述NMOS区域中的所述沟槽结构中沉积形成金属层，再执行平坦化工艺。需要说明的是在NMOS区域的沟槽中形成高k电介质/金属栅极(HK/MG)结构为常规技术手段，可以选择本领域常用的制备方法，在此不再赘述。
实施例二
本发明还提供了一种半导体器件，所述半导体器件通过实施例一中的所述方法制备得到，通过所述方法制备到的半导体器件避免了SWL失效的问题，进一步提高了半导体器件的性能和良率。
实施例三
本发明另外还提供一种电子装置，其包括前述的半导体器件。或其包括采用实施例一种方法制作获得的半导体器件。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种半导体器件的制作方法，包括：
提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；
去除所述第一虚拟栅极以形成沟槽；
在所述沟槽中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；
执行平坦化工艺，直至露出所述层间介电层；
在所述半导体衬底上形成具有拉伸应力的硬掩膜层；
执行退火工艺，以使所述功函数金属层记忆部分或者全部所述硬掩膜层的拉伸应力。
2.如权利要求1所述的方法，其特征在于，还包括在执行所述退火工艺之后采用光刻工艺和刻蚀工艺去除所述NMOS区域中所述第二虚拟栅极的步骤。
3.如权利要求2所述的方法，其特征在于，在刻蚀去除所述第二虚拟栅极的同时刻蚀去除所述硬掩膜层。
4.如权利要求1所述的方法，其特征在于，所述硬掩膜层的材料包括TiN。
5.如权利要求1所述的方法，其特征在于，所述功函数金属层具有压缩应力。
6.如权利要求5所述的方法，其特征在于，所述功函数金属层的压缩应力和厚度决定所述硬掩膜层的拉伸应力特性。
7.如权利要求1所述的方法，其特征在于，所述功函数金属层的材料包括铜。
8.一种采用权利要求1-7之一所述的方法制造的半导体器件。
9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103187361A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 铜互连层的制造方法 |
| CN103378006A (zh) * | 2012-04-23 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 应力记忆技术中形成应力层的方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103187361A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 铜互连层的制造方法 |
| CN103378006A (zh) * | 2012-04-23 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 应力记忆技术中形成应力层的方法 |
| CN104183549A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113571634A (zh) * | 2021-06-28 | 2021-10-29 | 北京超弦存储器研究院 | 一种改善热退火中后道连接工艺钨塞缺陷的方法 |
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