CN101728330B - 制造半导体装置的方法 - Google Patents

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Abstract

本发明提供制造半导体装置的方法。上述制造半导体装置的方法包括提供一半导体基底，其具有一第一区域和一第二区域，形成一高介电常数介电层于该半导体基底之上，形成一硅层该高介电常数介电层之上，形成一硬掩模层于该硅层之上，图案化该硬掩模层、该硅层、该高介电常数介电层以形成一第一栅极结构于该第一区域上和一第二栅极结构于该第二区域上，形成一接触蚀刻终止层于该第一和该第二栅极结构之上，修饰该接触蚀刻终止层的一轮廓，形成一层间介电层于修饰后的该接触蚀刻终止层之上，实施一化学机械研磨以分别地露出该第一和第二栅极结构的该硅层，以及分别地自该第一和第二栅极结构移除该硅层，并将其取代以金属栅极结构。

Description

制造半导体装置的方法
技术领域
本发明涉及集成电路装置，特别涉及一种在栅极最终工艺中用于间隙填入的方法。
背景技术
随着技术节点微缩化，于许多集成电路(IC)设计领域，有一种需求将典型的多晶硅栅极电极取代以金属栅极电极，以提升元件性能随着降低构造尺寸。通过提供金属栅极构造(例如包括一金属栅极电极而非多晶硅)可解决问题。形成金属栅极堆叠的工艺称为“栅极最终”工艺，于其中此最终的栅极堆叠于最后才制作，可允续降低后续的工艺数目，包括高温工艺，在形成栅极之后为必须实施的工艺。此外，随着晶体管维度的缩减，栅极氧化层的厚度必须降低以维持元件性能随着栅极长度降低。为了能降低栅极漏电，亦可使用高介电常数(high-k)栅极绝缘层，其可允许较大的物理厚度，仍可维持相同的有效厚度，如同较大技术节点中典型的栅极氧化物所提供。
然而，欲实施所述结构和工艺于CMOS制造中仍面临许多挑战。随着元件之间的栅极长度和空间降低，这些问题尤其严重。例如，于一“栅极最终”制造过程中，于沉积一层间介电层(ILD)于填隙步骤时可产生孔洞。亦然，于实施化学机械研磨(CMP)于层间介电层时控制所述栅极高度是困难的。因此，业界急需崭新且改良的装置和栅极的形成方法。
发明内容
为了改善现有技术的缺陷，本发明的实施例提供一种制造半导体装置的方法，包括：提供一半导体基底，其具有一第一区域和一第二区域；形成一高介电常数介电层于该半导体基底之上；形成一硅层该高介电常数介电层之上；形成一硬掩模层于该硅层之上；图案化该硬掩模层、该硅层、该高介电常数介电层以形成一第一栅极结构于该第一区域上和一第二栅极结构于该第二区域上；形成一接触蚀刻终止层于该第一和该第二栅极结构之上；修饰该接触蚀刻终止层的一轮廓；形成一层间介电层于修饰后的该接触蚀刻终止层之上；实施一化学机械研磨以分别地露出该第一和第二栅极结构的该硅层；以及分别地自该第一和第二栅极结构移除该硅层，并将其取代以金属栅极结构。
本发明的实施例另提供一种制造半导体装置的方法，包括：提供一半导体基底，其具有一第一区域和一第二区域；形成一第一栅极结构于该第一区域之上和一第二栅极结构于该第二区域之上，各个该第一和第二栅极结构包括一高介电常数介电层、一虚置多晶硅栅极以及一硬掩模；形成一接触蚀刻终止层分别于该第一和该第二栅极结构之上，包括该第一和该第二栅极结构的该硬掩模；修饰该接触蚀刻终止层的一轮廓使得在该第一和第二栅极结构所测得的间隙变得更大；形成一层间介电层于修饰后的该接触蚀刻终止层之上，实质上地填入该间隙；实施一化学机械研磨于该层间介电层，以分别地从该第一和第二栅极结构移除该些硬掩模，及分别地露出该第一和第二栅极结构的该虚置多晶硅栅极；以及分别地自该第一和第二栅极结构移除该虚置多晶硅栅极，并将其取代以金属栅极结构。
本发明的实施例又提供一种制造半导体装置的方法，包括：提供一半导体基底；形成一或多个栅极结构于该半导体基底之上；形成一蚀刻终止层于该半导体基底之上，包括于所述一或多个栅极结构之上；修饰该蚀刻终止层的一轮廓；形成一介电层于修饰后的该蚀刻终止层之上；实施一化学机械研磨工艺于该介电层上直到达到所述一或多个栅极结构的一顶部。
本发明公开提供一种装置和方法，其包括修饰过的沟槽结构，其避免或降低于栅极最终工艺中不完全形成金属栅极的风险。
为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1显示根据本发明公开的态样的制造方法100的流程图以制造半导体装置于“栅极最终”工艺中的流程示意图；以及
图2A～2H显示根据图1的方法100于所述栅极最终工艺中各工艺阶段的半导体装置200的剖面示意图。
并且，上述附图中的附图标记说明如下：
100～制造方法；
102-126～工艺步骤区块；
200～半导体装置；
202～基底；
204～浅沟槽隔离(STI)构造；
206～nMOS装置；
208～pMOS装置；
210n、210p～栅极介电层；
212n、212p～多晶硅(poly)层；
230n、230p～硬掩模层；
240n、240p～栅极结构；
242～侧壁间隙子；
246～源极/漏极(S/D)区域；
248～SiGe构造；
250～接触构造；
260～接触蚀刻终止层(CESL)；
262～nMOS装置和pMOS装置之间的区域；
263～具有坡度的轮廓；
264～干蚀刻工艺；
269～HDP-CVD工艺；
270～层间介电层；
262～化学机械研磨(CMP)工艺；
272p～第一构槽；
272n～第二构槽；
274～第一金属层；
278～第二金属层。
具体实施方式
本本发明公开一般是有关于形成集成电路装置于一基底上，特别是有关于，制作栅极结构作为集成电路(包括场效晶体管(FET))的一部分。然而，应了解的是，以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。此外，本发明公开提供“栅极最终”金属栅极工艺的例子，为本领域普通技术人员所理解可应用于其他工艺及/或使用其他材料。
请参阅图1，其显示一制造方法100的流程图以制造一半导体装置于“栅极最终”工艺中。亦请参阅图2A～2H，其显示根据图1的方法100于所述栅极最终工艺中各工艺阶段的半导体装置200的剖面示意图。所述半导体装置200可为一集成电路或其一部分，所述集成电路可包括静态随机存取存储器(SRAM)及/或逻辑电路、无源元件例如电阻、电容、和电感，及有源元件例如P-沟道场效晶体管(pFET)、N-沟道场效晶体管(nFET)、金属-氧化物-半导体场效晶体管(MOSFET)、或互补式金属-氧化物-半导体(CMOS)晶体管。
应了解的是，所述半导体装置200的一些构造可通过一CMOS工艺流程制造。据此，应了解的是，额外的工艺可于图1所示方法100的之前、当时、或之后提供，且一些其他的工艺仅会在此做简单的描述。例如，于图2A中所示的半导体装置200接续一自对准硅化工艺(简称salicide，或称self-alignedsilicide)，其形成硅化物或接触构造于各种掺杂的区域上例如源极和漏极区。
所述方法100始于工艺区块102，于其中提供一半导体基底，此基底具有第一区域和第二区域。于图2A中，所述半导体装置200包括一基底202。于本实施例中，此基底202包括具有结晶结构的硅基底(例如晶片)。基底202可包括各类的掺杂组态，视本领域中所公知的设计需求而定(例如p-型基底或n-型基底)。此外，所述基底202可包括各种掺杂的区域，例如p-型阱区(p-well)或n-型阱区(n-well)。其他基底202的范例亦可包括一化合物半导体例如碳化硅、砷化镓或磷化铟。再者，基底202可选择性地包括一外延层(epilayer)，可受到应变以提升效能，及/或可包括一绝缘层上有硅(SOI)结构。
所述半导体装置200包括隔离结构例如浅沟槽隔离(STI)构造204形成于半导体基底202中，以将一或多个装置彼此间相互隔离。于本实施例中，所述STI构造204可隔离nMOS装置206和pMOS装置208。所述STI构造204可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、及/或低介电常数(low-k)介电材料。其他隔离方法及/或构造可位于或外加于STI构造204。所述STI构造204可利用许多工艺形成，例如反应性离子蚀刻(RIE)基底202以形成多条沟槽，接着将这些沟槽填入绝缘材料，可使用沉积工艺并接着实施CMP工艺。
继续进行方法100的工艺区块104，于其中将高介电常数(high-k)介电层形成于该半导体基底之上。所述半导体装置200包括一栅极介电层210形成于该基底之上。所述栅极介电层210包括一介面层。此介面层可包括一氧化硅层(例如热氧化物或化学氧化物)具有厚度的范围大抵介于5到10埃
Figure G2009102073398D00051
该栅极介电层210还包括一高介电常数(high-k)材料层形成于介面层上。于一实施例中，该high-k介电材料包括氧化铪(HfO2)。所述high-k介电材料的其他范例包括铪硅氧化物(HfSiO)、铪硅氮氧化物(HfSiON)、铪钽氧化物(HfTaO)、铪钽氮氧化物(HfTaON)、铪钛氧化物(HfTiO)、铪钛氮氧化物(HfTiON)、铪锆氧化物(HfZrO)、铪锆氮氧化物(HfZrON)、上述材料的任意组合、及/或其他适合的材料。所述high-k介电材料可通过原子层沉积法(ALD)、化学气相沉积法(CVD)、或其他适合的技术形成。所述high-k介电材料可包括厚度范围大抵介于10到30埃
Figure G2009102073398D00052
继续进行方法100的工艺区块106，于其中将一阻挡层形成于high-k介电层之上。于一些实施例中，一阻挡层可选择性地形成于该high-k介电层之上。所述阻挡层可包括TiN或TaN，其具有厚度范围大抵介于10到50埃所述阻挡层可通过各种沉积技术形成，例如ALD、CVD、物理气相沉积法(PVD)、或其他适合的工艺技术。
继续进行方法100的工艺区块108，于其中将一硅层形成于该阻挡层之上。所述半导体装置200还包括一多晶硅(poly)层212通过CVD或其他适合的沉积工艺形成于阻挡层之上。例如，可使用硅烷(SiH4)做为CVD工艺中的化学气体已形成该多晶硅层212。该多晶硅层212可包括厚度范围大抵介于400到800埃
Figure G2009102073398D00054
该半导体层可另则一地包括一非晶硅层而非一多晶硅层。
继续进行方法100的工艺区块110，于其中将一硬掩模层形成于该硅层之上。一硬掩模层230形成于多晶硅层212之上。所述硬掩模层230可包括氧化硅。该硬掩模层230可包括厚度范围大抵介于100到400埃
Figure G2009102073398D00061
另则一地，该硬掩模层230可选择性地包括氮氧化硅及/或他适合的材料。该硬掩模层230的形成方法例如CVD、PVD、或ALD。另外，一抗反射涂层(ARC)或一底抗反射涂层(BARC)可形成于该硬掩模层230之上，以促进后续的图案化工艺如本技术领域所公知。一图案化的光致抗蚀剂层可形成于该硬掩模层230上。所述图案化的光致抗蚀剂层可包括一栅极图纹于nMOS装置206和一栅极图纹于pMOS装置208。该些栅极图纹可通过光微影工艺、浸润式微影工艺、离子束写入、或其他适合的工艺。
继续进行方法100的工艺区块112，于其中将所述硬掩模层、硅层、阻挡层、high-k介电层图案化，以形成一第一栅极结构于该第一区域上和一第二栅极结构于该第二区域上。该硬掩模层可利用图案化的光致抗蚀剂层作为光罩通过干式或湿式蚀刻法而图案化，并且该图案化的硬掩模层可用于图案化nMOS装置206的栅极结构240n和pMOS装置208的栅极结构240p。上述栅极结构240n、240p可通过干蚀刻或湿蚀刻或干式和湿式蚀刻工艺的结合(例如栅极蚀刻或图案化)形成。例如，所述干蚀刻可使用含氟等离子体(例如蚀刻气体包含CF4)。另择一地，所述蚀刻工艺刻包括多重蚀刻步骤以蚀刻各种栅极材料层。该图案化光致抗蚀剂层可通过剥离(stripping)或灰化工艺移除。
所述nMOS装置206的栅极结构240n包括一硬掩模层230n、一虚置多晶硅栅极212n、一阻挡层(如果有提供)、一栅极介电层210n(包括一介面层和一high-k介电层)。所述pMOS装置208的栅极结构240p包括一硬掩模层230p、一虚置多晶硅栅极212p、一阻挡层(如果有提供)、一栅极介电层210p(包括一介面层和一high-k介电层)。
应了解的是，所述半导体装置200可进行进一步的工艺步骤于CMOS制造流程中，以形成本技术领中所公知的各种构造。例如，将栅极或侧壁间隙子242形成于栅极结构240n、240p的侧壁上。所述间隙子242可包括一多层组态。于本实施例中，该间隙子242可由氮化硅构成。另择一地，该间隙子242可由氧化硅、氮氧化硅、碳化硅、氟掺杂硅酸盐(FSG)、low-k介电材料、上述材料的任意组合、及/或其他适合的材料构成。间隙子242的形成方法可包括适合介电材料的沉积法及非等向性蚀刻上述材料以形成间隙子242的轮廓。一衬垫层可形成于栅极结构240n、240p的侧壁上，之后才形成间隙子242。所述衬垫层可包括一介电材料例如氧化硅、氮化硅、及/或他适合的材料。
再者，将源极/漏极(S/D)区域246形成于基底202中。所述源极/漏极区域246可包括轻掺杂源极/漏极区域(LDD)和浓掺杂源极/漏极区域。值得注意的是，该LDD区域可先形成之后才形成间隙子242。所述S/D区域246可通过注入p-型或n-型掺杂物或杂质于该基底202中，视所欲的晶体管组态(例如pMOS或nMOS)而定。形成所述S/D区域246的方法可包括黄光微影、离子注入、扩散、及/或其他适合的工艺。之后可实施一退火工艺以活化该S/D区域246。该退火工艺可通过适合的方法实行，例如快速热退火(RTA)或激光退火。更进一步地，该pMOS装置208的S/D区域246可包括升高的S/D区域246具有SiGe构造248。例如，所述SiGe构造248可通过一外延工艺形成使得所述SiGe构造248得以结晶的状态形成于基底202中。因此，可达成一应变沟道于该pMOS装置208中以增加载子移动率和强化元件效能。
更进一步地，将接触构造250例如硅化物形成并耦接至S/D区域246。所述接触构造250可通过自对准硅化工艺(salicide)形成于S/D区域246和SiGe构造248上。例如，可将一金属材料形成紧贴于硅结构上，接着升高温度进行退火并导致下层的硅和金属材料之间产生反应以形成硅化物，以及接着将未反应的金属蚀离。所述接触构造250可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或上述材料的任意组合。应注意的是，所述硬掩模层230n、230p在自对准硅化工艺中可分别地保护虚置多晶硅层212n、212p。并且应注意的是，在自对准硅化工艺之后，分别在栅极结构240n、240p的硬掩模层230n、230p并不会移除，以提供较佳的金属栅极高度控制于“栅极最终”工艺，将于下文中讨论。
继续进行方法100的工艺区块114，于其中将一接触蚀刻终止层(CESL)形成于该第一和第二栅极结构之上。于图2B中，一蚀刻终止层例如接触蚀刻终止层(CESL)260可形成于包括硬掩模层230n、230p的栅极结构240n、240p上。于本实施例中，所述接触蚀刻终止层260可由氮化硅所构成。另择一地，所述CESL 260可选择性地由氮氧化硅、及/或其他适合的材料构成。所述CESL 260可包括厚度范围大抵介于100到1000埃
Figure G2009102073398D00081
所述CESL 260的组成的选择是基于蚀刻选择率相对于该半导体装置200的一或多个额外的构造。更有甚者，所述CESL 260可配置成一张应力-CESL或压应力-CESL，视晶体管的种类而定。所述CESL 260可通过等离子体辅助化学气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、ALD、或其他适合的工艺。
已观察到的是，在沉积所述CESL 260的步骤之后，有一些悬挂的CESL材料于nMOS装置206和pMOS装置208之间的区域262上。就其本身而论，于区域262上的悬挂的CESL使得后续将介电材料填入间隙的工艺步骤变得更困难且具有挑战性。已观察到的是，在一些情况下于邻近的装置206和208之间的间隙中以形成孔洞。因此，所述孔洞会不利地影响后续的工艺并且亦可能导致较差的元件效能。随着在单一芯片中配置更多的元件装置的趋势和邻近元件间的空间变得更小时，上述观察结果变得更加严重。
继续进行方法100的工艺区块116，于其中将该CESL的轮廓修饰。于图2C中，所述CESL 260可通过蚀刻步骤修饰，改变CESL 260的外型成为具有坡度的轮廓263。易言之，位于nMOS装置206和pMOS装置208之间的间隙通过修饰CESL的轮廓变宽。于本实施例中，可实施一干蚀刻工艺264以非等向性蚀刻CESL 260，以修饰CESL的轮廓。所述干蚀刻工艺264(例如等离子体蚀刻)可使用的蚀刻气体包括NH3、NF3、He或Ar、及HF。所述干蚀刻工艺264可选择性地蚀刻CESL 260的氮化硅材料。然而，应注意的是，在所述干蚀刻过程中，该硬掩模层230n、230p的一部分会被移除。
一般而论，高密度等离子体化学气相沉积法(HDP-CVD)工艺可提供高密度的低能量离子，致使在较低的温度问度下形成较高品质的膜。于HDP-CVD工艺中，可同时发生溅镀和沉积，导致一溅镀/沉积比，其可根据所望的工艺参数调整。所述HDP-CVD工艺可包括各种不同的溅镀/沉积比值。于一些实施例中，所述HDP-CVD工艺可包括高溅镀HDP-CVD工艺，其包括低沉积/溅镀比率。此低沉积/溅镀比率可选择自约2到4之间。于一些实施例中，所述HDP-CVD工艺可包括低溅镀HDP-CVD工艺，其包括高沉积/溅镀比率。此高沉积/溅镀比率可选择自约5到7之间。应了解的是，可调整数种参数以改变溅镀率及/或沉积/溅镀比率，包括偏压、压力、流速、沉积温度、晶片温度、RF功率、其他适合的参数、及/或上述参数的组合。再者，所述HDP-CVD工艺利用任一适合的气体以形成多重材料层以填入上述间隙。例如，可使用硅烷(SiH4)、氧(O2)、氩(Ar)、其他适合的气体、及/或上述气体的组合以形成介电层于间隙中。
另择一地，所述CESL 260的轮廓可选择性地通过HDP-CVD工艺而修饰。于本实施例中，所述CESL 260的轮廓可由第一轮廓，其具有悬挂位于间隙区域262(图2B)之中，修饰成第二轮廓(图2C)，其具有斜轮廓导致变宽的间隙区域。易言之，位于nMOS装置206和pMOS装置208之间的间隙通过修饰CESL的轮廓变宽。将所述HDP-CVD工艺设定以选择性地蚀刻该CESL 260的氮化硅材料，因此修饰所述轮廓成具有斜坡轮廓263沿着栅极结构240n、240p。值得注意的是，所述HDP-CVD工艺以修饰轮廓可包括一高溅镀HDP-CVD工艺。于一些实施例中，此HDP-CVD工艺可形成一介电层的薄层于该CESL 260之上。应了解的是，在实施HDP-CVD工艺中所述硬掩模层230n、230p的一部分会被移除。
继续进行方法100的工艺区块118，于其中将一介电层形成于所述修饰的CESL之上。于图2D中，一介电层270例如一层间介电层(ILD)可形成覆盖该些栅极结构240p、240n包括所述修饰的CESL 260。所述介电层270实质地填入位于相邻元件装置206和208之间的间隙，并且因此所述间隙可为无孔洞。所述介电层270可通过HDP-CVD法、旋转涂布、溅镀、或其他适合的方法形成。于一实施例中，所述介电层270包括一HDP介电材料(例如HDP氧化物)。所述HDP-CVD工艺269包括一低溅镀HDP-CVD工艺。另择一地，所述介电层270可选择性地包括旋布玻璃(SOG)或高深宽比工艺(HARP)介电材料。再者，所述介电层270可包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、旋布玻璃(SOG)、氟化硅酸盐玻璃(FSG)、碳掺杂氧化硅(例如SiCOH)、黑钻石(由美国加州、圣塔克拉拉的应用材料公司的注册产品)、干凝胶(Xerogel)、气胶(Aerogel)、非晶质氟化碳、聚对二甲苯(parylene)、苯环丁烯(BCB)、聚芳香烃醚膜(Flare)、有机芳香烃碳氢聚合物(SiLK由美国密西根州、密地兰(Midland)的道康宁公司的注册产品)、聚亚酰胺、其他适合的多孔聚合物材料、其他适合的介电材料、及/或上述材料的任意组合。
继续进行方法100的工艺区块120，于其中实施一化学机械研磨(CMP)步骤于所述ILD层上。于图2E中，于栅极最终工艺中，可将所述虚置多晶硅栅极212p、212n移除使得金属栅极结构可形成以取代虚置多晶硅栅极。有鉴于此，所述介电层270可通过化学机械研磨(CMP)工艺271平坦化，直到抵达并露出各别的nMOS装置206和pMOS装置208的虚置多晶硅栅极212n、212p的顶部。例如，所述CMP工艺271可研磨该介电层270和硬掩模层230、230p(二者皆由氧化物构成)，以及可停止于氮化硅膜。应注意的是，通过此CMP工艺271可比较容易地控制栅极结构240n、240p的高度。如同先前所述，所述硬掩模层230、230p于ILD间隙填入时并不会被移除。有鉴于此，相对于pMOS装置208的栅极结构240p的侧壁上的氮化硅膜就不会有损失的问题。亦即，由于硬掩模层具有不同的厚度因此所述硬掩模层移除工艺仅会移除一元件装置侧的氮化硅膜的一部分。因为所述硬掩模层移除工艺并不实施于ILD间隙填入，所述CMP工艺271可露出虚置多晶硅栅极212n、212p而不会过度研磨及降低装置之一的栅极高度。
继续进行方法100的工艺区块122，于其中分别地自该第一和第二栅极结构移除半导体层，由此形成一第一和第二沟槽。于图2F中，接续所述CMP工艺271，将栅极结构240n、240p的虚置多晶硅栅极212n、212p移除。例如，多晶硅被选择性地蚀刻，由此移除虚置多晶硅栅极212n、212p。所述选择性地移除虚置多晶硅栅极212n、212p分别地提供沟槽272n、272p，位于其中可进一步地形成金属栅极。所述虚置多晶硅栅极212n、212p可通过湿蚀刻法及/或干蚀刻法移除。于一实施例中，一湿蚀刻工艺包括暴露于含氢氧化物溶液(例如氢氧化铵)、去离子水、及/或其他适合的蚀刻剂溶液。
继续进行方法100的工艺区块124，于其中形成第一金属层以实质地填入该第一构槽。于图2G中，沉积第一金属层274以填入第一构槽272p。所述金属层274可包括任一金属材料适合用于形成金属栅极或其一部分，包括功函数层、衬垫层、介面层、晶种层、粘结层、阻挡层等。所述金属层274可通过PVD、CVD、或其他适合的工艺形成。所述金属层274可包括一P-型功函数金属(简称P-金属)，以提供一栅极电极，于pMOS装置208中适当地运作。P-型功函数金属包括TiN、WN、TaN、导电金属氧化物、及/或其他适合的材料。所述金属层274可还包括一填入金属层形成于该功函数金属层上。此填入金属层可包括铝(Al)、钨(W)、或其他适合的材料。于一实施例中，此填入金属层包括一Ti层，其功能作为润湿层，以及一Al层填入沟槽的剩余部分。所述填入金属层可使用CVD、PVD、电镀、或其他适合的工艺沉积。可实施一CMP工艺以平坦化该半导体装置200。所述CMP工艺可移除沟槽272p外面的金属层274以及提供一P-金属栅极结构于半导体装置200。
继续进行方法100的工艺区块126，于其中形成第二金属层以实质地填入该第二构槽。于图2H中，沉积第二金属层278以填入第二构槽272n。所述金属层278可包括任一金属材料适合用于形成金属栅极或其一部分，包括功函数层、衬垫层、介面层、晶种层、粘结层、阻挡层等。所述金属层278可通过PVD、CVD、或其他适合的工艺形成。所述金属层278可包括一N-型功函数金属(简称N-金属)，以提供一栅极电极，于nMOS装置206中适当地运作。N-型功函数金属可包括的组成例如TiAl、TiAlN、其他铝化物、及/或其他适合的材料。所述金属层278可还包括一填入金属层形成于该功函数金属层上。此填入金属层可包括铝(Al)、钨(W)、或其他适合的材料。于一实施例中，此填入金属层包括一Ti层，其功能作为润湿层，以及一Al层填入沟槽的剩余部分。所述填入金属层可使用CVD、PVD、电镀、或其他适合的工艺沉积。可实施一CMP工艺以平坦化该半导体装置200。所述CMP工艺可移除沟槽272n外面的金属层278以及提供一N-金属栅极结构于半导体装置200。值得注意的是，于一些实施例中，所述N-金属可先形成接着再形成P-金属。再者，应了解的是，于形成nMOS装置206和pMOS装置208的金属栅极的过程中，可实施N/P图案化步骤以将一种型态的装置与另一种分隔，反之亦然。
于一些实施例中，可继续进行方法100包括其他额外的工艺步骤，例如形成接触、内连线结构(例如导线和导通孔、金属层、及层间介电层其提供电性连接至已形成金属栅极的装置)、保护层等。例如，一多层内连线包括垂直式内连线，例如传统的导通孔或接触，以及水平式内连线，例如金属线。各种不同的内连线构造可通过各种不同的导电材料实现，包括铜、钨、及硅化物。于一范例中，可使用一镶嵌工艺以形成铜相关的多重内连线结构。
综上所述，可通过实行一栅极最终工艺以形成金属栅极结构。于栅极最终工艺中，形成nMOS和pMOS装置的金属栅极结构所衍生的问题可通过塑造CESL层的而解决，以避免在ILD间隙填入的过程中形成孔洞，以及通过留下硬掩模层以较佳地控制栅极高度在ILD CMP工艺中。在此所公开的方法可轻易地整合于CMOS制造流程中，且无需增加额外的复杂工艺步骤以达成所望的结果。应了解的是，在此所公开的众实施例提供不同的优点，且没有一种优点是必需存在于所有的实施例中。
有鉴于此，本发明公开提供一种装置和方法，其包括修饰过的沟槽结构，其避免或降低于栅极最终工艺中不完全形成金属栅极的风险。
本发明虽以各种实施例公开如上，然而其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。例如，虽然本发明公开的方法是以“栅极最终”方法实施，在此所公开的方法以可使用复合的方法，于其中一种型式的金属栅极为利用“栅极最先”工艺流程形成且另一种型式的金属栅极为利用“栅极最终”工艺流程形成。因此，本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (11)

1.一种制造半导体装置的方法，包括：
提供一半导体基底，其具有一第一区域和一第二区域；
形成一高介电常数介电层于该半导体基底之上；
形成一硅层该高介电常数介电层之上；
形成一硬掩模层于该硅层之上；
图案化该硬掩模层、该硅层、该高介电常数介电层以形成一第一栅极结构于该第一区域上和一第二栅极结构于该第二区域上；
形成一接触蚀刻终止层于该第一和该第二栅极结构之上；
修饰该接触蚀刻终止层的一轮廓；
形成一层间介电层于修饰后的该接触蚀刻终止层之上；
实施一化学机械研磨以分别地露出该第一和第二栅极结构的该硅层；以及
分别地自该第一和第二栅极结构移除该硅层，并将其取代以金属栅极结构；
其中修饰该接触蚀刻终止层的步骤包括蚀刻该接触蚀刻终止层的坡度，使得该第一和第二栅极间的间隙变宽。
2.如权利要求1所述的制造半导体装置的方法，其中形成该接触蚀刻终止层的步骤包括形成该接触终止层使得在该第一和第二栅极结构所测得的间隙具有一第一尺寸，以及其中修饰该接触蚀刻终止层的步骤包括修饰该接触蚀刻终止层使得在该第一和第二栅极结构所测得的间隙具有一第二尺寸。
3.如权利要求1所述的制造半导体装置的方法，其中该化学机械研磨分别地自该第一和第二栅极结构移除该硬掩模层。
4.一种制造半导体装置的方法，包括：
提供一半导体基底，其具有一第一区域和一第二区域；
形成一第一栅极结构于该第一区域之上和一第二栅极结构于该第二区域之上，各个该第一和第二栅极结构包括一高介电常数介电层、一虚置多晶硅栅极以及一硬掩模；
形成一接触蚀刻终止层分别于该第一和该第二栅极结构之上，包括该第一和该第二栅极结构的该硬掩模；
修饰该接触蚀刻终止层的一轮廓使得在该第一和第二栅极结构所测得的间隙变得更大；
形成一层间介电层于修饰后的该接触蚀刻终止层之上，实质上地填入该间隙；
实施一化学机械研磨于该层间介电层，以分别地从该第一和第二栅极结构移除该些硬掩模，及分别地露出该第一和第二栅极结构的该虚置多晶硅栅极；以及
分别地自该第一和第二栅极结构移除该虚置多晶硅栅极，并将其取代以金属栅极结构。
5.如权利要求4所述的制造半导体装置的方法，其中各个该第一和第二栅极结构还包括由氮化硅所形成的侧壁间隙子。
6.如权利要求4所述的制造半导体装置的方法，其中修饰该接触蚀刻终止层的该轮廓包括实施一干蚀刻工艺。
7.如权利要求4所述的制造半导体装置的方法，其中修饰该接触蚀刻终止层的该轮廓包括实施一高密度等离子体化学气相沉积工艺。
8.一种制造半导体装置的方法，包括：
提供一半导体基底；
形成一或多个栅极结构于该半导体基底之上；
形成一蚀刻终止层于该半导体基底之上，包括于所述一或多个栅极结构之上；
修饰该蚀刻终止层的一轮廓；
形成一介电层于修饰后的该蚀刻终止层之上；
实施一化学机械研磨工艺于该介电层上直到达到所述一或多个栅极结构的一顶部；
其中修饰该接触蚀刻终止层的步骤包括蚀刻该接触蚀刻终止层的坡度，使得该第一和第二栅极间的间隙变宽。
9.如权利要求8所述的制造半导体装置的方法，其中修饰该蚀刻终止层的该轮廓包括增大在该第一和第二栅极结构所测得的间隙至一第二尺寸。
10.如权利要求8所述的制造半导体装置的方法，其中修饰该接触蚀刻终止层的该轮廓包括实施一高密度等离子体化学气相沉积工艺。
11.如权利要求8所述的制造半导体装置的方法，还包括：
自所述一或多个栅极结构移除一虚置多晶硅栅极；
将位于一第一组的一或多个栅极结构中被移除的虚置栅极层取代以具有一第一型功函数的一第一材料；以及
将位于一第二组的一或多个栅极结构中被移除的虚置栅极层取代以具有一第二型功函数的一第二材料。
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