CN103377892B - 半导体器件制造方法 - Google Patents

Abstract

本发明提供一种半导体器件制造方法，利用纯氮化硅层替代器件再氧化工艺，避免了栅极堆叠结构底部鸟嘴侵入物的形成，同时改善了栅极堆叠结构侧壁和顶部的微笑效应，提高了栅极堆叠结构的厚度均匀性以及栅介质层的膜品质；同时通过在移除虚拟栅极层的接触孔中重新填充栅电极的后栅极工艺来改善栅极结构的晶格缺陷，提高器件性能。

Description

半导体器件制造方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件制造方法。

背景技术

现有的半导体器件中，主要使用块状硅作为基底之用，而高操作速度与低能量消耗的要求则可通过缩小基底上的半导体器件的尺寸而达成，例如缩减基底上的金属氧化物半导体场效应晶体管(MOSFET)的尺寸。然而，MOSFET的尺寸缩减然受限于其内的二氧化硅基的栅介电材料，且当其尺寸缩减时可能遭遇到栅极漏电流的问题。因此，为了降低栅极漏电流，栅介质层便采用特定介电材料，例如为具有高介电常数(K)的介电材料，以取代传统的二氧化硅材料。

然而，栅介电材料应用高K介电材料的限制之一即为形成于栅极堆叠结构的边角边缘的鸟嘴侵入物(bird’s beak encroachment)，其是为横向侵入于高介K介电材料与基底之间的二氧化硅。鸟嘴侵入物通常具有一拔锥(tapered)的外形。形成于栅极堆叠结构边角的二氧化硅材质的鸟嘴显著地降低了有效栅介电材料的介电常数且增加了其等效氧化物厚度。

图1显示了具有二氧化硅的横向侵入物104的现有半导体器件，其包括形成于一基底100上的采用高K介电材料的一栅极堆叠结构。在此，高介电常数通常是指高于3.9的一介电常数，亦即为高于二氧化硅的一介电常数。在该半导体器件制造过程中，栅极堆叠结构通过在基底100上依次沉积高K材料层和多晶硅层，然后图案化多晶硅层和高K材料层，形成栅介质层101和栅电极102，所述栅介质层101和栅电极102构成栅极堆叠结构。形成所述栅极堆叠结构的图案化过程，例如干法蚀刻，会对于栅介质层101及栅电极102造成损伤。对于栅介质层101的损伤会影像栅介质层101的完整性，进而引起栅介质层101的可靠性问题。而对于栅电极102的损伤也会导致MOS器件的漏电流问题增加。因此现有技术中一般会采用多晶硅的再氧化(re-oxidation)工艺以避免上述图案 化过程对多晶硅层及栅介质层101的损伤，具体地说，在图案化所述高K材料层和多晶硅层之后，进行氧化工艺，在栅极堆叠结构表面及基底100上形成氧化层。通过多晶硅的再氧化工艺，可增加栅介质层的完整性，并可修补多晶硅层的损伤。

然而，现有技术的再氧化工艺会在栅极堆叠结构的侧壁和顶部产生微笑效应(Smile effect)105，即栅极堆叠结构对应的氧化层的厚度，特别是多晶硅层侧壁及顶部的氧化层的厚度差异相当显著，该氧化层的厚度差异将对后续制程产生不利影响。

而且，现有技术再氧化工艺会在栅极堆叠结构的底部边缘，即栅介质层101下方形成栅极横向侵入物104，亦称为鸟嘴侵入物，该鸟嘴侵入物造成了栅极堆叠结构底部的微笑效应(Smile effect)，即大幅地增加栅极堆叠结构的有效氧化物厚度，同时由于横向侵入物104的二氧化硅材质介电常数通常低于高K介电材料形成的栅介质层101的介电常数，因而会降低栅电极102与主动区间(active area)的栅介质层102的介电常数，使得栅介质层品质下降，栅电极对沟道的控制性能降低。

发明内容

本发明的目的在于提供一种半导体器件制造方法，能够避免栅极结构底部边缘的鸟嘴侵入物的形成，同时改善栅极结构的微笑效应，提高栅极结构的厚度均匀性。

为了解决上述问题，本发明提供一种半导体器件制造方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底上依次沉积栅介质层、虚拟栅极层；

图案化所述虚拟栅极层和栅介质层以形成栅极堆叠结构；

湿法清洗包括所述栅极堆叠结构的器件表面，并在所述器件表面沉积纯氮化硅层；

在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂源/漏区离子注入；

在所述栅极堆叠结构两侧的半导体衬底上方形成侧墙；

在所述栅极堆叠结构两侧的半导体衬底中进行重掺杂源/漏区离子注入；

在所述纯氮化硅层上方沉积接触孔刻蚀停止层并顶部平坦化至所述虚拟栅 极层；

移除所述虚拟栅极层形成接触孔，并在所述接触孔中填充多晶硅或金属以形成栅电极。

进一步的，所述栅介质层的介电常数高于二氧化硅。

进一步的，所述栅介质层为介电常数大于3.9的介电材料。

进一步的，所述虚拟栅极层为多晶硅或金属。

进一步的，所述纯氮化硅层通过硅烷和氨气的化学气相沉积形成。

进一步的，所述纯氮化硅层厚度为1nm～30nm。

进一步的，所述制造方法还包括：在所述器件表面沉积纯氮化硅层之后，继续沉积氧化硅层和/或氮氧化硅层。

进一步的，所述制造方法还包括：在所述器件表面沉积纯氮化硅层之后，在所述栅极堆叠结构的侧壁形成侧壁氮化硅层(offset SiN)。

与现有技术相比，本发明提供的半导体器件制造方法，利用纯氮化硅层替代器件再氧化工艺，避免了栅极堆叠结构底部鸟嘴侵入物的形成，同时改善了栅极堆叠结构侧壁和顶部的微笑效应(Smile effect)，提高了栅极堆叠结构的厚度均匀性以及栅介质层的膜品质；同时通过在移除虚拟栅极层的接触孔中重新填充栅电极的后栅极工艺来改善栅极结构的晶格缺陷，提高器件性能。

附图说明

图1是现有技术的一种半导体器件的剖视结构图；

图2是本发明具体实施例的半导体器件的制造方法流程图；

图3A～3D是本发明具体实施例的半导体器件制造过程中的结构剖视图。

具体实施方式

以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详细说明。

如图2所示，本发明提供一种半导体器件的制造方法，包括以下步骤：

S1，提供半导体衬底，在所述半导体衬底上依次沉积栅介质层、虚拟栅极层；

S2，图案化所述虚拟栅极层和栅介质层以形成栅极堆叠结构；

S3，湿法清洗包括所述栅极堆叠结构的器件表面，并在所述器件表面沉积纯氮化硅层；

S4，在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂源/漏区离子注入；

S5，在所述栅极堆叠结构两侧的半导体衬底上方形成侧墙；

S6，在所述栅极堆叠结构两侧的半导体衬底中进行重掺杂源/漏区离子注入；

S7，在所述纯氮化硅层上方沉积接触孔刻蚀停止层并顶部平坦化至所述虚拟栅极层；

S8，移除所述虚拟栅极层形成接触孔，并在所述接触孔中填充多晶硅或金属以形成栅电极。

请参考图3A，在步骤S1中，提供半导体衬底300，在所述半导体衬底300上通过化学气相沉积沉积依次形成栅介质层301、虚拟栅极层302，其中，所述栅介质层301可以为介电常数(例如大于3.9)高于二氧化硅的高K介电材料，例如氧化铝、氧化哈、氮氧化铪、硅酸锆等一种或多种组合，由于其沉积膜厚可为较厚而仍具有等同于较薄栅介质层的电子特性，因而避免了电子隧穿效应以及其他问题。所述虚拟栅极层302可以为掺杂多晶硅、钼、钨等金属及其化合物。

请继续参考图3A，在步骤S2中，通过等离子体干法刻蚀等方法依次刻蚀所述虚拟栅极层302、栅介质层301，形成栅极堆叠结构，该栅极堆叠结构包括图案化的虚拟栅极层302和栅介质层301。

请参考图3B，在步骤S3中，湿法清洗刻蚀栅极堆叠结构后的残留物，再通过硅烷和氨气的各向同性地化学气相沉积，形成一覆盖半导体衬底300和栅极堆叠结构表面的纯氮化硅层303，该纯氮化硅层303作为缓冲层，可以隔绝后续制造过程中的氧化剂对栅极堆叠结构底部、侧壁以及顶部的氧化腐蚀，因而避免了栅介质层底部鸟嘴侵入物的形成，以及避免了虚拟栅极层302的侧壁和顶部氧化，改善了微笑效应(Smile effect)，提高了虚拟栅极层的厚度均一性。在本实施例中，所述纯氮化硅层303的厚度为1nm～30nm。

请参考图3C，在步骤S4中，以栅极堆叠结构为掩膜，对半导体衬底300进行轻掺杂源/漏区(LDD)离子注入，可以是Halo或Pocket离子注入，以形 成源/漏延伸区304。

请继续参考图3C，在步骤S5中，在纯氮化硅层表面继续沉积一层较厚的氧化硅层305，用来后续制作栅极侧墙，其沉积工艺属于现有技术中的再氧化工艺，在此不再赘述；然后，刻蚀氧化硅层305和纯氮化硅层303，停止在半导体衬底300和虚拟栅极层302，由此在栅极堆叠结构两侧形成了侧墙，该侧墙包括氧化硅层305和纯氮化硅层303。由于栅介质层301与半导体衬底300接触的边缘已被纯氮化硅层303保护，因此，可以避免侧墙形成时的氧气等氧化剂氧化栅介质层301边缘的半导体衬底300，进而避免了鸟嘴侵入物的形成。当纯氮化硅层303可以覆盖栅极堆叠结构侧壁时，还可以避免栅极堆叠结构侧壁的微笑效应，提高栅极堆叠结构的厚度均匀性。

在本发明的其他实施例中，氧化硅层305可以替换为氮化硅层、氮氧化硅层，或者至少两种的复合层。

在本发明的其他实施例中，还可以在形成纯氧化硅层303的器件结构的栅极堆叠结构的两侧形成侧壁氮化硅层(offset SiN)，并刻蚀纯氮化硅层303，停止在半导体衬底300和虚拟栅极层302，形成由纯氮化硅层303和侧壁氮化硅层构成的侧墙。

请继续参考图3C，在步骤S6中，继续以栅极堆叠结构为掩膜，对半导体衬底300进行重掺杂源/漏区(S/D)离子注入，并退火激活LDD和S/D注入离子，形成源/漏极。其中，激活注入离子的退火工艺可以是快速退火工艺(RTA)，也可以是激光尖峰脉冲退火(LSA)，还可以是闪光退火工艺(Flash annealing)；步骤S4的LDD离子注入也可以在步骤S5的侧墙形成之后，步骤S6的S/D离子注入之前进行。在步骤S6中，S/D离子注入之后还可以向源/漏区注入硼离子，利用硼离子的扩散消除之前注入离子引起的注入缺陷。

为了消除栅极堆叠结构的虚拟栅极层在上述步骤中所受到的损伤，提高栅极性能，需要替换掉虚拟栅极层302.

请参考图3D，在步骤S7中，优选的，在步骤S6形成的器件表面先形成一层金属，以在半导体衬底表面和虚拟栅极层顶部形成自对准金属硅化物；接着，再沉积接触孔刻蚀停止层307，并平坦化至虚拟栅极层302，以暴露出虚拟栅极层302顶部。接触孔刻蚀停止层307优选为应力性能较高的材料，以提高器件 沟道区的应力性能，进而增强载流子迁移率，提高器件的驱动电流。

请继续参考图3D，在步骤S8中，可以通过湿法刻蚀来选择性刻蚀掉虚拟栅极层302，形成接触孔；然后向接触孔中再填充多晶硅或金属以形成栅电极308，从而替换掉有晶格损伤等缺陷的虚拟栅极层。其中，金属栅电极可以通过铂、钨、钯或钼等电子束蒸镀或溅渡来形成。接触孔的工艺窗口可以在湿法刻蚀时做适应性调整，以提高填充的栅电极的厚度均匀性。

经测试发现，利用本发明的半导体器件制造方法制得的半导体器件，完全避免了栅介质层边缘的鸟嘴侵入物的形成，克服了栅极堆叠结构边缘由于再氧化工艺引起的微笑效应；同时由于没有鸟嘴侵入物的阻挡，源/漏区注入的离子扩散均匀性能提高，且LDD注入离子向半导体衬底表面扩散的更浅，可以形成更浅的结，提高器件性能。

综上所述，本发明提供的半导体器件制造方法，利用纯氮化硅层替代器件再氧化工艺，避免了栅极堆叠结构底部鸟嘴侵入物的形成，同时改善了栅极堆叠结构侧壁和顶部的微笑效应，提高了栅极堆叠结构的厚度均匀性和栅介质层的膜品质；同时通过在移除虚拟栅极层的接触孔中重新填充栅电极的后栅极工艺来改善栅极结构的晶格缺陷，提高器件性能。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种半导体器件制造方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底上依次沉积栅介质层、虚拟栅极层；

图案化所述虚拟栅极层和栅介质层以形成栅极堆叠结构；

湿法清洗包括所述栅极堆叠结构的器件表面，并在所述器件表面沉积纯氮化硅层，所述纯氮化硅层覆盖栅极堆叠结构的侧壁、顶部及栅介质层与半导体衬底；

在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂源/漏区离子注入；

在所述纯氮化硅层上形成氧化硅层，刻蚀所述氧化硅层和纯氮化硅层形成栅极堆叠结构两侧的侧墙；

在所述栅极堆叠结构两侧的半导体衬底中进行重掺杂源/漏区离子注入；

在所述纯氮化硅层上方沉积接触孔刻蚀停止层并顶部平坦化至所述虚拟栅极层；

移除所述虚拟栅极层形成接触孔，并在所述接触孔中填充多晶硅或金属以形成栅电极。

2.如权利要求1所述的半导体器件制造方法，其特征在于，所述栅介质层的介电常数高于二氧化硅。

3.如权利要求1所述的半导体器件制造方法，其特征在于，所述栅介质层为介电常数大于3.9的介电材料。

4.如权利要求1所述的半导体器件制造方法，其特征在于，所述虚拟栅极层为多晶硅或金属。

5.如权利要求1所述的半导体器件制造方法，其特征在于，所述纯氮化硅层通过硅烷和氨气的化学气相沉积形成。

6.如权利要求1所述的半导体器件制造方法，其特征在于，所述纯氮化硅层厚度为1nm～30nm。

7.如权利要求1所述的半导体器件制造方法，其特征在于，还包括：在所述器件表面沉积纯氮化硅层之后，继续沉积氧化硅层和/或氮氧化硅层。

8.如权利要求1所述的半导体器件制造方法，其特征在于，还包括：在所述器件表面沉积纯氮化硅层之后，在所述栅极堆叠结构的侧壁形成侧壁氮化硅层。