JP2015516679A - 非揮発性電荷トラップメモリ装置及びロジックｃｍｏｓ装置の統合 - Google Patents

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Abstract

非揮発性メモリ装置をロジックMOSフローに統合する方法の実施形態について説明する。一般的には、本方法は次のステップを含む：基板の第１の領域内に、該基板の面の上の半導体物質からメモリ装置のチャネルを形成するステップであって該チャネルは該メモリ装置のソースとドレインを接続する、ステップと；該チャネルの複数の面に隣り合うチャネルの上に電荷トラッピング誘電体スタックを形成するステップであって該電荷トラッピング誘電体スタックはトンネリング層上の電荷トラッピング層上にブロッキング層を含む、ステップと；該基板の第２の領域の上にMOS装置を形成するステップ。

Description

本願発明は半導体装置の分野に関するものであり、より具体的にはCMOS装置と統合された非揮発性電荷トラップメモリ装置に関する。
関連出願の相互参照
本願は、2008年8月4日に出願された同時係属中の米国特許出願第12/185,751号の一部継続出願であり、これ自体は2008年5月22日に出願された米国特許出願第12/125,864号（現米国特許第8,093,128号、発行日：2012年1月10日）の継続出願であり、これ自体は2007年5月25日に出願された米国仮特許出願第60/940,148号及び2007年5月25日に出願された米国仮特許出願第60/940,137号についての35 U.S.C. 119(e)による優先権の利益を主張するものであり、これらは全て参照によって本願に組み込まれる。
集積回路においてのフィーチャスケーリングは、より機能的な電子装置を実現するための手段である。より微細なフィーチャへとスケールすることによって、所与のフォームファクタでの機能的ユニットの密度を向上させることができ、また、装置の処理速度を向上させることができる。もっとも、装置スケーリングには問題がないわけではない。例えば、より小さい装置のパフォーマンスを最適化するのは益々難しくなる。このことは、非揮発性電荷トラップメモリ装置のスケーリングに特に妥当し、装置がスケールされるにつれてデータの保持及びセンシングが益々難しくなる。
装置のスケーリングに加えて、システムオンチップ型のアーキテクチャも電子装置の機能性を向上させる。このようなアーキテクチャにおいては、例えば、ロジック装置と同じ基板上にメモリ装置を組み込んで作製のコストを削減し、また、メモリとロジック装置間の通信帯域を向上させることができる。
このような似通わない装置のシステムオンチップ型のアーキテクチャへの統合は問題を有する。なぜならば、ロジックMOS装置の作製プロセスがメモリ装置の作製プロセスを妨げ、また逆に後者が前者を妨げる場合があるからである。このようなジレンマは、例えば、ロジックMOSゲート酸化物プロセスモジュールをメモリ装置用の誘電体スタックの作製に統合する場合に起こり得る。また、ロジック装置のためのチャネル及びウェルについてのインプラント処理は、メモリ装置の誘電体スタックにとって有害となり得るのであり、また、後者は前者に問題をもたらし得る。また、さらなる例としては、ロジックトランジスタにとって有利となるシリサイド化コンタクトが非揮発性電荷トラップメモリ装置に悪影響を与える場合がある。
また、非揮発性メモリ装置の作動には相対的に高めの電圧（HV）、典型的には少なくとも10V、の印加が必要となり得る。しかし、スケールされたロジック装置の作製のために用いられる従来的プロセスは、典型的には５V以下での装置の作動に合わせて最適化されている。このような低電圧装置は、メモリ装置と直接的にインターフェースするための十分に高い降伏電圧を有さない場合がある。
本願発明の実施形態は添付の図面を伴って以下例示的に示されているのであって、限定されるものではない。
本願発明の特定の実施形態による、ロジックMOS作製プロセスと統合された、非揮発性電荷トラップメモリ装置の作製プロセスに用いられる特定のモジュールのシーケンスを示すフローチャートである。 本願発明の特定の実施形態による、図１に示す特定のモジュールを実施するための、ロジックMOSゲート作製の非揮発性電荷トラッピング誘電体スタックとの統合における特定のオペレーションのシーケンスを示すフローチャートである。 本願発明の特定の実施形態による、図１に示す特定のモジュールを実施するための、ロジックMOSゲート作製の非揮発性電荷トラッピング誘電体スタックとの統合における特定のオペレーションのシーケンスを示すフローチャートである。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては基板のMOS及びHV MOS領域上にブロッキング酸化物がのっている間にSONOSチャネルインプラントが行われる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては第１のゲート絶縁エリアの形成の準備としてSONOS電荷トラッピング誘電体スタックの形成並びにMOS及びHV MOS領域の洗浄が行われる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはMOS及びHV MOS領域上に第１のゲート絶縁層の形成が行われる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては基板の第３の領域にてMOS領域内の第１のゲート絶縁層をオープンしつつSONOS及びHV MOS装置の領域がマスクされて第２のゲート絶縁層の形成が行われる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはMOS領域内に第２のゲート絶縁層が形成される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはSONOS酸化物ブロッキング層・HV MOSゲート絶縁層・MOSゲート絶縁層の窒化が行われる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはゲート層が堆積される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはゲート電極が形成される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては側壁スペーサが形成される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては側壁スペーサの隣の電荷トラップ誘電体とゲート誘電体が除去されてゲートスタックの画定が完了される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該半導体構造は隣り合う側壁スペーサを伴うSONOSゲートスタック並びに隣り合う側壁スペーサを伴うHV MOS及びMOS装置ゲートスタックを単一の基板上に有している、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては多層ライナがSONOS及びロジック装置の上に堆積される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては多層ライナの最上層がエッチングされて使い捨てスペーサの形成が行われる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはSONOS及びMOS装置がマスクされつつHV MOS装置がソース及びドレインインプラントを受ける、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはSONOS及びロジック装置から使い捨てスペーサが除去される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいては多層ライナの最下層がMOS装置から除去される一方SONOS及びHV MOS装置の上においては保持される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはMOS装置上にシリサイドが形成される一方SONOS及びMOS装置の上では多層ライナの最下層によってそれがブロックされる、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはMOS SONOS及びHV MOSゲートスタックに隣り合う側壁スペーサの側壁に層間誘電体層（以下、ILD（interlayer dielectric）層という。）が形成される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはMOSゲートスタックに隣り合う側壁スペーサ並びにSONOS及びHV MOSゲートスタックの上の多層ライナの最下層に応力誘起ILD層が形成される、断面図である。 本願発明の実施形態による、半導体構造の形成におけるオペレーションの断面図であって、該オペレーションにおいてはSONOS及びHV MOSゲートスタックに隣り合う側壁スペーサを覆う多層ライナの最下層並びにMOS装置上の応力誘起ILD層の上に低応力ILD層が形成される、断面図である。 分割電荷トラッピング領域を含む非平面マルチゲート装置を示す図である。 図７Ａの非平面マルチゲート装置の断面図である。 図７Ａの非平面マルチゲート装置の垂直ストリングの断面図である。 ロジックMOS装置と統合された非平面マルチゲート装置の作製に用いられる特定のモジュールのシーケンスを示すフローチャートである。 分割電荷トラッピング領域及び水平ナノワイヤチャネルを含む非平面マルチゲートを示す図である。 分割電荷トラッピング領域及び水平ナノワイヤチャネルを含む非平面マルチゲートを示す図である。 図９Ａの非平面マルチゲート装置の垂直ストリングの断面図である。 分割電荷トラッピング領域及び垂直ナノワイヤチャネルを含む非平面マルチゲートを示す図である。 分割電荷トラッピング領域及び垂直ナノワイヤチャネルを含む非平面マルチゲートを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す図である。 図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す図である。
ロジック装置と統合された非揮発性電荷トラップメモリ装置の実施形態を、図面を参照しつつ説明する。もっとも、これらの具体的な詳細を１以上欠いたとしても特定の実施形態を実施することができる場合もあり、また、他の既知の方法、物質及び機材と組み合わせて実施することができる場合もある。以下の説明においては、本願発明について十分な理解を可能とするため、具体的な材料、寸法及びプロセスパラメータ等の種々の具体的な詳細を示す。また、本願発明の理解を不必要に損なわないため、周知の半導体デザイン及び作製プロセスに関しては具体的な詳細は割愛する。本願明細書中においては、「実施形態」について言及している場合、該実施形態との関連で説明された特定の特徴、構造、材料又は特性が本願発明に関しての少なくとも１つの実施形態に含まれているとの意味が与えられる。したがって、本願明細書の様々な位置にある「実施形態では」との文言が出現している箇所では、必ずしも同じ実施形態が参照されている訳ではない。また、特定の特徴、構造、材料、又は特性は、１以上の実施形態において任意の適切な態様で組み合わされることができる。
「〜上」、「〜下」、「〜間」及び「〜の上」の用語は、ある１つの層の、他の層との関係での相対的位置を指し示すために用いられる。したがって、例えば、他の層の上に又は下に堆積又は配置されているある１つの層は、他の層と直接的に接触している場合もあれば、間に１以上の層が介在している場合もある。また、層と層の間に堆積又は配置されているある１つの層は、それらの層と直接的に接触している場合もあれば、間に１以上の層が介在している場合もある。対照的に、第１の層が第２の層の「直上」にあるとその第２の層と接触していることになる。また、オペレーションが基板の絶対的な向きにかかわらずに膜の堆積、改質及び除去を初期状態の基板に対して相対的に行うものであるとの仮定のもとで、ある１つの層の相対位置が示される。
１つの実施形態では、基板の第２の領域内にロジックMOS装置のウェル及びチャネルインプラントの少なくとも一部が形成された後に、SONOSスタック等の非揮発性電荷トラップ誘電体スタックが基板の第１の領域内に形成される。
別の実施形態では、非揮発性電荷トラップ誘電体スタック形成を、ロジックMOSゲート酸化処理の前に行う。１つのこのような実施形態では、基板の第２の領域からSONOSスタックが除去され、熱酸化物が半導体基板の第２の領域の上に第１のゲート絶縁層を形成し、SONOSスタックのブロッキング層を熱的に再酸化する。さらなる実施形態では、窒化プロセスが第１のゲート絶縁層及びブロッキング層を同時的に窒化する。
別の実施形態では、シリサイドコンタクトを有さない非揮発性電荷トラップメモリ装置がシリサイドコンタクトを有するロジック装置と統合される。このような実施形態においては、メモリ装置内のシリサイド関連の応力を低減させることによって非揮発性電荷トラップメモリ装置の信頼性を有利に向上させることが可能である。
さらなる実施形態では、ロジック装置の少なくとも１つは、少なくとも他の１つのロジック装置よりも長い軽くドープされたソース及びドレイン（即ち、オフセットされているソース及びドレイン）を有しておりHVオペレーションが許容される（例えば、１０Ｖより高い降伏電圧）。１つのこのような実施形態では、ロジック装置はHV PMOS装置及びNタイプMOS（NMOS）装置を含み、該NMOS装置はHV PMOS装置のよりも小さいソース及びドレインオフセットを有する。別のこのような実施形態では、ロジック装置はHV PMOS装置及びPMOS装置を含み、該PMOS装置はHV PMOSのよりも小さいソース及びドレインオフセットを有する。特定の実施形態では、HV MOS装置の軽くドープされたソース及びドレインの長さは、MOS装置のゲートスタックの側壁の隣の側壁スペーサの厚さよりも大きい。
別の実施形態では、HV MOS装置のソース及びドレインをオフセットするため、及び、非揮発性電荷トラップメモリ装置をシリサイド化から保護するために、多層ライナが用いられる。１つのこのような実施形態では、多層ライナは少なくとも最上層及び最下層を含み、最上層は使い捨てスペーサに形成されてHV MOSのソース及びドレインをオフセットし、並びに、最下層は１以上のロジック装置のシリサイド化の間において非揮発性電荷トラップメモリ装置をマスクするのに用いられる。別の実施形態では、最下層は１以上のロジック装置のシリサイド化の間においてHV MOS装置をマスクするのに追加的に用いられる。特定の実施形態では、HV MOSのソース及びドレインがインプラントされた後に、多層ライナの最下層へ、使い捨てスペーサが選択的に除去される。さらなる実施形態では、多層ライナの最下層は、非揮発性電荷トラップメモリ装置の上にILD層として保持されて別のILD層に覆われ、及び、コンタクト形成の際に通り抜けてエッチングされる。別の実施形態では、多層ライナの最下層は、非揮発性電荷トラップメモリ装置及びHV MOS装置の上にILD層として保持される。１つのこのような実施形態では、多層ライナの最下層における応力の符号は、ボトムライナ層の上に堆積された応力誘起ILD層のそれと逆である。１つの特定の実施形態では、多層ライナの最下層は下にある装置に圧縮応力を誘起する一方、応力誘起ILD層は下にある装置に引張応力を誘起する。
図１は、本願発明の特定の実施形態による、ロジックMOS装置と統合された非揮発性電荷トラップメモリ装置の作製プロセス１００に用いられる特定のモジュールのシーケンスを示すフローチャートである。本方法は、隔離領域の形成から、即ちモジュール１０１から開始される。隔離領域はSTI（shallow trench isolation）又はLOCOS（local oxidation of silicon）等の任意の従来的な手法によって形成されることができるが、これらには限定されない。
モジュール１０１にて隔離領域が形成された後、プロセスのフローは、モジュール１０５のウェル及び／若しくはチャネルインプラントへと進むか、又は、非揮発性電荷トラッピング誘電体スタックの形成及び／若しくはゲート層の堆積の後までウェル及び／若しくはチャネルの形成を遅延することができる。
有利な実施形態では、モジュール１０５にてロジックMOSトランジスタ用のウェル及びチャネルの少なくとも幾つかが形成された後、モジュール１１０にて基板の第１の領域の上に非揮発性電荷トラッピング誘電体スタックが形成される。従来的なインプラント後レジストストリッププロセス中に二酸化ケイ素がおよそ０．５nm除去され得ることが見出された。除去量は、二酸化ケイ素が熱的成長酸化物ではなくむしろ堆積酸化物である場合又は二酸化ケイ素がインプラントを受けた場合のほうが大きい（例えば、ストリッププロセスで二酸化ケイ素が１．０nm除去される）。一般的には、CMOSプロセスフロー中には幾つかのウェル及びチャネルインプラントがあるため、ロジックMOSゲート誘電体の準備のためにRCA洗浄を行う前に、二酸化ケイ素が１．５nmから２．５nm除去され得る。同様に、ウェル及びチャネルインプラントストリップが、（二酸化ケイ素を含み得る）非揮発性電荷トラッピング誘電体スタックをエッチングし得る。インプラントストリッププロセスの名目的なエッチングレートはかなり小さいものの、これがSONOS型メモリ装置の電荷リテンションを減少させ得るピンホール或いは局在欠陥を非揮発性電荷トラッピング誘電体スタックに形成するということが見出された。したがって、非揮発性電荷トラッピング誘電体スタックの形成を行うモジュールを、ロジックCMOSフローにおけるウェル及びチャネルインプラントモジュールの後に挿入することによって、非揮発性電荷トラッピング誘電体スタックへの障害を最小化することができる。
非揮発性電荷トラップ装置と同じ基板の上にロジックMOSトランジスタを含めるために、モジュール１２０にて基板の第２の領域の上にゲート絶縁層が形成される。以下でより詳しく述べるが、MOSゲート絶縁層を形成する前に非揮発性電荷トラッピング誘電体層を形成するこのシーケンスは、後続のMOSゲート絶縁層を形成する熱的処理を有利に活用して非揮発性電荷トラッピング誘電体スタック、殊にブロッキング層、の質を向上させる。また、ロジックMOSゲート絶縁層の形成前に非揮発性電荷トラッピング誘電体スタックを形成することによって、非揮発性電荷トラッピング誘電体層の形成に関する熱的処理によるロジックMOSトランジスタの劣化を回避する。
モジュール１２０に続いて、モジュール１３０にてゲート層がMOSゲート絶縁層及び非揮発性電荷トラッピング誘電体スタックの双方の上に堆積される。そして、モジュール１０５にてウェル及び／又はチャネルインプラントが行われていなかった場合、モジュール１３０の後にモジュール１４０にてウェル及び／又はチャネルインプラントを行うことができる。このような実施形態では、ウェル及びチャネルインプラントは、ウェル及び／又はチャネルを形成するのに加えて、モジュール１３０で形成されたゲート層を有利にドーピングすることができる。（モジュール１０５又はモジュール１４０の結果として）ウェル及びチャネルが配置された後、モジュール１５０にてゲート層をゲート電極にパターニングすることができる。ゲート電極のパターニングは、基板の第１の領域の非揮発性電荷トラッピングメモリ装置及び基板の第２の領域のMOS装置の双方について同時的に行われることができる。
モジュール１５０にて両装置のゲートスタックが実質的に完成されると、モジュール１５５にて全ての装置についてtip及び／又はHALOインプラントを形成し並びにモジュール１６０にて全ての装置について側壁スペーサを形成することができる。そして、オペレーション１６５にて、全ての装置についてソース及びドレインインプラントを形成することができる。本願明細書の他の箇所にて説明されるように、これらのオペレーションにおいては多層ライナ及び使い捨てスペーサプロセスを行って高電圧CMOSトランジスタを提供することができる。そして、オペレーション１７０において、シリサイドプロセスを行ってフロントエンドにおける装置作製を実質的に完了することができる。以下さらに詳述するが、非揮発性電荷トラップメモリ装置のシリサイド化をもたらさずにしてロジックCMOSのシリサイド化をもたらすために、多層ライナを用いることができる（即ち、選択的シリサイド化）。そして、従来技術にあるようなバックエンドメタライゼーションを行って、単一の基板上に非揮発性電荷トラップメモリ装置及びMOS装置を備える統合化半導体構造を作製することができる。
図２Ａは、本願発明の特定の実施形態による、電荷トラッピング誘電体スタックの形成をロジックMOSゲート絶縁体形成に統合する特定のモジュールを含む方法２００を示すフローチャートである。したがって、図２Ａは、図１のモジュール１０５、１１０、１２０及び１３０の特定の実施形態に用いられる特定のプロセスモジュールを示す。図３Ａ乃至図３Ｊは、図２Ａのプロセスフロー中のモジュールが実施されていく中でのSONOSメモリ装置、高電圧MOS装置及び低電圧MOS装置の断面図を示す。
図２Ｂは、本願発明の特定の実施形態による、電荷トラッピング誘電体スタックと高電圧MOSトランジスタの形成及び選択的コンタクトシリサイド化を統合する特定のモジュールを含むプロセス２０１を示すフローチャートである。したがって、図２Ｂは、図１で用いられる特定のモジュール１５５、１６０、１６５及び１７０の特定の実施形態を示す。図４Ａ乃至図６Ｂは、プロセスフロー中のモジュールが実施されていく中での非揮発性電荷トラップメモリ装置、高電圧MOSトランジスタ装置及び低電圧MOS装置の断面図を示す。
図２Ａを参照するに、方法２００は、STIが基板に形成されたところから開始される。基板は単結晶で構成されるバルク基板であることができ、その材料としてはシリコン、ゲルマニウム、シリコン／ゲルマニウム又はＩＩＩ−Ｖ半導体化合物が含まれることができるが、これらには限定されない。別の実施形態では、基板は、トップエピタキシャル層を伴うバルク層を備える。特定の実施形態では、バルク層は単結晶で構成されており、その材料としてはシリコン、ゲルマニウム、シリコン／ゲルマニウム、ＩＩＩ−Ｖ半導体化合物及び石英が含まれることができるがこれらには限定されない。一方、トップエピタキシャル層は単結晶層で構成され、これにはシリコン、ゲルマニウム、シリコン／ゲルマニウム及びＩＩＩ−Ｖ半導体化合物が含まれることができるがこれらには限定されない。別の実施形態では、基板は、下側バルク層の上にある中間絶縁層の上にあるトップエピタキシャル層を備える。トップエピタキシャル層は、単結晶で構成され、これにはシリコン（例えば、シリコン・オン・インシュレータ（SOI）半導体基板を形成するため）、ゲルマニウム、シリコン／ゲルマニウム及びＩＩＩ−Ｖ半導体化合物が含まれることができるがこれらには限定されない。絶縁層は、二酸化ケイ素、窒化ケイ素及び酸窒化ケイ素等を含む材料から構成されることができるがこれらには限定されない。下側バルク層は単結晶で構成され、これにはシリコン、ゲルマニウム、シリコン／ゲルマニウム、ＩＩＩ−Ｖ半導体化合物及び石英が含まれることができるがこれらには限定されない。
モジュール２０５では、n-ウェルインプラント等の第１のウェルインプラントが行われる。一般的に、モジュール２０５は、二酸化ケイ素層等のスクリーニング犠牲的誘電体層の上にパターン化されたフォトマスクを形成することを含む。そして、MOSトランジスタ３７０のための領域等の基板上の領域でn-ウェルインプラントが行われる。特定の実施形態では、n-ウェルインプラントは、MOS装置にとって慣用的な濃度及びエネルギーにてリン種をインプラントすることを含むことができる。単一のn-ウェルインプラントをPMOSトランジスタ、PMOS HVトランジスタ及びp-型SONOS装置について行うことができる。
ストリップモジュール２０６にて、ドライ及び／又はウェットストリップを行ってウェルインプラントフォトマスクを除去する。酸素やフォーミングガス等の従来的なプラズマストリップを用いることができる。同様に、ピラニア洗浄やオゾン洗浄等の従来的なウェットストリップを用いることができる。非揮発性メモリ装置の電荷トラッピング誘電体スタックがまだ形成されていないので、ストリップモジュール２０６の二酸化ケイ素エッチングレートはあまり重要性を持たない。
モジュール２０７にてp-ウェルインプラントが行われる。ここでも、ホウ素等の従来的なインプラント種を典型的なドーズ及びエネルギーにて用いることができる。p-ウェルインプラントは、モジュール２０５のn-ウェルインプラント等のようなパターン化されたインプラントであることができるが必ずしもそうではない。パターン化されている場合、モジュール２０６の任意のストリッププロセスを反復することができる。１つの実施形態では、p-ウェルインプラントが行われる基板上の箇所は、NMOSトランジスタのために準備されているn-ウェル領域の隣の別の箇所とされる。代替的な実施形態では、p-ウェルインプラントはアンマスクドインプラントである。
モジュール２０７では任意の個数のチャネルインプラントをも行って具体的な装置用途に合わせて閾値電圧を調整することができる。例えば、NMOSトランジスタチャネルが配置される基板上の領域においてn-チャネルインプラントを行って閾値電圧を設定することができる。N-チャネルインプラントは、具体的な装置タイプに応じて従来的なインプラント種（例えば、BF2）、ドーズ及びエネルギーとすることができる。図３ＡのSONOS装置３００のための領域等の基板３０２の第１の領域において、非揮発性電荷トラップメモリ装置のためのチャネルインプラントを行うことができる。同様に、HV MOSトランジスタ３５０の基板上領域において、高電圧MOSトランジスタのためのチャネルインプラントを行うことができる。同様に、例えばMOSトランジスタ３７０の基板上領域において、p-チャネルインプラントを行うことができる。
図３Ａに示す好適例では、SONOSチャネルインプラントの準備として、フォトレジスト３０７で画定されたウィンドウ３０５が犠牲的誘電体層３０３の上に形成される。ウィンドウ３０５は、サブミクロンの寸法を有することができ、例えばおよそ０．２μmの長さ及び幅とすることができる。このような実施形態の１つでは、酸素プラズマ洗浄を行ってウィンドウ３０５の隅からフォトレジストの残留物をデスカム（descum）する。１つの好適例では、犠牲的なシリコン窒化物層は１０〜３０nmの厚さであり、界面活性剤を含むバファードオキサイドエッチャント（BOE）で除去してウィンドウ３０５が完全に開けられていることを再度確かにすることができる。
スクリーニング犠牲的誘電体層３０３についての等方性エッチングによって、フォトレジスト３０７が量としてはＤ１程侵食されることが想定される。侵食量Ｄ１は、ウィンドウ３０５がロジック装置に近い場合、例えばHV MOSトランジスタ３５０の領域における場合に重要になる。なぜならば、スクリーニング犠牲的誘電体層３０３を通じて行われたロジック装置インプラントでは、侵食された領域内において異なるインプラントプロファイルを有する場合があるからである。したがって、特定の実施形態では、ウィンドウ３０５の寸法をダウンサイズする。例えば、０．２μmとして作図されたサイズを０．１８μmにダウンサイズしてサイドにおける０．０１μmずつの侵食を補償することができる。さらなる実施形態では、侵食されたウィンドウ３０５が隣のロジック装置にとても近くなり得るので、クリティカル・レイヤ・リソグラフィツールを用いて位置合わせ誤りの許容誤差を減らす。
ウィンドウ３０５の形成の後、チャネルインプラントを行って、フォトレジスト３０７をストリップすることができる。ウェル及びチャネルインプラントを形成した後、アニールを行ってモジュール２０７を完了することができる。１つのこのような実施形態では、n-ウェル及びp-ウェルの双方についてインプラントを行った後に、急速熱的アニーリングが行われる。急速熱的アニーリングは、MOSトランジスタ用途に適切なものとして知られている任意の既知のものであることができる。
ウェル及びチャネルインプラントを完了させたならば、モジュール２１０にて非揮発性電荷トラッピング誘電体スタックが形成される。そして、図面２Ａを再度参照するに、モジュール２１０にてONO電荷トラッピング誘電体スタック等の非揮発性電荷トラッピング誘電体スタックが形成及びパターン化されてメモリセル領域においてのみ残るようにされる。図３Ｂに示す１つの実施形態では、ONO電荷トラッピング誘電体スタック３０６は、トンネリング層３０４Ａ、電荷トラッピング層３０４Ｂ及びブロッキング層３０４Ｃを備える。トンネリング層３０４Ａは、高ゲートバイアス状態において電荷キャリアが電荷トラッピング層内にトンネリングすることを許容しつつ低ゲートバイアス状態においては漏出に対しての適切な障害を維持するような任意の物質及び任意の厚さであることができる。特定の実施形態では、トンネリング層３０４Ａは、およそ１．５nm〜３．０nmの物理的厚さを有する、二酸化ケイ素（SiO2）、酸窒化ケイ素（SiOxNy(Hz)）、後に窒化される二酸化ケイ素等の周知の誘電体層であるか又は、二酸化ケイ素及び窒化ケイ素（Si3N4）若しくは酸窒化ケイ素で構成されたスタック誘電体である。別の実施形態では、トンネリング層３０４Ａは、窒化ケイ素より高い誘電率を有する誘電体層で構成され、これには酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンが含まれるがこれらには限定されない。
SONOS装置３００の電荷トラッピング層３０４Ｂは、任意の周知の電荷トラッピング材料をさらに含むことができ、電荷を蓄積すること及び装置の閾値電圧をモジュレートするのに適した任意の厚さを有することができる。特定の実施形態では、電荷トラッピング層３０４Ｂは、窒化ケイ素、ケイ素リッチな窒化ケイ素、又は酸窒化ケイ素である。１つの特定の実施形態では、トラッピング層３０４Ｂは、トラッピング層の厚み方向において均質ではないストイキオメトリを有する。例えば、電荷トラッピング層３０４Ｂは、ケイ素、酸素及び窒素に関して異なる組成を有する少なくとも２つの酸窒化ケイ素層をさらに含むことができる。１つの特定の実施形態では、電荷トラッピング層３０４Ｂ内のボトム酸窒化物は、高いケイ素濃度と高い酸素濃度と低い窒素濃度を有する第１の組成を有し、これによって酸素リッチな酸窒化物が提供される。
ここにおいては、「酸素リッチ」及び「ケイ素リッチ」との用語は、化学量論的な窒化ケイ素、即ち（Si3N4）との構成を有しており屈折率（RI）がおよそ２．０であるような慣用されている「窒化物」との関係で相対的に論じられている。したがって、「酸素リッチ」な酸窒化ケイ素については、化学量論的な窒化ケイ素から離れてより高い重量％のケイ素及び酸素（即ち、窒素を減少させる状態）の量に向かって行く。したがって、酸素リッチな酸窒化ケイ素膜は二酸化ケイ素により似ており、RIは純粋な二酸化ケイ素の１．４５に向かって減少している。同様に、「ケイ素リッチ」と形容される膜は、化学量論的な窒化ケイ素から離れてより高い重量％のケイ素量に向かうのであって、「酸素リッチ」な膜に比べてより少ない量の酸素を有する。したがって、ケイ素リッチな酸窒化ケイ素膜は、シリコンにより似ており、RIは純粋なシリコンの３．５に向かって増加している。
ボトム酸窒化ケイ素は、物理的な厚さを２．５nm〜４．０nmとすることができ、これは１．５nm〜５．０nmのEOTに対応する。電荷トラッピング層３０４Ｂは、高いケイ素濃度、高い窒素濃度及び低い酸素濃度を有するトップ酸窒化ケイ素をさらに含むことができ、これによってケイ素リッチな酸窒化ケイ素が提供される。この第２の酸窒化ケイ素は、電荷トラッピング層３０４Ｂについては物理的な厚さを４．０nm〜６．０nmとして、ネットでの物理的厚さを９〜１１nmとすることができる。第１の酸窒化ケイ素の酸素リッチなストイキオメトリが窒化ケイ素よりは二酸化ケイ素により似ているため、トンネリング層３０４Ａとの関係で良質なインターフェースが提供される。１つのこのような実施形態では、酸素リッチな酸窒化物の構成が、１．７〜１．９の範囲に入るRIを結果的にもたらし、好ましくはRIがおよそ１．８となる。さらなる実施形態では、ケイ素リッチな酸窒化物の構成は、１．８〜２．０の範囲に入るRIを結果的にもたらし、好ましくはRIがおよそ１．９となる。
１つの実施形態では、複数の窒化ケイ素若しくは酸窒化ケイ素の電荷トラッピング層が、低圧CVDプロセスにおいて、シラン（SiH4）、ジクロロシラン（SiH2Cl2）、テトラクロロシラン（SiCl4）若しくはBTBAS（Bis-TertiaryButylAmino Silane）等をケイ素源として、N2、NH3、N2O若しくは三酸化窒素（NO3）等を窒素源として、並びに、O2やN2O等の酸素含有気体を用いて、形成される。
１つの好適例では、基板を堆積チャンバ内に配置して、所望のガス混合比を得られるようにジクロロシラン（SiH2Cl2）等のシリコンプリカーサと混合したアンモニア（NH3）ガス及び亜酸化窒素（N2O）のフローレートを調整して、まず酸素リッチな酸窒化物膜を形成して次いでケイ素リッチな酸窒化物膜を形成することによって、トンネリング層の上に酸窒化ケイ素電荷トラッピング層を堆積させることができる。「酸素リッチ」及び「ケイ素リッチ」の用語が化学量論的なSi3N4膜との関係で相対的なのと同様に、これらの膜の形成は一般的にCVD手法において化学量論的な（Si3N4）を得るために用いられるSiH2Cl2:NH3についての３：１の体積流量比を元に特徴付けることができる。したがって、酸素リッチな酸窒化物膜は、ケイ素リッチな酸窒化物膜に用いられるのよりは相対的に高い酸化剤（例えば、N2O）についての体積流量を用いて形成される。また、酸素リッチな及びケイ素リッチな膜は、相対的に高いシリコンプリカーサ（例えば、SiH2Cl2）についての体積流量を用いて形成される。
特定のバッチプロセス実施形態では、N2O、NH3及びSiH2Cl2を含むプロセスガスを導入して、チャンバチャンバ圧力をおよそ５〜５００mTorrの範囲に維持して、並びに、およそ２．５〜２０分間の期間にわたって基板４００の温度をおよそ７００〜８５０°Ｃの範囲に維持することによって、酸素リッチな酸窒化物膜を形成する。好適例では、プロセスガス混合体は、およそ１：１〜３：１（N2O:NH3）の高い体積流量比でもたらされるN2O及びNH3を含み、また、SiH2Cl2対NH3においても高い体積流量比が取られておりおよそ３．５：１〜８：１（SiH2Cl2:NH3）とされる。好適実施形態では、N2O:NH3比はおよそ２：１であり、SiH2Cl2:NH3比はおよそ６：１である。特定の実施形態では、ガスはおよそ５〜２００sccm（standard cubic centimeters per minute）の範囲のフローレートで導入される。
そして、さらなる実施形態では、N2O、NH3及びSiH2Cl2を含むプロセスガス混合体を導入して、チャンバ圧力をおよそ５〜５００mTorrの範囲に維持して、並びに、バッチ炉内においておよそ２．５〜２０分間の期間にわたって基板４００の温度をおよそ７００〜８５０°Ｃの範囲に維持することによってケイ素リッチな酸窒化物膜が形成される。プロセスガス混合体は、およそ１：８〜１：４（N2O:NH3）の体積流量比でもたらされるN2O及びNH3を含み、また、およそ３．５：１〜５：１（SiH2Cl2:NH3）の体積流量比でもたらされるSiH2Cl2及びNH3を伴う。好適実施形態では、N2O及びNH3はおよそ１：５（N2O:NH3）の体積流量比で提供され、SiH2Cl2及びNH3はおよそ４：１（SiH2Cl2:NH3）の体積流量比で提供される。特定の実施形態では、ガスはおよそ５〜２００sccmの範囲のフローレートで導入される。
ONO電荷トラッピング誘電体スタック３０６を完成させるに際して、SONOS装置３００のブロッキング層３０４Ｃは、ゲートスタックの静電容量を大きく減少させずに電荷リークに対しての障害を維持するのに適した任意の厚さを有する任意の周知な物質であることができる。１つの実施形態では、ブロッキング層３０４Ｃは、窒化ケイ素より高い誘電率を有する誘電体層を備え、これは酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、酸窒化ハフニウム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができるがこれらには限定されない。別の実施形態では、ブロッキング層３０４Ｃは、二酸化ケイ素層、酸窒化ケイ素層又は二酸化ケイ素及び窒化ケイ素のスタックであり、物理的な厚さはおよそ３．０nm〜５．０nmである。
ブロッキング層３０４Ｃは、任意の適切な手段によって形成されることができ、例えば熱酸化又はCVD手法がこれに含まれる。好適実施形態では、ブロッキング層は高温CVDプロセスで堆積された膜で形成される。一般的に、堆積プロセスは、SiH4、SiH2Cl2若しくはSiCl4等のケイ素源並びにO2やN2O等の酸素含有気体を堆積チャンバ内に提供して、圧力をおよそ５０mTからおよそ１０００mTにして、およそ１０分からおよそ１２０分間の期間にわたって基板の温度をおよそ６５０°Ｃからおよそ８５０°Ｃに維持することを伴う。好適には、ブロッキング層は、電荷トラッピング層３０４Ｂを形成するのに用いたプロセッシングツールでシーケンシャルに堆積される。より好適には、電荷トラッピング層３０４Ｂ及びトンネリング層３０４Ａを形成したプロセッシングツール内で、オペレーション間の基板の取り出しを伴わずして、ブロッキング層が形成される。
ONO電荷トラッピング誘電体層３０４Ａ、３０４Ｂ及び３０４Ｃが形成されたならば、図３Ｂに示すように、それらはSONOS装置３００内のONO電荷トラッピング誘電体スタック３０６にパターン化される。従来的なリソグラフィ及びエッチング手法を用いて、HV MOS領域３５０やMOS領域３７０等の基板の他の領域から、電荷トラッピング誘電体層を除去することができる。特定の実施形態では、ドライ及びウェットなエッチングの組合せを行って良質なスタック側壁プロファイルを得る。１つのこのような実施形態では、スピンオン型の無機反射防止コーティング（ARC, anti-reflective coating）、ブロッキング層３０４Ｃ並びに誘電体層３０４Ａ及び３０４Ｂがドライエッチングされ、ドライエッチングプロセスは犠牲的誘電体層３０３の上で停止する。続くウェットエッチングオペレーションでは、８０E等のエッチャントが用いられて犠牲的誘電体層３０３を一掃する。本願明細書の他の箇所でも図３Ａのウィンドウ３０５を開けることについて述べているように、ここにおいても、等方性ウェットエッチングがマスクされている領域を侵食する場合がある。この場合、図３Ｂにおいて点線で示されているONO電荷トラッピング誘電体スタック３０６の侵食によって、ONO電荷トラッピング誘電体スタック３０６と犠牲的誘電体層３０３のオーバーラップ量がＤ２に減少する。ONO電荷トラッピング誘電体スタック３０６とウィンドウ３０５のオーバーレイが十分でないと（例えば、Ｄ２がゼロになった場合）、後のプロセスによってSONOS装置３００の基板領域が機能しない状態になる場合がある。したがって、この理由からしても、ウィンドウ３０５とONO電荷トラッピング誘電体スタック３０６の寸法及び配置が重要となる。
モジュール２１０が完了すると、図２Ａの方法は、モジュール２１２へと進み、ここではHV MOS領域３５０及びMOS領域３７０でゲート絶縁層を形成する準備として、フォトレジストのストリッピングによってウェハ上に残った有機残留物又はエッチング副生成物が基板３０２から洗浄される。図２Ａに示す具体的な実施形態では、モジュール２１２は非HFゲート絶縁体用事前洗浄剤を含む。フッ化水素酸（HF）系洗浄剤は、従来的なロジックCMOSプロセスにおいてゲート絶縁体を形成する前に基板３０２から自然酸化物又は化学酸化物を除去するために用いられるが、非揮発性電荷トラッピング誘電体層が既に形成されて実質的に保護されていないままの場合においては不利益をもたらす。
特にスタックがCVDで形成されたブロッキング層３０４Ｃを含む場合、従来的なHF系ゲート絶縁体事前洗浄剤は、ONO電荷トラッピング誘電体スタック３０６をエッチングしてしまうかその質を劣化させてしまう。したがって、図示の実施形態では、モジュール２１２はHFを実質的に伴わない洗浄オペレーションを含む。このような実施形態に関しては、モジュール２１２の後において、基板３０２が自然酸化物又は化学酸化物を保持する場合がある。薄いかつ重要な誘電体層がHF系洗浄剤によって攻撃されてしまうという懸念は、HF系MOSゲート絶縁体事前洗浄を行う前にこのような層（例えば、フラッシュメモリ装置のトンネル酸化物層）をポリシリコンフローティングゲート層で保護する標準的なロジックMOSプロセス及びフラッシュメモリプロセスには当てはまらない。
モジュール２１２の非HF事前洗浄剤は、ピラニア洗浄、オゾン洗浄及びO2若しくはフォーミングガスを備えるプラズマ洗浄等の技術分野において知られている有機残留物を除去するための洗浄手法を含むことができるがこれらには限定されない。非HF事前洗浄剤はRCA標準クリーンI式（SCI, Standard Clean I）クリーンを含むことができ、これは水、過酸化水素及び水酸化アンモニウムの混合物（H2O:H2O2:NH4OH）を含む。堆積酸化物ブロッキング層は典型的には熱的に形成された酸化物層よりも劣った質を有するが故に、CVDで形成されたブロッキング層３０４Ｃは特に誘電体エッチャントの影響を受け易いことに留意されたい。フィルム応力、孔隙率、化学量論又は他の側面のいずれに起因していても、劣った質は、熱的に成長させた誘電体層に比して相対的に高いエッチングレートを伴う。したがって、事前洗浄モジュール２１２において用いられるプロセスは過度に強烈であるべきではない。
例えば、ロジックCMOSにおいてSCI混合物は典型的には5:1:1（H2O:H2O2:NH4OH）の比率で用いられるが、このケミストリは、CVDによる二酸化ケイ素ブロッキング層３０４Ｃをおよそ０．２〜０．３nm／分の平均レートでエッチングするということが分かっている。この名目的なエッチングレートにより懸念となるのはもしかするとSCIケミストリがブロッキング層３０４Ｃを粗くしてしまう作用を持っているということであるかもしれない。この粗さは、RMSラフネス測定値で特徴付けることができる。また、SCIケミストリに関する問題としてはトップ酸化物におけるピンホール欠陥もあり、これはRMSラフネス測定値では検出されない程度の低密度で発生していてもブロッキング層３０４Ｃの質を低下させる場合がある。モジュール２１２において超希釈SCIクリーンを用いることによって、これらの困難性を回避又は相当程度緩和できることが分かった。超希釈SCIは、5:1:1よりも相当程度希釈化されている。例えば、１つの有利な実施形態では、超希釈SCIはおよそ0.001%のNH4OH及び0.1%のH2O2をH2O中に有する。モジュール２１２で示されている非HF事前洗浄においては、超希釈SCIの後にRCA標準クリーン２式（SC2, Standard Clean 2）をさらに行うことができ、これは周知の比率で構成されたH2O:H2O2:HClの混合物で構成される。
代替的な実施形態では、モジュール２１２の非HF事前洗浄は、オゾン処理水クリーニング方法を含むことができる。このような実施形態では、SCI洗浄剤をオゾン処理水で代替して有機質及びエッチング残留物を除去することができる。SCI洗浄剤を除外した後においては、基板には少しのメタルしか残らず、したがってSC2は不要となる。
モジュール２１２の非HF事前洗浄の後、基板３０２の上にロジックMOSゲート絶縁層を形成することができる。ロジックMOSゲート絶縁層は、電荷トラッピング誘電体層３０４Ａ、３０４Ｂ及び３０４Ｃのいずれかについて本願明細書の他の箇所で説明された任意の誘電体物質で構成することができ、特定の実施形態では図３Ｃのゲート絶縁層３１４として熱的に成長させた酸化物が含まれる。シリコン基板３０２を用いる特定の実施形態に関しては、熱的に成長させたゲート絶縁層３１４はケイ素−酸素結合を有する。本願の他の箇所で述べられているように、図１に示す統合されたフローは、ONO電荷トラッピング誘電体スタック３０６の形成を、ロジックMOSゲート絶縁体の形成の前に有利にシーケンスすることによって、ロジックMOSゲート絶縁体の形成を熱的プロセスによって行わせることを通じて、ONO電荷トラッピング誘電体スタック３０６を追加的に再酸化させるという利益をもたらす。ブロッキング層３０４Ｃを再酸化させることによって、CVDで形成されたブロッキング酸化物層を高密度化させ、ブロッキング酸化物の質を向上させ、それによって非揮発性電荷トラップメモリ装置のパフォーマンスを向上させる（例えば、バックインジェクションの減少）という効果がある場合がある。図３Ｃにおいては、フィールド線の追加によってブロッキング層３０４Ｃの再酸化を表している。さらなる実施形態では、ゲート絶縁層３１４の形成は、図３Ｃに示す電荷トラッピング層３０４Ｂの一部若しくは全部等の電荷トラッピング層の一部若しくは全部の酸化若しくは再酸化をさらに伴うことができ、これにより電荷トラッピング層３０４Ｂ内に勾配のついたバンドギャップを得ることができる。このような勾配のついたバンドギャップは、非揮発性電荷トラップメモリ装置のパフォーマンスをさらに向上させることができる。ブロッキング層３０４Ｃの堆積の後のこのような目的のための再酸化は、酸化剤のより制御された拡散を可能とし、薄い電荷トラッピング層３０４Ｂの制御された態様での酸化及び再酸化を可能とすることができる。
一般に、ゲート絶縁層３１４の形成は、酸素（O2）、亜酸化窒素（N2O）、酸化窒素（NO）、オゾン（O3）及び蒸気（H2O）等の酸化ガスの雰囲気下で基板３０２を加熱する任意の従来的ゲート酸化プロセスを含むことができる。１つの実施形態では、ゲート酸化プロセスは、ブロッキング層３０４Ｃが堆積される温度よりも高い温度で行われる。特に有利な実施形態では、希釈ウェット酸化が用いられてゲート絶縁層３１４が形成される。希釈ウェット酸化は、H2:O2比が１〜１．３の間であるという点において、従来的なウェット酸化と区別可能である。１つの具体的な実施形態では、温度が８００°Ｃ〜９００°Ｃの間で、H2:O2比をおよそ１．２として希釈酸化を行う。さらなる実施形態では、希釈酸化の持続時間を、基板３０２がシリコンの場合に二酸化ケイ素が５．０nm〜１５．０nm成長することができる長さの時間とする。１つのこのような実施形態では、シリコン基板の上で二酸化ケイ素層がおよそ１０nm〜１．１nm成長するのに足りる持続時間が用いられる。このような希釈ウェット酸化プロセスは、堆積されたブロッキング層３０４Ｃを有利に再酸化し、及び、電荷トラッピング層３０４Ｂの一部をさらに酸化若しくは再酸化することができる。
事前洗浄モジュール２１２の後において基板３０２上に自然酸化物又は化学酸化物が残る場合、基板３０２内の自然酸化物又は化学酸化物の下にあるシリコンの一部を消費することによって、熱酸化プロセスが二酸化ケイ素で構成されるゲート絶縁層３１４を形成する。したがって、複数の厚さをMOSゲート絶縁層に用いる場合、例えばHV MOSトランジスタ３０５の領域において第１の厚さを適用し、MOSトランジスタ３０７の領域において第２の厚さを適用する場合、より小さい厚さの追加的ゲート絶縁層を形成する前に、図２Ａのモジュール２１４にて最も厚いゲート絶縁層を先に形成するのが有利である場合があり、これに関しては、ONO電荷トラッピング誘電体スタック３０６を形成した後に生じた任意の自然酸化物又は化学酸化物が完全に消費されるようにし、及び、MOS装置に対して自然酸化物が及ぼす電気的な影響がより大きなゲート絶縁層厚みによって減少されるようにする。
図２Ａに示す１つの実施形態では、異なる組成及び／又は厚さのゲート絶縁層がプロセスにて形成されるべき場合、方法２００はモジュール２１８へと進む。モジュール２１８では、図３Ｄにおいてのフォトレジスト層３１８が堆積されてパターン化されて、次の絶縁体物質及び／又は絶縁体厚さを有すべき基板３０２上の領域の上に開口部３１９が形成される。モジュール２２２においては、図３Ｄに示すゲート絶縁層３１４等のそれまでに形成したゲート絶縁層を選択的に除去して基板３０２を露出させる。モジュール２１８及び２２２においては、モジュール２０５との関係で説明したもの等のような、従来的なリソグラフィ及びエッチング手法を用いることができる。
ゲート絶縁層の除去に続いて、基板３０２に対して事前洗浄を行うことができる。例えば、モジュール２２４においては、フォトレジスト層３１８がONO電荷トラッピング誘電体スタック３０６を保護している間に、仮にフォトレジスト層３１８の保護が無かったとした場合にONO電荷トラッピング誘電体スタック３０６に悪影響を及ぼし得るであろう洗浄を、行うことができる。特定の実施形態では、モジュール２２４における洗浄が行われないものの、いずれの場合であってもモジュール２２６でフォトレジスト層３１８は、ゲート絶縁層の選択的除去に続いて、例えば従来的なピラニア洗浄及び／又はプラズマアッシングオペレーション等によってストリップされる。
ONO電荷トラッピング誘電体スタック３０６がパターン化されて、及び、ゲート絶縁層３１４がパターン化されたならば、別のゲート絶縁層の形成の準備のために、非HF事前洗浄モジュール２１２を反復することができる。超希釈SCIクリーン等、モジュール２１２について他の箇所で説明した任意のプロセスをこの段階で行って、開口部３１９内での追加的なゲート絶縁層の形成の準備として基板３０２を洗浄することができる。モジュール２１２の後、モジュール２１４にてゲート絶縁層３２０等のゲート絶縁層を形成することができる。ゲート絶縁層３２０は、ゲート絶縁層３１４との関係で説明した任意の物質であることができるが必ずしもゲート絶縁層３１４と同じ物質であることを要さない。１つの特定の実施形態では、ゲート絶縁層３２０は、二酸化ケイ素で構成される熱的に成長された層である。さらなる実施形態では、ゲート絶縁層３２０は、MOSトランジスタ３７０の場合のように基板３０２の第３の領域の上に形成され、HV MOSトランジスタ３５０の場合のように基板３０２の第２の領域の上に形成されたゲート絶縁層３１４よりも薄い。１つのこのような実施形態では、二酸化ケイ素で構成されるゲート絶縁層３２０が厚さおよそ３．０nm〜８．０nmとして形成され、その一方ゲート絶縁層３１４が５〜１５nm程とされる。ゲート絶縁層３１４の形成に関してモジュール２１４について本願の他の箇所で述べられた任意のプロセスを、ゲート絶縁層３２０の形成に用いることもできる。また、ゲート絶縁層３１４の形成について述べているのと同じように、ゲート絶縁層３２０の形成中においてブロッキング層３０４Ｃ及び電荷トラッピング層３０４Ｂを再酸化することができる。なお、ここでの再酸化は、ゲート絶縁層３１４の形成において起きるそれよりも小規模であることがあり、特にゲート絶縁層３２０がゲート絶縁層３１４よりも薄く形成される場合においてはこれが妥当し、或いは、ゲート絶縁層３１４の実施形態との関係で説明した希釈蒸気酸化によってゲート絶縁層３２０が形成された場合にこれが妥当する。
必要に応じて、モジュール２１８、２２２、２２４、２２６、２１２及び２１４を任意の回数反復して、図３Ｃ〜図３Ｅに示すような２以上の厚さのゲート絶縁層を提供することができる。このようにして、回ごとに逐次薄くなっていくゲート絶縁層を形成することができる。例えば、ゲート絶縁層３１４及びゲート絶縁層３２０よりも薄い第３のゲート絶縁層を厚さ２．０nm〜３．５nmとして形成することができる。
ゲート絶縁層３１４等の少なくとも１つのMOSゲート絶縁層を形成した後、図２Ａに示す実施形態はモジュール２２８へと進む。モジュール２２８においては、ゲート絶縁層３１４及びONO電荷トラッピング誘電体スタック３０６は窒化される。MOSゲート絶縁体を窒化するのに加えて、この窒化プロセスはONO電荷トラッピング誘電体スタック３０６に窒素を組み込む役割を果たし、スタック内（例えば、誘電体層３０４Ｃと３０４Ｂとの間）のインターフェースの質を向上させる役割を果たす。この窒化プロセスは、特定の実施形態では、およそ４〜１０重量％の窒素をブロッキング層３０４Ｃに組み込むことができる。特定の実施形態では、窒化プロセスは基板３０２を窒素含有雰囲気下でおよそ９００〜１１００°Ｃの範囲で加熱することを含む。
１つの実施形態では、ONO電荷トラッピング誘電体スタック３０６の窒化は、ゲート絶縁層（例えば、ゲート絶縁層３１４又はゲート絶縁層３２０）の形成ステップの一環として行われる。したがって、図２Ａのモジュール２１４及び２２８は別個のプロセス機材にて行われる必要があるわけではなく、単一のプロセスレシピ内の別個のステップとして行われることで足りる。特定の実施形態においてこの窒化プロセスは、ブロッキング層３０４Ｃにおよそ４〜１０重量％の窒素を、ゲート絶縁層３１４及び／又はゲート絶縁層３２０におよそ４〜１０重量％の窒素を、組み込むことができる。１つのこのような実施形態では、窒化モジュール２２８のためにCVD炉が用いられるのであり、窒化の持続時間を５分〜１０分の間とすることができる。別の実施形態では、窒化モジュール２２８のために単一ウェハツールを用いることができ、ゲート絶縁層及びONO電荷トラッピング誘電体スタック３０６を窒素含有雰囲気に、およそ３０秒から６０秒の範囲の持続時間にわたってさらすことができる。
ある実施形態では、窒素含有雰囲気は、窒素（N2）、亜酸化窒素（N2O）、二酸化窒素（NO2）、酸化窒素（NO）及びアンモニア（NH3）等のガスで構成されるがこれらには限定されない。また別の実施形態では、水素が重水素で置換されたガスの導入を通じて、窒素含有雰囲気が重水素をさらに伴っており、例えばNH3がND3に置換されている場合が含まれる。水素を重水素で置換することによってSiのダングリングボンドを有利に不動態化できる場合があるため、NBTI（Negative Bias Temperature Instability、負バイアス温度不安定性）寿命等の非揮発性電荷トラップメモリ装置のパラメトリックスを向上させ得る。
別の特定の実施形態では、モジュール２２８での窒化は、最後のゲート絶縁層が形成された後、例えばゲート絶縁層３１４及びゲート絶縁層３２０が形成された後に初めて行われる。したがって、図３Ｆのフィールド線で表されているように、一回の窒化プロセスによってONO電荷トラッピング誘電体スタック３０６、ゲート絶縁層３１４及びゲート絶縁層３２０が窒化される。このような実施形態では、一回的な窒化によって、統合化された方法２００のサーマルバジェットが最小化されるとの前述した利益が得られる。
別の実施形態では、モジュール２２８の窒化プロセスは第１のゲート絶縁体が形成された後、例えばゲート絶縁層３１４の形成後、に初めて行われる。このような実施形態では、ONO電荷トラッピング誘電体スタック３０６は、ゲート絶縁層３１４と共に窒化される。第１のゲート絶縁体の後に初めて窒化を行うことにより、HV MOSトランジスタ３５０のための領域等の基板３０２の上に作製されたロジックMOS装置の幾つかが窒化されたゲート絶縁層を有すると共に、MOSトランジスタ３７０のための領域等の領域においての他のものはそれを有さないことが可能となる。
第１のゲート絶縁体が形成された直後に窒化を行う実施形態では、ゲート絶縁層３２０等の後のゲート絶縁層を形成する前に行う後続のHF系洗浄への露出に関しての、ONO電荷トラッピング誘電体スタック３０６の耐性を向上させることできる場合がある。１つの特定の実施形態では、およそ５．０nm〜１５．０nmの厚さの二酸化ケイ素のゲート絶縁層３１４が（基板３０２上の自然酸化物の下のシリコンを消費しながら）形成されて、モジュール２２８の窒化が行われて、窒化されたONO電荷トラッピング誘電体スタック３０６が露出されている状態で希釈HF系洗浄が行われ、並びに、基板３０２の自然酸化物又は化学酸化物の厚みをあまり消費しないで厚さ２．０nm〜８．０nmの二酸化ケイ素のゲート絶縁層３２０が形成される。この特定の実施形態において、厚いMOSゲート絶縁層形成プロセスの一部たり得るモジュール２２８の窒化オペレーションは、ONO電荷トラッピング誘電体への悪影響を最小化した上で、より重要な薄いMOSゲート絶縁層形成プロセスに希釈HF系事前洗浄ケミストリを用いることを可能にする。さらに別の実施形態では、回を追って形成されていく各ゲート絶縁体は、ONO電荷トラッピング誘電体スタック３０６が複数回の窒素アニーリングにさらされるようなモジュール２２８の窒化プロセスを伴う。
図２Ａのモジュール２２８の窒化の後、方法２００はモジュール２３０へと進む。モジュール２３０では、図３Gに示すように、ONO電荷トラッピング誘電体スタック３０６並びにゲート絶縁層３１４及び３２０の双方の上にゲート層３３０が堆積される。ゲート層は、従来的に知られている任意のプロセスを用いて形成されることができる。ゲート層は、技術分野でゲート層に用いられている任意の電導体又は半導体物質であることができる。１つの実施形態では、ゲート層３３０は、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、これらのシリサイド、これらの窒化物、及びこれらの炭化物等のメタルを含むがこれらには限定されない。
別の実施形態では、ゲート層３３０はポリシリコン（p-silicon）である。さらなる実施形態では、ポリシリコンゲート層３３０はデュアルドープされて、第１の及び／又は第２のゲート絶縁層（３１４、３２０）の第１の部分においてはN+伝導性を有するようにされてHV NMOS及び／又はNMOSトランジスタをそれぞれ形成し、また他方で、第１の及び／又は第２のゲート絶縁層（３１４、３２０）の第２の部分においてはP+伝導性を有するようにされてHV PMOS及び／又はPMOSトランジスタをそれぞれ形成するようにされることができる。さらなる実施形態では、ポリシリコンゲート層３３０は、SONOS装置３００内においてN+又はP+伝導性を有するようにドープされることができる。したがって、デュアルドープされたポリシリコンは、P+ポリシリコンゲートをN型SONOSメモリ装置上に形成することができる。P+ポリシリコンゲートはN+ポリシリコンゲートよりもおよそ１eV高いフェルミレベルを有するため、N型SONOS装置チャネルでのP+ポリシリコンゲートのより大きな作用によって、N+ポリシリコンゲートを有するN型SONOS装置との対比では、ONO電荷トラッピング誘電体スタック３０６に入っていく電荷キャリアの個数が減少し、信頼性が向上し得る。
図３Ｈにさらに示すように、SONOS装置３００の基板領域の上にSONOSゲート電極がパターン化され、その一方で、HV MOSトランジスタ３５０及びMOSトランジスタ３７０の基板領域上にそれぞれHV MOSゲート電極３５８及びMOSゲート電極３７８がパターン化される。特定の実施形態では、ONO電荷トラッピング誘電体スタック上で停止するドライエッチングを用いてSONOSゲート電極のパターニングが行われて、SONOS装置３００の基板半導体が保護される。
そして、図２Ａのモジュール２５５にて従来的なTIP及び／又はHALOインプラントプロセスを行って、軽くドープされたドレイン（不図示）を形成することができる。そして、図３Ｉでさらに示しているように、モジュール２６１にて、SONOSゲート電極３０８の側壁の隣かつONO電荷トラッピング誘電体スタック３０６の上に、側壁スペーサ３０９が形成される。側壁スペーサ３０９は例えば、二酸化ケイ素、酸窒化ケイ素、又は窒化ケイ素で構成され、また、ONO電荷トラッピング誘電体スタック３０６に比べて選択的にパターン化されることができる。そして、図３Jに示すように、ONO電荷トラッピング誘電体スタック３０６を続いてエッチングして、側壁スペーサ３０９とセルフアラインさせて、SONOSゲートスタック３０１の形成を完了させることができる。似たようなプロセスを用いて、HV MOSゲートスタック３５１及びMOSゲートスタック３７１の隣のスペーサ３５９及び３７９をそれぞれ形成することができる。
図４Ａは、図２Ｂのソース／ドレインインプラントモジュール２６３が行われた後の横から見た断面図である。純粋に明確性確保の観点から、ゲートスタック３０１、３５１及び３７１の描写は、図３Ｊの描写に比べて簡略化されている。ここで、SONOS装置３００は、基板３０２内に、チャネル領域とは逆の伝導性を有するソース及びドレインを有する。例えば、本願発明のある実施形態によれば、ソース及びドレイン４１０はN型ドープを受けており、他方、基板３０２のチャネル領域はP型ドープを受けている。１つの実施形態では、基板３０２は、ホウ素濃度が１×１０１５〜１×１０１９ atoms／cm3の範囲にあるホウ素でドープされた単結晶シリコンで構成される。別の実施形態では、ソース及びドレイン４１０は、リン又はヒ素でドープされた領域を持ち、N型ドーパントの濃度は５×１０１６〜１×１０２０ atoms／cm3の範囲にある。特定の実施形態では、ソース及びドレイン４１０は、基板３０２内での深さが８０〜２００nmの範囲となる。本願発明の代替的実施形態によれば、ソース及びドレイン４１０はP型ドープを受けており、他方、基板３０２のチャネル領域はN型ドープを受けている。さらに示しているように、図２Ａのモジュール２５５で形成した軽くドープしたソース及びドレイン（LDD）４１１は、側壁スペーサ３０９の下に伸びている。
HV MOSトランジスタ３５０及びMOSトランジスタ３７０の双方は、それぞれLDD４６１及び４８１をも含む。MOSトランジスタ３７０は、側壁スペーサ３７９に隣り合いかつゲートスタック３７１の側壁の下から距離Ｔ１離れている、ソース及びドレイン４８０をさらに含む。ソース及びドレイン４８０は、Ｎ型伝導性を有し、特定の実施形態では、ソース及びドレイン４１０と実質的に同じドーパント濃度を有することができる。もっとも、図４Ａにあるように、モジュール２６３においては、HV MOSトランジスタ３５０はソース及びドレイン４１０、４８０に類似しているソース及びドレインを欠いている。したがって、ソース及びドレイン４１０、４８０のインプラント中においては、HV MOSトランジスタ３５０を、事前にパターン化しておいた感光性マスク又は例えばアモルファスカーボン（非限定的例示）等の周知の非感光性ハードマスクでマスクすることができる。
そして、図２Ｂのモジュール２６４にて多層ライナを形成する。図４Ｂに示すように、基板３０２の上にライナ４８５が形成され、これはSONOS装置３００、HV MOSトランジスタ３５０及びMOSトランジスタ３７０を覆う。図示される特定の実施形態において、ライナ４８５は、ボトムライナ層４８５Ａ及びトップライナ層４８５Ｂを備える多層ライナである。ボトムライナ層４８５Ａ及びトップライナ層４８５Ｂは、一般的に用いられる任意の材料であることができる。好適例においては、トップライナ層４８５Ｂに対して異方性エッチングをボトムライナ層４８５Ａとの関係で選択的に行うことができる。１つのこのような実施形態では、ボトムライナ層４８５Ａは二酸化ケイ素であり、トップライナ層４８５Ｂは窒化ケイ素である。代替的な実施形態では、ボトムライナ層４８５Ａは窒化ケイ素であり、トップライナ層４８５Ｂは二酸化ケイ素である。他の実施形態においては、トップ又はボトム層は、酸窒化ケイ素、炭素ドープ窒化ケイ素、又はホウ素ドープ窒化ケイ素を含むことができる。多層ライナ４８５は本願明細書の他の箇所で説明した統合に関する利点をもたらすが、特定の実施形態では、例えば、二酸化ケイ素層又は窒化ケイ素層で構成される単一層ライナを用いることもできる。
ボトムライナ層４８５Ａを薄くすると、他の装置の側壁の近くに配置されていてもよい側壁スペーサ３０９、３５９及び３７９の側壁に堆積される物質の横方向厚さが有利に減少する。ボトムライナ層４８５Ａが薄いと、基板３０２のいろいろな領域における膜厚の変化をさらに減少させることができるのであり、この利点については本願明細書の他の箇所で説明している。１つのこのような実施形態では、窒化ケイ素のボトムライナ層４８５Ａを、およそ２nmからおよそ１５nmの間の厚さに形成するのであり、好適にはおよそ５nmからおよそ８nmの間とする。本願明細書の他の箇所で説明しているように、スペーサ３５９の側壁に所望の厚さの多層ライナを提供するために、トップライナ層４８５Ｂの厚さを選択できる。１つの実施形態では、二酸化ケイ素のトップライナ層４８５Ｂがおよそ１０nm〜４０nmの間の厚さに形成されるのであり、好適にはおよそ２０nm〜３０nmの間とされる。
多層ライナ４８５の層は任意の周知の手法で堆積されることができ、これには熱酸化、低圧CVD（LPCVD）、プラズマエンハンスドCVD（PECVD）及び当業者に知られているALDプロセスが含まれるがこれらには限定されない。例えば、NH3等の窒素プリカーサ及びシラン（SiH4）、ジクロロシラン（SiH2Cl2）、若しくはBTBAS（bis(tertiary-butylamino) silane）等のシリコンプリカーサを用いて窒化物のボトムライナ層４８５Ａを堆積させることができる。基板の温度を例えばおよそ５５０°Ｃからおよそ８５０°Ｃの間として、堆積チャンバの圧力をおよそ１００mT(millitorr)からおよそ７００mTの間として、堆積オペレーションを行って、上述してきた範囲内の任意の厚さの膜を形成することができる。
似たようにして、ボトムライナ層４８５Ａについて熱酸化若しくは化学酸化を行うことによって、又は、周知のプリカーサを用いるLPCVD等の堆積プロセスを行うことによって、酸化物層のトップライナ層４８５Ｂを形成することができ、上述してきた範囲内の任意の厚さの膜を形成することができる。特定の実施形態では、ボトムライナ層４８５Ａ及びトップライナ層４８５Ｂの双方又は片方を、高度に応力を加えられている膜を生じさせるものとして知られる手法によって、堆積させることができる。このような応力が付加されている膜を伴う実施形態では、後にいずれかの層を除去するのがより早くなり、及び／又は、除去が他方の層との関係若しくは下にある層との関係でより選択的となる場合がある。
図４Ｃで示されているように、モジュール２６５では、トップライナ層４８５Ｂに対して異方性エッチングを行って多層ライナ４８５の下にあるトポグラフィの側壁に沿って使い捨て側壁スペーサ４８６を形成する。ボトムライナ層４８５Ａまで、トップライナ層４８５Ｂは選択的にエッチングされる（即ち、ボトムライナ層４８５Ａはエッチストップを提供する）。１つのこのような実施形態では、トップライナ層４８５Ｂが分離した使い捨て側壁スペーサ４８６に形成された後においても、ボトムライナ層４８５Ａは、基板３０２上において実質的に連続的な膜として残る。
トップライナ層４８５Ｂを異方性エッチングして使い捨て側壁スペーサ４８６を形成するために選択されるプロセスは、選択された材料に左右される。窒化ケイ素のボトムライナ層４８５Ａと二酸化ケイ素のトップライナ層４８５Ｂを用いる特定の実施形態では、ボトムライナ層４８５Ａを通り過ぎてエッチングしないように停止させる程の窒化ケイ素との関係で十分に高い選択性を持つ、例えば四フッ化炭素（CF4）等のようにフッ素系ケミストリを伴うプロセス等の周知のプラズマエッチングプロセスを用いることができる。二酸化ケイ素のボトムライナ層４８５Ａと窒化ケイ素のトップライナ層４８５Ｂを用いる代替的な実施形態では、三フッ化窒素（NF3）等のフッ素系ケミストリ又は塩素系ケミストリ等を用いる周知のプラズマエッチングプロセスの任意のものを用いることができる。
使い捨て側壁スペーサ４８６が形成された後は、モジュール２６７にて、HV MOSトランジスタのためのソース及びドレインを形成することができる。図４Ｄにさらに示す実施形態では、SONOS装置３００及びMOSトランジスタ３７０の上にマスク４９８が形成された後に、ソース及びドレイン４６０がｐ型インプラントを伴って形成される。マスク４９８は、事前にパターン化しておいた任意の周知の感光性マスク材料（例えば、フォトレジスト）又はアモルファスカーボン等の非感光性マスクであることができる。ｐ型ドーパントは、ホウ素種等の技術分野で一般的に用いられる任意のものであることができる。他の実施形態においては、HV NMOSトランジスタ用のｎ型ドーパントが含まれる。
インプランテーションはゲートスタック３５１にセルフアラインされておりかつゲートスタック３５１の側壁から距離Ｔ２オフセットされている。距離Ｔ２は、側壁スペーサ３５９の側壁厚さと、ボトムライナ層４８５Ａの側壁厚さと、使い捨て側壁スペーサ４８６の側壁厚さとを足した和におよそ等しい。図４Ｇに示す実施形態では、HV MOSトランジスタ３５０についての距離Ｔ２は、MOSトランジスタ３７０についての距離Ｔ１より大きい。このようにして、ソース及びドレイン４６０は、Ｔ１より大きい距離Ｔ２だけオフセットされており、LDD４６１の長さが増加している。したがって、図４Ｂのオペレーションにおいて堆積されるトップライナ層４８５Ｂの厚さを予め決定して、適切な横方向幅（厚さ）を有する使い捨て側壁スペーサ４８６を提供することができる。
Ｔ２により表される比較的大きなオフセットによって、ソース及びドレイン４６０からHV MOSトランジスタ３５０のチャネル領域内へのｐ型ドーパント拡散による熱処理中の侵食を減少させることができ、降伏電圧を上げることができる場合がある。図示されている実施形態では、ボトムライナ層４８５Ａを通じてｐ型インプラントを行っている。先述したように、特定の実施形態では、有益なほどに薄いボトムライナ層４８５Ａを用いて、基板３０２の全域にわたってインプラントプロファイルの均質性を向上させる。
ソース及びドレイン４６０の形成の後、マスク４９８は除去されて、SONOS装置３００及びMOSトランジスタ３７０を覆っているボトムライナ層４８５Ａを露出させることができる。そして、モジュール２６８において、また図４Ｅでさらに示しているように、使い捨て側壁スペーサ４８６を除去することができる。使い捨て側壁スペーサ４８６の除去は、隣り合うロジック装置及び非揮発性電荷トラップメモリ装置間の間隔を有利に増加させる場合があり、これによってより高密度な装置の集積（即ち、より小さな装置ピッチ）を可能とし得る。このことは、メモリセルアレイ等の密集して配置されたSONOS装置のアレイの一部となり得るSONOS装置３００にとって特に有益である。使い捨て側壁スペーサ４８６の除去は、高密度のSONOS装置及びロジック装置の上に堆積されたILD層の段差被覆を向上させ得る。
使い捨て側壁スペーサ４８６の除去はマスクドプロセスによることができ、このようなプロセスでは例えばSONOS装置３００から使い捨て側壁スペーサ４８６が除去されるもHV MOSトランジスタ３５０においては同スペーサが保持される。しかし、図示されている実施形態では、使い捨て側壁スペーサ４８６は基板３０２の全域にわたって非マスクドエッチングプロセスにて除去される。図示されているように、エッチングプロセスはボトムライナ層４８５Ａとの関係で選択的である（即ち、ボトムライナ層４８５Ａが、使い捨て側壁スペーサ４８６を除去するために用いられるエッチングプロセスに関してのエッチストップとして機能する）。ボトムライナ層４８５Ａの保護によって、基板半導体及び浅型トレンチアイソレーション（STI, shallow trench isolation）等の基板絶縁体は、使い捨て側壁スペーサ４８６を除去するために用いられるプロセスから保護される。STIがゲートスタック３０１の幅とあう所にて形成される隅（不図示であり、図４Ｅの平面外にある）に対して行う処理が、SONOS装置３００のパフォーマンスに大きな影響を与え得るということが分かったので、この領域を、使い捨て側壁スペーサの除去のために用いられるプロセスにさらさないのが有利である。
ボトムライナ層４８５Ａがエッチストップ層として機能することによって、使い捨て側壁スペーサ４８６の除去処理中に基板３０２、SONOSゲート電極３０８、HV PMOSゲート層３５８、NMOSゲート層３７８並びに側壁スペーサ３０９、３５９及び３７９は、保護されたままとなる。これら構造が保護されているため、使い捨て側壁スペーサ４８６（即ち、トップライナ層４８５Ｂ）の材質的組成は、ゲート電極３０８、３５８、及び３７８並びに側壁スペーサ３０９、３５９及び３７９の材質とは独立の関係になる。
具体的な実施形態で用いられる材料に応じて、使い捨て側壁スペーサ４８６を、周知のウェット化学又はドライエッチングプロセスで除去することができる。１つの実施形態では、使い捨て側壁スペーサ４８６が二酸化ケイ素である場合（すなわち、トップライナ層４８５Ｂが二酸化ケイ素である場合）、フッ化水素酸（HF）系ウェット化学エッチングを行って、窒化ケイ素のボトムライナ層４８５Ａに対して選択的に使い捨て側壁スペーサ４８６を除去することができる。代替的な実施形態では、窒化ケイ素のボトムライナ層４８５Ａとの関係で高い選択性を示すと広く知られているような等方性ドライエッチングプロセスを用いることができる。使い捨て側壁スペーサ４８６が窒化ケイ素である場合（即ち、トップライナ層４８５Ｂが窒化ケイ素である場合）の他の実施形態では、加熱リン酸（H3PO4）系ウェット化学エッチングを行って、二酸化ケイ素のボトムライナ層４８５Ａに対して選択的に使い捨て側壁スペーサ４８６を除去することができる。代替的な実施形態では、二酸化ケイ素のボトムライナ層４８５Ａとの関係で高い選択性を示すと広く知られているような等方性ドライエッチングプロセスを用いることができる。
使い捨て側壁スペーサ４８６の除去の後、モジュール２６９にてボトムライナ層４８５Ａを除去して、モジュール２７０におけるシリサイド化又はサリサイド化（salicidation, self-aligned silicidation）の準備として、SONOS装置又はロジック装置の双方又は片方のソース及びドレイン領域を露出させることができる。１つの実施形態では、ボトムライナ層４８５Ａに対してのブランケットストリップを行って全装置のソース及びドレインを露出させることができる。このような実施形態では、好ましくはストリッププロセスがSTI comer、ゲート電極３０８、３５８及び３７８並びに側壁スペーサ３０９、３５９及び３７９との関係で選択的である。もっとも、図４Ｆでは、ボトムライナ層４８５Ａに対してのパターン化エッチングを用いる代替的な実施形態を示す。パターン化エッチングにより、シリサイドが望まれる装置のソース及びドレインのみが剥き出しになる。このようにして、ボトムライナ層４８５Ａは装置に合わせたシリサイド化をさらに提供することができる。
前述したように、シリサイド化プロセスが応力を誘起し得るので、シリサイドはSONOS装置３００のパフォーマンスと信頼性に悪影響を与える場合がある。したがって、装置に合わせたシリサイド化プロセスを用いるのが、MOSトランジスタ３７０等のシリサイドコンタクトを有するロジック装置をSONOS装置３００等のシリサイドフリーなコンタクトを有する非揮発性電荷トラップメモリ装置と統合するのに有利となり得る。同様にHV MOSトランジスタ３５０等のHV MOS装置は、シリサイド化されている又はシリサイドフリーなコンタクトを含むことができる。図４Ｅに示すように、LDD領域４６１は、側壁スペーサ３５９及びボトムライナ層４８５Ａ（即ち、使い捨て側壁スペーサ４８６が除去された箇所の下）を超えて伸びているのであり、この露出しているLDD領域の上にシリサイドを形成するのは望ましくない場合がある。
図４Ｆで示すように、１つの実施形態では、マスク４９９がSONOS装置３００及びHV MOSトランジスタ３５０の上に形成される。マスク４９９は、周知の任意の感光性マスク素材（例えば、フォトレジスト）又はアモルファスカーボン等の非感光性マスクであることができ、これはまずパターン化される。ボトムライナ層４８５Ａをエッチングして、後のシリサイド化のためにMOSトランジスタ３７０の領域を露出させることができる。ボトムライナ層４８５Ａの除去は、材料の組成に応じて、任意の周知な手段によって行うことができる。好ましくは、除去プロセスは半導体基板３０２及びSTI（不図示）との関係で選択的であるべきである。さらに好ましくは、ゲート層３７８及び側壁スペーサ３７９との関係で選択性を有することができる。窒化ケイ素のボトムライナ層４８５Ａを用いる１つの特定の実施形態では、リン酸系のウェット化学エッチングが用いられる。二酸化ケイ素のボトムライナ層４８５Ａを用いる代替的な実施形態では、HF系のウェット化学エッチングを用いることができる。ボトムライナ層４８５Ａの厚さが比較的小さいため、エッチング及びオーバーエッチングの時間は短時間にとどめて下にある層の侵食を回避することができる。また、高度に応力が与えられているボトムライナ層４８５Ａを有する前述の実施形態では、ウェット化学エッチングのレートが大幅に高められている場合がある。さらに別の実施形態では、周知のプロセスパラメータを用いるドライプラズマエッチングを用いてボトムライナ層４８５Ａのマスクされていない部分を除去することもできる。そして、マスク４９９を除去することができる。
そして、図４Ｇに示すように、露出されているシリコンがある領域に対してシリサイドプロセスを行うことができる。シリサイドプロセスは、技術分野において慣用される任意のものであることができ、典型的には事前洗浄エッチング、コバルト若しくはニッケルのメタル堆積、アニーリング及びウェットストリップを含むことができる。図示のように、ボトムライナ層４８５ＡによってSONOS装置３００及びHV装置（例えば、MOSトランジスタ３５０）からブロックされている間に、露出されているゲート層３７８及び露出されているソース及びドレイン領域の上にシリサイド領域４８２を形成することができる。
１つの実施形態では、図４Ｇに示すオペレーションの後、処理は図５に示すようにボトムライナ層４８５Ａの除去及びILD層５０４の堆積へと進む。このような実施形態は、後に行われるコンタクトエッチングを簡略化するという利点を有する。なぜならば、ILD層５０４をエッチングすることによって、ソース及びドレイン４１０、ソース及びドレイン４６０、並びに、MOSトランジスタ３７０のシリサイド領域４８２が剥き出しになるからである。この実施形態では、シリサイドを有する装置を、事前にパターン化しておいた周知の感光性マスク材料（例えば、フォトレジスト）又はアモルファスカーボン等の非感光性マスクでマスクすることができる。ボトムライナ層４８５Ａを除去するのに用いるプロセスがシリサイドとの関係で非選択的である場合、シリサイド化された装置（例えばMOSトランジスタ３７０）をマスキングすることは有益である。そうでない場合、ボトムライナ層４８５Ａについてブランケットストリップを行うことができる。そして、非シリサイド化SONOS装置３００、非シリサイド化HV MOSトランジスタ３５０及びシリサイド化MOSトランジスタ３７０の上にILD５０４を堆積させることによってバックエンドインターコネクトプロセスを開始することができる。
図６Ａに示す代替的な実施形態では、図４Ｇに示すオペレーションの後、処理はボトムライナ層４８５Ａ及びシリサイド領域４８２の上にILD層を堆積させるステップへと進む。このような実施形態では、ボトムライナ層４８５ＡはバックエンドILDの一環として組み込まれ、後ほどシリサイド領域４８２との関係で選択性を有するエッチングステップでのコンタクトエッチングにおいて除去される。窒化ケイ素のボトムライナ層４８５Ａを用いる特定の実施形態では、ボトムライナ層４８５Ａをセルフアラインドコンタクト（SAC）エッチングにおいてさらに利用することができる。SACエッチングは、窒化ケイ素との関係で高度の選択性を有するエッチングレシピを用いるのであり、コンタクト寸法を、リソグラフィ的にプリントされる寸法から、ボトムライナ層４８５Ａによって覆われる隣り合う装置間の物理的間隔へと縮小させることができる。
図６Ａでさらに示すように、ボトムライナ層４８５Ａ及びシリサイド領域４８２の上に堆積されたILD層は、応力誘起層５０４Ａを含むことができる。応力誘起層５０４Ａは、ロジック装置のチャネル領域に応力を作用させるのに適した任意の物質及び任意の厚さであることができる。応力誘起層５０４Ａは、MOSトランジスタ３７０等のロジック装置のキャリア移動度及びドライブ電流を有利に増加させることができる。本願発明の実施形態によれば、応力誘起層５０４ＡはMOSトランジスタ３７０の上に直接的に堆積される。１つの実施形態では、応力誘起層５０４Ａは、およそ２０〜１００ナノメータの範囲の厚さになるまで堆積され、また、窒化ケイ素、酸窒化ケイ素、炭素ドープ窒化ケイ素、若しくはホウ素ドープ窒化ケイ素等の物質で構成されるがこれらには限定されない。特定の実施形態では、応力誘起層５０４Ａは引張応力を誘起する層である。
応力誘起層５０４ＡがSONOS装置３００内に望まれざる応力をもたらしてパフォーマンスと信頼性の低下をもたらし得るため、ボトムライナ層４８５Ａは応力誘起層５０４Ａに対抗する向きの応力を誘起するような条件下で堆積されていることができる。特定の実施形態では、ボトムライナ層４８５Ａは、応力誘起層５０４Ａ内での引張応力に対抗する圧縮応力を誘起することができる。１つのこのような実施形態では、ボトムライナ層４８５Ａの応力がSONOS装置３００に課される累積的応力を、ボトムライナ層４８５Ａがなかった場合に応力誘起層５０４Ａがもたらすであろう量の半分以下まで緩和する。したがって、ボトムライナ層４８５Ａは、SONOS装置３００とMOSトランジスタ３７０等のロジック装置の統合のための、選択的シリサイド化及び選択的応力誘起の双方をもたらすことができる。そして、図４でさらに示すように、ILD層５０４Ｂを応力誘起層５０４Ａの上に堆積させて、従来的なバックエンドインターコネクトプロセスの一環として平坦化することができる。
さらに別の実施形態では、図６Ｂに示すように、ボトムライナ層４８５Ａは、SONOS装置３００及びHV MOSトランジスタ３５０の上から応力誘起層５０４Ａを除去するためのエッチングストップを提供することができる。応力誘起層５０４Ａの、非揮発性電荷トラップメモリ装置（例えば、SONOS装置３００）の上にある部分は、ボトムライナ層４８５Ａとの関係で選択性を有するリソグラフィ及びエッチングプロセスによって除去することができる。１つの実施形態では、応力誘起層５０４Ａの、MOSトランジスタ３７０の上にある部分が、まずパターン化されたフォトレジスト層でマスクされ、そして、応力誘起層５０４Ａの、SONOS装置３００の上にある部分が、熱されたリン酸を用いるウェットエッチングプロセス或いは従来的なドライエッチングプロセス等を含むがこれらには限定されない手法によって除去される。
ボトムライナ層４８５Ａが二酸化ケイ素である場合、応力誘起層５０４Ａはボトムライナ層４８５Ａとの関係で高い選択性をもって除去されることができる。窒化ケイ素のボトムライナ層４８５Ａを用いる他の実施形態では、応力誘起層５０４Ａのより高い応力がボトムライナ層４８５Ａに選択性をもたらす場合がある。したがって、ボトムライナ層４８５Ａは、その下にある構造に対して、応力誘起層５０４Ａに対してパターニングが行われる間において、保護を提供することができる。代替的な実施形態では、応力誘起層５０４Ａを除去することによってボトムライナ層４８５Ａも除去されることになる。
図６Ｂに示すように、応力誘起層５０４Ａがボトムライナ層４８５Ａとの関係で選択的に除去される場合（例えば、応力誘起層５０４Ａが、SONOS装置３００又はHV MOSトランジスタ３５０のパフォーマンスに悪影響を与えるのを防止することを狙う場合）、さらなるバックエンドインターコネクト処理に備えるために、ILD層５０４Bを、ボトムライナ層４８５Ａ及び応力誘起層５０４Ａの双方の上に堆積させることができる。
実施及び代案について
別の観点においては、本願の開示はマルチゲート又はマルチゲート−表面メモリ装置に関係しており、基板の表面の上又は上方に形成されたチャネルの２以上の面上にある電荷トラッピング領域及びこれを作製する方法が含まれる。マルチゲート装置には、平面型及び非平面型の装置の両者が含まれる。平面マルチゲート装置（不図示）は、一般的にダブルゲート平面型装置を含み、これにおいては、幾つかの第１の層が堆積されて後に形成されるチャネルの下に第１のゲートが形成され、また、その上に幾つかの第２の層が堆積されて第２のゲートが形成される。非平面マルチゲート装置は、一般的に、基板の表面の上又は上方に形成されておりかつ３つ以上の側面においてゲートによって囲まれている水平又は垂直チャネルを含む。
図７Ａは非平面マルチゲートメモリ装置７００の１つの実施形態を示すものであり、同装置には基板の第１の領域の上に形成された電荷トラッピング層及びその隣に一体的に第２の領域で形成されたMOS装置７０１が含まれる。図７Ａを参照するに、通例finFETと称されるメモリ装置７００は、メモリ装置のソース７０８及びドレイン７１０を接続する基板７０６上の面７０４の上にある半導体物質の薄い膜又は層から形成されるチャネル７０２を含む。チャネル７０２は３つの側において装置のゲート７１２となるフィンによって囲われている。ゲート７１２の（ソースからドレインへの方向に向かって測る）厚さが装置の実効的チャネル長を決定する。
本願開示によれば、図７Ａの非平面マルチゲートメモリ装置７００は、分割電荷トラッピング領域を含むことができる。図７Ｂは図７Ａの非平面マルチゲートメモリ装置の一部の断面図であり、基板７０６、チャネル７０２及びゲート７１２の一部が含まれており、分割電荷トラッピング領域が描写されている。ゲート７１２は、隆起チャネル７０２の上のトンネル酸化物７１６、ブロッキング誘電体７１８及びブロッキング層の上のメタルゲート層７２０をさらに含み、メモリ装置７００の制御ゲートが形成されている。一部の実施形態では、メタルの代わりにドープポリシリコンを堆積させてポリシリコンゲート層を提供することができる。チャネル７０２及びゲート７１２は、基板７０６又は基板の上若しくは上方に形成された埋没酸化物層等の絶縁性若しくは誘電性のある層７２２の上に直接的に形成されることができる。
図７Ｂを参照するに、分割電荷トラッピング領域７１４は、トンネル酸化物７１６寄りの窒化物を備える少なくとも１つの下側又はボトム電荷トラッピング層７２４とボトム電荷トラッピング層の上にある上側又はトップ電荷トラッピング層７２６とを含む。一般的には、トップ電荷トラッピング層７２６は、ケイ素リッチで酸素リーンな窒化物層を備え、複数の電荷トラッピング層に分布している複数の電荷トラップを備えるのであり、ボトム電荷トラッピング層７２４は酸素リッチな窒化物若しくは酸窒化ケイ素を備え、電荷トラップの個数を減少するためにトップ電荷トラッピング層に比して相対的に酸素リッチである。ここで酸素リッチとは、ボトム電荷トラッピング層７２４内での酸素濃度がおよそ１１％からおよそ４０％にある場合を指し、トップ電荷トラッピング層７２６についての酸素濃度はおよそ５％未満とされる。
１つの実施形態では、ブロッキング誘電体７１８はHTO等の酸化物をも含み、ONNO構造を提供する。チャネル７１２及び上方にあるONNO構造は、シリコン基板７０６の上に直接的に形成されることができ、また、ドープポリシリコンゲート層７２０で覆われてSONNOS構造を提供することができる。
図７Ｂ等に示す一部の実施形態では、分割電荷トラッピング領域７１４は、酸化物等の誘電体を備える薄い中間層或いは防トンネリング層７２８をさらに含むのであって、同層はトップ電荷トラッピング層７２６をボトム電荷トラッピング層７２４から分離する。防トンネリング層７２８は、プログラミング時において上側窒化物層７２６の境界に蓄積する電子電荷がボトム窒化物層７２４へとトンネリングする確率を大幅に低下させ、これにより従来的な構造に比べて漏洩電流がより低いものとなる。
上述した実施形態において述べたように、ボトム電荷トラッピング層７２４及びトップ電荷トラッピング層７２６の片方又は双方は窒化ケイ素又は酸窒化ケイ素を含むことができ、例えばN2O/NH3及びDCS/NH3を含む気体混合物によって、CVDプロセスで形成されることができ、混合比及びフローレートはケイ素リッチ且つ酸素リッチな酸窒化物層が得られるように調整される。そして、多層電荷蓄積構造の第２の窒化物層は、中間酸化物層の上に形成される。トップ電荷トラッピング層７２６は、ボトム電荷トラッピング層７２４とは異なる酸素、窒素及び／又はケイ素の化学量論的組成を有しており、その形成或いは堆積もDCS/NH3及びN2O/NH3の気体混合物を含むプロセスガスを用いたCVDプロセスによることができ、混合比及びフローレートはケイ素リッチ且つ酸素リーンなトップ窒化物層が得られるように調整される。
酸化物を備える中間層又は防トンネリング層７２８を含む実施形態では、ラジカル酸化を用いて所望の深さまでボトム酸窒化物層を酸化させることによって防トンネリング層を形成することができる。ラジカル酸化は、例えば、１０００°Ｃ〜１１００°Ｃの温度で単一のウェハツールを用いて、又は、８００°Ｃ〜９００°Ｃの温度でバッチリアクタツールを用いて行うことができる。バッチプロセスにおいてはH2及びO2の気体混合物を圧力300〜500 Torで用いることができ、シングルヴェーパツールを使う場合には圧力10〜15 Torとして、シングルウェハツールの場合は処理時間を１〜２分として、バッチプロセスにおいては処理時間を３０分から１時間とする。
最後に、酸化物を含むブロッキング誘電体７１８を含む実施形態では、酸化物を任意の適切な手段で形成又は堆積させることができる。１つの実施形態では、ブロッキング誘電体７１８の酸化物は、HTO CVDプロセスにおいて堆積された高温酸化物である。代替的には、ブロッキング誘電体７１８又はブロッキング酸化物層は、熱的に成長させることができる。もっとも、この実施形態ではトップ窒化物の厚さを調整又は増加することがあるということに留意されたい。なぜならば、トップ窒化物の一部が、ブロッキング酸化物層を熱的に成長させるプロセスの進行中に実質的に消費又は酸化されてしまうからである。第３の選択肢は、トップ窒化物層を所望の深さまでラジカル酸化を用いて酸化することである。
ボトム電荷トラッピング層７２４の適切な厚さはおよそ３０Åからおよそ８０Åであり（幾らかの変化は許容される。例えば、±10Å。）、このうちおよそ５〜２０Åが防トンネリング層７２８を形成するためのラジカル酸化によって消費される。トップ電荷トラッピング層７２６の適切な厚さは少なくとも３０Åであることができる。特定の実施形態では、トップ電荷トラッピング層７２６は、厚さ９０Åまで形成することができ、このうち３０〜７０Åがブロッキング誘電体７１８を形成するためのラジカル酸化によって消費される。一部の実施形態では、ボトム電荷トラッピング層７２４とトップ電荷トラッピング層７２６との厚さの比率はおよそ１：１であるが、他の比率も可能である。
他の実施形態では、トップ電荷トラッピング層７２６及びブロッキング誘電体７１８の片方又は双方が高誘電率誘電体で構成されることができる。適切な高誘電率誘電体には、HfSiON、HfSiOやHfO等のハフニウム系材料、ZrSiON、ZrSiOやZrO等のジルコニウム系材料、及びY2O3等のイットリウム系の材料が含まれる。
図７Ａに示す実施形態では、MOS装置７０１はfinFETでもあり、MOS装置のソース７０５及びドレイン７０７を接続するチャネル７０３を含み、同チャネルは基板７０６の上の表面７０４の上の半導体物質の薄膜又は薄層から形成されるものである。チャネル７０３はまた、装置のゲートをなすフィンによって三面から囲まれている。もっとも、MOS装置７０１は図７Ｃに示す平面型装置を含むことができ、これは図１Ａ〜１０との関係で説明してきた任意の方法又は実施形態に従って基板面の上又はその中に形成されている。例えば１つの実施形態ではMOS装置７０１は、基板の第２の領域７３８内に形成されたディープウェル７３６内にあるドープチャネル領域７３４の上にあるゲート７３０とゲート誘電体層７３２を含むFETなのであり、浅型トレンチアイソレーション領域等のアイソレーション領域７４２によって第１の領域７４０内のメモリ装置７００から分離されている。特定の実施形態では、MOS装置７０１を形成することは、熱的に酸化を行ってブロッキング層７１８を熱的に再酸化するのと同時にMOS装置のゲート誘電体層７３２を形成するステップを備える。１つの特定の実施形態では本方法は、上述の窒化プロセスを行ってゲート誘電体層７３２及びブロッキング層７１８を同時的に窒化するステップをさらに備えることができる。
図８は、本願の特定の実施形態による、ロジックMOS装置と統合された非揮発性電荷トラップメモリ装置の作製プロセスに用いられる特定のモジュールのシーケンスを示すフローチャートである。図８を参照するに、本方法は、MOS装置のパッド誘電体層を基板の第１の領域或いはMOS領域の上に形成するステップで開始される（モジュール８０２）。８００°Ｃ〜９００°Ｃの温度でドライ酸化手法を用いて熱的におよそ１００Åにまで成長させる等の従来的手法によってパッド誘電体層を堆積又は成長させることができるが手法はこれらには限定されない。MOS装置と同じ基板上に非平面マルチゲートメモリ装置を含めるために、第２のメモリ装置領域において基板の表面の上に半導体物質の薄膜が形成され、それがパターン化されてメモリ装置のソース及びドレインを接続するチャネルが形成される（モジュール８０４）。半導体物質の薄膜は、ケイ素、ゲルマニウム、シリコン−ゲルマニウム、又はＩＩＩ−Ｖ半導体化合物等の単結晶の材料で構成されることができるがこれらには限定されず、LPCVDチャンバ内でのエピタキシャル堆積等の従来的手法によって堆積されることができるがこれらには限定されない。
非揮発性メモリ装置のパターン化誘電体スタックが第２のメモリ装置領域の上に形成され、チャネルの上にない誘電体スタックの部分を除去するようにパターン化される（モジュール８０６）。誘電体スタックは一般的に、トンネル層、電荷トラッピング層及び電荷トラッピング層の上にある犠牲的な最上層を含む。誘電体スタックの個々の層は、シリコン酸化物、シリコン窒化物並びに酸素、窒素及び／又はケイ素を含む様々な化学量論的組成を含むことができ、酸化物の熱的成長、ラジカル酸化及びCVDプロセス等の任意の従来的手法を用いて堆積又は成長させることができるがこれらには限定されない。
そして、一部の実施形態では、犠牲層が誘電体スタックの最上部から除去されるのと同時にパッド誘電体層が基板の第１の領域から除去され（モジュール８０８）、及び、ゲート誘電体層が基板の第１の領域の上に形成されるのと同時にブロッキング誘電体層が電荷トラッピング層の上に形成される（モジュール８１０）。一般的に、犠牲層及びパッド層の除去は、基板を希釈HF溶液又はBOE溶液等の標準的なゲート事前洗浄ケミストリにさらすことによって行われる。ゲート誘電体層及びブロッキング誘電体層は、基板及び電荷トラッピング層の双方を酸化することのできる手法を用いることによって形成することができる。１つの実施形態では、ゲート誘電体層及びブロッキング誘電体層は、ISSG又はプラズマ系酸化等のラジカル酸化手法を用いて形成されるのであり、各々においては基板及び電荷トラッピング層の一部が消費される。
図９Ａ及び９Ｂに示す別の実施形態では、メモリ装置は、基板の表面の上の半導体物質の薄膜から形成されているナノワイヤチャネルを含むことができ、これはメモリ装置のソース及びドレインを接続するものである。ナノワイヤチャネルとは、シリコン結晶材料の細いストリップ内に形成された導電性のチャネルであり、断面寸法は最大で１０ナノメーター（nm）であり、より好適にはおよそ６nm未満である。随意的には、チャネルの長軸との関係で＜１００＞の表面結晶方位を有するようにチャネルを形成することができる。
図９Ａを参照するに、メモリ装置９００は、基板９０６の表面の上又は上方にある半導体物質の薄膜又薄層から形成されている水平ナノワイヤチャネル９０２を含み、これはメモリ装置のソース９０８及びドレイン９１０を接続する。図示されている実施形態では、装置はゲートオールアラウンド（gate-all-around, GAA）構造を有しており、ナノワイヤチャネル９０２は全方向において装置のゲート９１２によって囲まれている。ゲート９１２の（ソースからドレイン方向で測った場合の）厚さは、装置の実効的チャネル長を決定する。
本願の開示によれば、図９Ａの非平面マルチゲートメモリ装置９００は、分割電荷トラッピング領域を含むことができる。図９Ｂは図９Ａの非平面マルチゲートメモリ装置の一部の断面図であり、基板９０６、ナノワイヤチャネル９０２及びゲート９１２の一部が含まれており、分割電荷トラッピング領域が描写されている。図９Ｂを参照するに、ゲート９１２は、ナノワイヤチャネル９０２の上にあるトンネル酸化物９１４、分割電荷トラッピング領域、ブロッキング誘電体９１６及びゲート層９１８を含み、メモリ装置９００の制御ゲートが形成されている。ゲート層９１８はメタル又はドープポリシリコンで構成されることができる。分割電荷トラッピング領域は、トンネル酸化物９１４寄りの窒化物を備える少なくとも１つの内側電荷トラッピング層９２０と内側電荷トラッピング層の上にある外側電荷トラッピング層９２２とを含む。一般的に、外側電荷トラッピング層９２２はケイ素リッチで酸素リーンな窒化物層を備え、複数の電荷トラッピング層に分布している複数の電荷トラップを備えるのであり、内側電荷トラッピング層９２０は酸素リッチな窒化物若しくは酸窒化ケイ素を備え、電荷トラップの個数を減少するために外側電荷トラッピング層に比して相対的に酸素リッチである。
示されているような一部の実施形態では、分割電荷トラッピング領域は酸化物等の誘電体を備える薄い中間層或いは防トンネリング層９２４をさらに含むのであって、同層は外側電荷トラッピング層９２２を内側電荷トラッピング層９２０から分離する。防トンネリング層９２４は、プログラミング時において外側電荷トラッピング層９２２の境界に蓄積する電子電荷が内側電荷トラッピング層９２０へとトンネリングする確率を大幅に低下させ、これにより漏洩電流がより低いものとなる。
上述した実施形態において述べたように、内側電荷トラッピング層９２０及び外側電荷トラッピング層９２２の片方又は双方は窒化ケイ素又は酸窒化ケイ素を含むことができ、例えばN2O/NH3及びDCS/NH3を含む気体混合物によって、CVDプロセスで形成されることができ、混合比及びフローレートはケイ素リッチ且つ酸素リッチな酸窒化物層が得られるように調整される。そして、多層電荷蓄積構造の第２の窒化物層は、中間酸化物層の上に形成される。外側電荷トラッピング層９２２は、内側電荷トラッピング層９２０とは異なる酸素、窒素及び／又はケイ素の化学量論的組成を有しており、その形成或いは堆積もDCS/NH3及びN2O/NH3の気体混合物を含むプロセスガスを用いたCVDプロセスによることができ、混合比及びフローレートはケイ素リッチ且つ酸素リーンなトップ窒化物層が得られるように調整される。
酸化物を備える中間層又は防トンネリング層９２４を含む実施形態では、ラジカル酸化を用いて所望の深さまで内側電荷トラッピング層９２０を酸化させることによって防トンネリング層を形成することができる。ラジカル酸化は、例えば、１０００°Ｃ〜１１００°Ｃの温度でシングルウェハツールを用いて、又は、８００°Ｃ〜９００°Ｃの温度でバッチリアクタツールを用いて行うことができる。バッチプロセスにおいてはH2及びO2の気体混合物を圧力300〜500 Torで用いることができ、シングルヴェーパツールを使う場合には圧力10〜15 Torとして、シングルウェハツールの場合は処理時間を１〜２分として、バッチプロセスにおいては処理時間を３０分から１時間とする。
最後に、酸化物を含むブロッキング誘電体９１６を含む実施形態では、酸化物を任意の適切な手段で形成又は堆積させることができる。１つの実施形態では、ブロッキング誘電体９１６の酸化物は、HTO CVDプロセスにおいて堆積された高温酸化物である。代替的には、ブロッキング誘電体９１６又はブロッキング酸化物層は、熱的に成長させることができる。もっとも、この実施形態では外側電荷トラッピング層９２２の厚さを調整又は増加することがあるということに留意されたい。なぜならば、トップ窒化物の一部が、ブロッキング酸化物層を熱的に成長させるプロセスの進行中に実質的に消費又は酸化されてしまうからである。
内側電荷トラッピング層９２０の適切な厚さはおよそ３０Åからおよそ８０Åであり（幾らかの変化は許容される。例えば、±10Å。）、このうちおよそ５〜２０Åが防トンネリング層９２４を形成するためのラジカル酸化によって消費される。外側電荷トラッピング層９２２の適切な厚さは少なくとも３０Åであることができる。特定の実施形態では、外側電荷トラッピング層９２２は、厚さ９０Åまで形成することができ、このうち３０〜７０Åがブロッキング誘電体９１６を形成するためのラジカル酸化によって消費される。一部の実施形態では、内側電荷トラッピング層９２０と外側電荷トラッピング層９２２との厚さの比率はおよそ１：１であるが、他の比率も可能である。
他の実施形態では、外側電荷トラッピング層９２２及びブロッキング誘電体９１６の片方又は双方が高誘電率誘電体で構成されることができる。適切な高誘電率誘電体には、HfSiON、HfSiOやHfO等のハフニウム系材料、ZrSiON、ZrSiOやZrO等のジルコニウム系材料、及びY2O3等のイットリウム系の材料が含まれる。
図９Ｃは、ビットコストスケーラブル（Bit-Cost Scalable, BiCS）アーキテクチャ９２６とされた図９Ａの非平面マルチゲート装置９００の垂直ストリングの断面図である。アーキテクチャ９２６は、非平面マルチゲート装置９００の垂直ストリング又はスタックを備え、各装置又はセルはチャネル９０２を含み、これは基板９０６の上にあって、メモリ装置のソース及びドレイン（本図では不図示）を接続し、ゲート９１２によって全方向においてナノワイヤチャネル９０２が囲まれるゲートオールアラウンド（gate-all-around, GAA）構造を有している。BiCSアーキテクチャは、単に層をスタッキングする場合に比べて重要なリソグラフィ行程を減らすのであり、メモリビット当たりのコストが削減されることにつながる。
別の実施形態では、メモリ装置は、非平面装置であって基板上の幾つかの半導体層の上に又はそこから伸びる半導体物質の中で或いはそれから形成される垂直ナノワイヤチャネルを備える、非平面装置であるかそのような装置を含む。図１０Ａに断面図が示されているこの実施形態の１つのバージョンでは、メモリ装置１０００は、装置のソース１００４及びドレイン１００６を接続する半導体物質の円筒の中で形成された垂直ナノワイヤチャネル１００２を、備える。チャネル１００２は、トンネル酸化物１００８、電荷トラッピング領域１０１０、ブロッキング層１０１２及びブロッキング層の上のゲート層１０１４に囲まれており、メモリ装置１０００の制御ゲートが形成されている。チャネル１００２は、半導体物質の実質的にソリッドな円筒の外側の層に環状領域を、又は、誘電体充填物質の円筒上に形成された環状層を含むことができる。上述した水平ナノワイヤと同様、チャネル１００２は、ポリシリコン又は再結晶ポリシリコンを備えることができ、単結晶チャネルが形成される。随意的には、チャネル１００２が結晶シリコンを含む場合、チャネルの長軸との関係で＜１００＞の表面結晶方位を有するようにチャネルを形成することができる。
図１０Ｂに示すような一部の実施形態では、電荷トラッピング領域１０１０は、トンネル酸化物１００８に最も近い第１或いは内側電荷トラッピング層１０１６及び第２或いは外側電荷トラッピング層１０１８を少なくとも含む分割電荷トラッピング領域であることができる。随意的には、第１及び第２の電荷トラッピング層は、中間酸化物層或いは防トンネリング層１０２０によって分離されることができる。
上述した実施形態と同様に、第１の電荷トラッピング層１０１６及び第２の電荷トラッピング層１０１８の片方又は双方は、窒化ケイ素又は酸窒化ケイ素を含むことができ、例えばN2O/NH3及びDCS/NH3を含む気体混合物によって、CVDプロセスで形成されることができ、混合比及びフローレートはケイ素リッチ且つ酸素リッチな酸窒化物層が得られるように調整される。
最後に、第２の電荷トラッピング層１０１８及びブロッキング層１０１２の片方又は双方は、HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO又はY2O3等の高誘電率誘電体を備えることができる。
第１の電荷トラッピング層１０１６の適切な厚さはおよそ３０Åからおよそ８０Åであり（幾らかの変化は許容される。例えば、±10Å。）、このうちおよそ５〜２０Åが防トンネリング層１０２０を形成するためのラジカル酸化によって消費される。第２の電荷トラッピング層１０１８の適切な厚さは少なくとも３０Åであることができ、また、ブロッキング層１０１２の適切な厚さはおよそ３０〜７０Åからである。
図１０Ａのメモリ装置１０００は、ゲート先行又はゲート後行スキームによって作成することができる。図１１Ａ〜Ｆは、図１０Ａの非平面マルチゲート装置を作製するためのゲート先行スキームを示す。図１２Ａ〜Ｆは、図１０Ａの非平面マルチゲート装置を作製するためのゲート後行スキームを示す。
図１１Ａを参照するに、ゲート先行スキームにおいては、基板１１０６内のソース又はドレイン等のドープ拡散領域１１０４の上にブロッキング酸化物等の第１の或いは下側誘電体層１１０２が形成される。第１の誘電体層１１０２の上にゲート層１１０８が堆積されて装置の制御ゲートが形成され、その上に第２の或いは上側誘電体層１１１０が形成される。上述した実施形態と同様、第１及び第２の誘電体層１１０２、１１１０は、CVD若しくはラジカル酸化によって堆積されることができ、又は、基板の下側にある部分の酸化によって形成されることができる。ゲート層１１０８は、堆積させたメタル又はCVDによって堆積されたドープポリシリコンを備えることができる。一般的に、ゲート層１１０８の厚さはおよそ４０〜５０Åからであり、第１及び第２の誘電体層１１０２、１１１０はおよそ２０〜８０Åからである。
図１１Ｂを参照するに、上にあるゲート層１１０８並びに第１及び第２の誘電体層１１０２、１１１０を通って、基板１１０６内の拡散領域１１０４まで第１の開口部１１１２がエッチングされる。そして、トンネリング酸化物１１１４、電荷トラッピング領域１１１６及びブロッキング誘電体１１１８の各層が順次堆積され並びに上側誘電体層１１１０の表面が平坦化されて図１１Ｃに示す中間的構造が得られる。
図示はされていないが、上述した実施形態と同様に、電荷トラッピング領域１１１６は、トンネリング酸化物１１１４寄りの１つの下側或いはボトム電荷トラッピング層及びボトム電荷トラッピング層の上にある上側或いはトップ電荷トラッピング層を少なくとも備える分割電荷トラッピング領域を含むことができると理解されるであろう。一般的に、トップ電荷トラッピング層はケイ素リッチで酸素リーンな窒化物層を備え、複数の電荷トラッピング層に分布している複数の電荷トラップを備えるのであり、ボトム電荷トラッピング層は酸素リッチな窒化物若しくは酸窒化ケイ素を備え、電荷トラップの個数を減少するためにトップ電荷トラッピング層に比して相対的に酸素リッチである。一部の実施形態では、分割電荷トラッピング領域１１１６は酸化物等の誘電体を備える薄い中間層或いは防トンネリング層を少なくとも１つさらに含むのであって、同層はトップ電荷トラッピング層をボトム電荷トラッピング層から分離する。
そして、図１１Ｄにあるように、第２の或いはチャネルの開口部１１２０が異方性エッチングでトンネリング酸化物１１１４、電荷トラッピング領域１１１６及びブロッキング誘電体１１１８を通るようにされる。図１１Ｅを参照するに、チャネル開口部に半導体物質が堆積されてその中に垂直チャネル１１２４が形成される。垂直チャネル１１２４は半導体物質の実質的にソリッドな円筒の外側の層に環状領域を、又は、図１１Ｅに示すように誘電体充填物質１１２６の円筒を囲む別個の半導体物質１１２２の層を含むことができる。
図１１Ｆを参照するに、上側誘電体層１１１０の表面は平坦化されており、そこに形成されたソースやドレイン等の第２のドープ拡散領域１１３０を含む半導体物質層１１２８が上側誘電体層の上に堆積されて図示の装置が形成される。
図１２Ａを参照するに、ゲート後行スキームにおいては、酸化物等の誘電体層１２０２が基板１２０６の表面の上の犠牲層１２０４の上に形成されて、誘電体層及び犠牲層を通って開口部がエッチングされて、及び、その中に垂直チャネル１２０８が形成される。上述した実施形態と同じように、垂直チャネル１２０８は、多結晶若しくは単結晶のシリコン等の半導体物質１２１０の実質的にソリッドな円筒の外側の層に環状領域を、又は、誘電体充填物質（不図示）の円筒を囲む別個の半導体物質層を含むことができる。誘電体層１２０２は、後ほど形成されるメモリ装置１０００のゲート層をそれよりも上位の電気的にアクティブな層又は他のメモリ装置から電気的に絶縁することができる酸化シリコン等の任意の適切な誘電体材料で構成されることができる。犠牲層１２０４は、誘電体層１２０２、基板１２０６及び垂直チャネル１２０８の材料との関係で高い選択性をもってエッチング又は除去されることのできる任意の適切な材料で構成されることができる。
図１２Ｂを参照するに、誘電体層１２０２及び犠牲層１２０４を通じて第２の開口部１２１２が基板１２０６へとエッチングされ、犠牲層１２０４はエッチング又は除去される。犠牲層１２０４は、誘電体層１２０２、基板１２０６及び垂直チャネル１２０８との関係で高い選択性をもってエッチング又は除去できる任意の適切な材料で構成されることができる。１つの実施形態では、犠牲層１２０４は、バファードオキサイドエッチング（BOE）で除去できるもので構成されている。
図１２Ｃ及び１２Ｄを参照するに、トンネリング酸化物１２１４、電荷トラッピング領域１２１６及びブロッキング誘電体１２１８の各層が開口部に順次堆積され、並びに、誘電体層１２０２の表面が平坦化されて図１２Ｃに示される中間的構造が得られる。図１２Ｄ等に示す一部の実施形態では、電荷トラッピング領域１２１６は分割電荷トラッピング領域であることができ、それはトンネル酸化物１２１４に最も近い第１の或いは内側の電荷トラッピング層１２１６ａ並びに第２の或いは外側の電荷トラッピング層１２１６ｂを少なくとも含むことができる。選択的には、第１の及び第２の電荷トラッピング層は、中間酸化物又は防トンネリング層１２２０によって分離されることができる。
そして、第２の開口部１２１２にゲート層１２２２が堆積され、及び、上側誘電体層１２０２の表面が平坦化されて図１２Ｅに示す中間的構造が得られる。上述した実施形態と同じく、ゲート層１２２２はメタルが堆積された又はドープされたポリシリコンで構成されることができる。最後に、ゲート層１２２２を通って開口部１２２４がエッチングされて別個のメモリ装置１２２６の制御ゲートが形成される。
したがって、ロジック装置に電荷トラップメモリ装置を統合する半導体構造及び同構造を形成するための方法が開示された。特定の構造的な特徴又は方法論的な行為に関連する用語を用いて本願発明を説明したが、添付の請求の範囲で規定される本願発明は説明された特定の特徴又は行為に必ずしも限定されていないものとして理解すべきである。開示されている特定の特徴及び行為は、本願発明の特に美しい実施形態に関するものであり、限定的ではなく例示的な説明として理解されるべきである。

Claims (20)

  1. 基板の第１の領域内に、前記基板の面の上の半導体物質からメモリ装置のチャネルを形成するステップであって、前記チャネルは前記メモリ装置のソースとドレインを接続する、ステップと、
    前記チャネルの複数の面に隣り合うチャネルの上に電荷トラッピング誘電体スタックを形成するステップであって、前記電荷トラッピング誘電体スタックはトンネリング層上の電荷トラッピング層上にブロッキング層を含む、ステップと、
    前記基板の第２の領域の上にMOS装置を形成するステップ
    とを備える、方法。
  2. 前記MOS装置を形成するステップは、熱酸化を行って前記MOS装置のゲート誘電体層を形成するのと同時的に前記ブロッキング層を熱的に再酸化するステップを備える、請求項１に記載の方法。
  3. 窒化プロセスを行って前記ゲート誘電体層及び前記ブロッキング層を同時的に窒化するステップをさらに備える、請求項２に記載の方法。
  4. 前記電荷トラッピング誘電体スタックを形成するステップは、
    犠牲的な誘電体層においてウェットエッチャントを用いてウィンドウを開けて前記基板の第１の領域を露出させるステップと、
    前記ウィンドウ内に、前記トンネリング層上の前記電荷トラッピング層上の前記ブロッキング層を形成するステップと、
    前記犠牲的な誘電体層をウェットエッチングするステップ
    とをさらに備える、請求項１に記載の方法。
  5. 前記電荷トラッピング層は、トンネル酸化物寄りの窒化物を備える下側電荷トラッピング層と、前記下側電荷トラッピング層に比して相対的に酸素リーンで且つ複数の電荷トラッピング層に分布している複数の電荷トラップを備える上側電荷トラッピング層とを含む、複数の電荷トラッピング層を備える、請求項１に記載の方法。
  6. 前記基板の前記第２の領域の上にゲート誘電体層を形成するステップであって、前記ゲート誘電体層は高誘電率ゲート誘電体を備える、ステップをさらに備える、請求項５に記載の方法。
  7. 前記高誘電率ゲート誘電体の上にメタルゲート層を形成するステップをさらに備える、請求項６に記載の方法。
  8. 前記電荷トラッピング層は、前記上側電荷トラッピング層と前記下側電荷トラッピング層とを分離する中間酸化物層をさらに備え、前記ゲート誘電体層は高誘電率ゲート誘電体を備える、請求項５に記載の方法。
  9. 前記高誘電率ゲート誘電体の上にメタルゲート層を形成するステップをさらに備える、請求項８に記載の方法。
  10. 前記チャネルを形成するステップは、前記チャネルの長軸方向との関係で＜１００＞の表面結晶方位を有するシリコンから前記チャネルを形成するステップを備える、請求項８に記載の方法。
  11. メモリ装置を基板の第１の領域の上に形成するステップであって、該ステップは：
    少なくとも１つのゲート層によって分離された少なくとも２つの誘電体層を含む層スタックを前記基板の上に形成するステップと、
    前記層スタックの最上面から少なくとも１つの前記誘電体層及び前記ゲート層を通って延長している第１の開口部を形成するステップと、
    前記第１の開口部内の側壁に電荷トラッピング誘電体スタックを形成するステップと、
    前記メモリ装置のチャネルを形成するステップであって、該ステップは前記第１の開口部内の前記電荷トラッピング誘電体スタックの上に半導体物質を堆積するステップを備える、ステップ
    とを備える、ステップと、
    前記基板の第２の領域の上にMOS装置を形成するステップであって、該ステップは前記層スタックの最上面から少なくとも１つの前記誘電体層及び前記ゲート層を通って延長している第２の開口部を形成するステップを備える、ステップ
    とを備える、方法。
  12. 前記電荷トラッピング誘電体スタックを形成するステップは、前記第１の開口部内の前記側壁にブロッキング層を形成するステップと、前記ブロッキング層の上に電荷トラッピング層を形成するステップと、前記電荷トラッピング誘電体層の上にトンネリング層を形成するステップとを備える、請求項１１に記載の方法。
  13. 前記MOS装置を形成するステップは、熱酸化を行って同時的に前記MOS装置のゲート誘電体層及び前記ブロッキング層を形成するステップを備える、請求項１２に記載の方法。
  14. 窒化プロセスを行って前記ゲート誘電体層及び前記ブロッキング層を同時的に窒化するステップをさらに備える、請求項１３に記載の方法。
  15. 前記電荷トラッピング層は、トンネル酸化物寄りの窒化物を備える下側電荷トラッピング層と、前記下側電荷トラッピング層に比して相対的に酸素リーンで且つ複数の電荷トラッピング層に分布している複数の電荷トラップを備える上側電荷トラッピング層とを含む、複数の電荷トラッピング層を備える、請求項１３に記載の方法。
  16. 前記複数の電荷トラッピング層のジャンクションをアニーリングするステップをさらに備える、請求項１５に記載の方法。
  17. 前記電荷トラッピング層は、前記上側電荷トラッピング層と前記下側電荷トラッピング層とを分離する中間酸化物層をさらに備え、前記ゲート誘電体層は高誘電率ゲート誘電体を備える、請求項１５に記載の方法。
  18. 前記ゲート層は、メタルを備える、請求項１７に記載の方法。
  19. メモリ装置を基板の第１の領域の上に形成するステップであって、該ステップは：
    犠牲層の上にある少なくとも１つの誘電体層を含む層スタックを前記基板の上に形成するステップと、
    前記層スタックの最上面から前記誘電体層及び前記犠牲層を通って延長している第１の開口部を形成するステップと、
    前記第１の開口部内に前記メモリ装置のチャネルを形成するステップと、
    前記最上面から前記誘電体層を通って延長している第２の開口部を形成して、また、前記チャネルに隣り合う犠牲層の少なくとも一部を除去して前記チャネルの少なくとも一部を露出させるステップと、
    前記チャネルの露出されている部分の上に電荷トラッピング誘電体スタックを形成するステップと、
    前記電荷トラッピング誘電体スタックの上にゲート層を形成するステップ
    とを備える、ステップと、
    前記基板の第２の領域の上にMOS装置を形成するステップ
    とを備える、方法。
  20. 前記電荷トラッピング誘電体スタックを形成するステップは、前記チャネルの前記露出されている部分の上にトンネリング層を形成するステップと、前記トンネリング層の上に電荷トラッピング層を形成するステップと、前記電荷トラッピング誘電体層の上にブロッキング層を形成するステップとを備える、請求項１９に記載の方法。
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