CN104350603A - 非易失性电荷俘获存储器件和逻辑cmos器件的集成 - Google Patents

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Abstract

本发明描述了将非易失性存储器件集成到逻辑MOS流中的方法的实施例。一般而言，所述方法包括：在衬底的第一区域中，由覆盖衬底的表面的半导体材料形成存储器件的沟道，沟道连接存储器件的源极和漏极；在相邻于沟道的多个表面的沟道上方形成电荷俘获介质堆栈，其中，电荷俘获介质堆栈包括在隧穿层上方的电荷俘获层上的阻挡层；以及在衬底的第二区域上方形成MOS器件。

Description

非易失性电荷俘获存储器件和逻辑CMOS器件的集成
相关申请的交叉引用
本申请是2008年8月4日递交的序列号为12/185,751的共同未决的美国申请的延续部分，其是2008年5月22日递交的、序列号为12/125,864的美国申请(现在是2012年1月10日公布的美国专利号8,093,128)的延续，其根据根据美国法典第35条119(e)款要求2007年5月25日递交的、列号为60/940,148的国临时专利申请和2007年5月25日递交的序列号为60/940,137的美国临时专利申请的优先权益，所有申请文件通过引用并入本文。
技术领域
本发明是在半导体器件的领域，更具体涉及与逻辑CMOS器件集成的非易失性电荷俘获存储器件。
背景
在集成电路中的缩放特性是更强大的电子器件的推动者。缩放到更小的特性增加了在给定的形状因素的功能单元的密度以及增加了器件的处理速度。然而，缩放器件也不是没有问题。例如，优化更小器件的性能变得越来越困难。这对于缩放非易失性电荷俘获存储器件尤其如此，其中因为器件被缩放，数据保留和感测变得越来越困难。
除了器件缩放之外，片上系统类型的体系结构也增加了电子器件的功能。这种体系结构可以例如与逻辑器件一起在同一个衬底上结合到存储器件以降低制造成本以及增加存储器和逻辑器件之间的通信带宽。
在片上系统体系结构中集成这些不同的器件是有问题的，因为关于逻辑MOS器件的制造过程可能妨碍存储器件的制造过程，并且反之亦然。例如，当在针对存储器件的介质堆栈的制造中集成逻辑MOS栅氧化处理模块时，这样的矛盾可能会发生。此外，逻辑器件的沟道和阱注入处理也可能对存储器件介质堆栈是不利的，存储器件介质堆栈对于形成逻辑器件的沟道和阱注入处理可能是有问题的。作为另一个示例，对于逻辑晶体管是有利的硅化物接触可能对非易失性电荷俘获存储器件产生不利影响。
此外，非易失性存储器件的操作可能需要应用相对高的电压(HV)，通常需要至少10V。然而，在缩放逻辑器件的制造中采用的常规处理通常优选在5V或更低的电压来进行器件操作。这种低电压器件可能缺少足够高的击穿电压以与存储器件直接连接。
附图简述
本发明的实施例通过以附图中的图形来进行示例的方式说明的，而不是限制，在附图中：
图1示出了根据本发明的特定实施例，描绘在对集成了逻辑MOS制造过程的非易失性电荷俘获存储器件的制造过程中所采用的特定模块的序列的流程图；
图2A和2B示出了根据本发明的特定实施例，描绘用于实现图1中示出的特定模块的将逻辑MOS栅极制造与非易失性电荷捕捉介质堆栈集成中的特定操作的序列的流程图；
图3A示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中当遮掩氧化物覆盖在衬底的MOS和HV MOS区域时SONOS沟道注入被执行；
图3B示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中形成SONOS电荷俘获介质堆栈，且MOS和HV MOS区域被清洗以准备形成第一栅极绝缘层；
图3C示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中第一栅极绝缘层被形成覆盖MOS区域和HV MOS区域；
图3D示出了根据本发明的实施例，表示操作的剖视图，其中SONOS和HV MOS器件区域被遮掩，同时在MOS区域中的第一栅极绝缘层被在衬底的第三区域中打开以形成第二栅极绝缘层；
图3E示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中第二栅极绝缘层被形成于MOS区域；
图3F示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中SONOS氧化物阻挡层、HV MOS栅极绝缘层和MOS栅极绝缘层被氮化；
图3G示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中栅极层被沉积；
图3H示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中形成了栅电极；
图3I示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中形成了侧壁间隔区；以及
图3J示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中电荷俘获介质和栅极介质被移除相邻的侧壁间隔区以完成栅极堆栈的定义；
图4A示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其在单个衬底上具有与侧壁间隔区相邻的SONOS栅极堆栈以及具有与侧壁间隔区相邻的HV MOS和MOS器件栅极堆栈；
图4B示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中多层内衬沉积覆盖SONOS和逻辑器件；
图4C示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中多层内衬的顶层被蚀刻以形成一次性间隔区；
图4D示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中HV MOS器件接收源极注入和漏极注入，同时SONOS和MOS器件被遮掩；
图4E示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中一次性间隔区被从SONOS和逻辑器件中移除；
图4F示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中多层内衬的底层被从MOS器件中移除但是保留覆盖在SONOS和HV MOS器件上；
图4G示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中硅化物形成在MOS器件上，但是被覆盖在SONOS和MOS器件上的多层内衬的底层阻挡；
图5示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中层间介质(ILD)层形成在相邻于MOS SONOS和HV MOS栅极堆栈的侧壁间隔区的侧壁上。
图6A示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中在相邻于MOS栅极堆栈的侧壁间隔区上形成应力诱发的ILD层，以及在覆盖在SONOS和HV MOS栅极堆栈的多层内衬的底层上形成应力诱发的ILD层；
图6B示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中在覆盖相邻于SONOS和HV MOS栅极堆栈的侧壁间隔区的多层内衬的底层上形成低应力ILD层，在覆盖MOS器件上的应力诱发的ILD层上形成低应力ILD层；
图7A示出了包括分离的电荷俘获区的非平面多栅极器件；
图7B示出了图7A的非平面多栅极器件的剖视图；
图7C示出了图7A的非平面多栅极器件的垂直弦(vertical string)的剖视图；
图8示出了描绘在制造集成了逻辑MOS器件的非平面多栅极器件的过程中采用的特定的模块的序列的流程图；
图9A和9B示出了包括分离的电荷俘获区域和水平纳米线沟道的非平面多栅极器件；
图9C示出了图9A的非平面多栅极器件的垂直弦的剖视图；
图10A和10B示出了包括电荷俘获区域和垂直纳米线沟道的非平面多栅极器件；
图11A-11F示出了用于制造图10A的非平面多栅极器件的栅极第一方案；以及
图12A-12F示出了用于制造图10A的非平面多栅极器件的栅极最终方案。
详述
本文参照附图描述了集成了逻辑器件的非易失性电荷俘获存储器件的实施例。然而，特定的实施例可以被实施，而不需要这些具体细节中的一个或多个细节，或结合其它的已知的方法、材料和装置。在以下的描述中，陈述了大量的具体细节，例如具体的材料、尺寸和工艺参数等，以提供本发明的完全的理解。在其它的实例中，公知的半导体设计和制造技术没有特别详细描述以避免不必要地模糊本发明。整个说明书中提到的“实施例”指的是所描述的与实施例有关的特定的特征、结构、材料或特性包含在本发明的至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在实施例中”不一定指的是本发明的同一个实施例。此外，特定的特征、结构、材料或特性可以以任何合适的方式结合在一个或多个实施例中。
本文使用的术语“覆盖(over)”、“下(under)”、“之间(between)”和“上(on)”指的是相对于其它层的一个层的相对位置。因此，例如，沉积的或放置在另一个层之上或在另一个层之下的一个层可以直接与其它的层接触或可以具有一个或多个中间层。此外，在层之间沉积的或放置的一个层可以直接与层接触或可以具有一个或多个中间层。与此相反，在第二层“上”的第一层与该第二层接触。此外，假定相对于起始衬底操作沉积、修改和移除薄膜而不考虑衬底的绝对方向，提供了相对于其它层的一个层的相对位置。
在实施例中，在逻辑MOS器件的阱和通道注入中的至少一些在衬底的第二区域中形成之后，例如SONOS堆栈的非易失性电荷俘获介质堆栈在衬底的第一区域中形成。
在另一个实施例中，在任何逻辑MOS栅极氧化处理之前，形成了非易失性电荷俘获介质堆栈。在一个这样的实施例中，SONOS堆栈从衬底的第二区域中移除，并且在半导体衬底的第二区域上热氧化形成第一栅极绝缘层并且热再次氧化SONOS堆栈的阻挡层。在另外的实施例中，氮化工艺同时氮化第一栅极绝缘层和阻挡层。
在另一个实施例中，没有硅化物接触的非易失性电荷俘获存储器件与具有硅化物接触的逻辑器件集成在一起。这样的实施例通过减少在存储器件中的硅化物相关应力可以有利地提高非易失性电荷俘获存储器件的可靠性。
在另外的实施例中，逻辑器件中的至少一个逻辑器件具有比逻辑器件中的至少另一个逻辑器件更长的轻掺杂的源极和漏极(即，偏移源极和漏极)以允许HV操作(例如高于10V的击穿电压)。在一个这样的实施例中，其中逻辑器件包括HV PMOS器件和MOS(NMOS)类型器件，NMOS器件具有比HV PMOS器件所具有的更小的源极偏移和漏极偏移。在另一个这样的实施例中，其中逻辑器件包括HV PMOS器件和PMOS器件，PMOS器件具有比HV PMOS所具有的更小的源极偏移和漏极偏移。在特定的实施例中，HV MOS器件的轻掺杂的源极和漏极的长度比邻近MOS器件的栅极堆栈的侧壁的侧壁间隔区的厚度更大。
在另一个实施例中，多层内衬被用来偏移HV MOS源极和漏极并且还保护非易失性电荷俘获存储器件免受硅化。在一个这样的实施例中，其中多层内衬包括至少顶层和底层，顶层形成一次性间隔区以偏移HV MOS源极和漏极，而底层用于在硅化逻辑器件中的一个或多个逻辑器件期间遮掩非易失性电荷俘获存储器件。在另一个实施例中，底层被附加用于在硅化逻辑器件中的一个或多个逻辑器件期间遮掩HV MOS器件。在特定的实施例中，在HV MOS源极和漏极注入之后，一次性间隔区被选择性移除到多层内衬的底层。在另外的实施例中，多层内衬的底层被保留在非易失性电荷俘获存储器件上作为ILD层，且被另一个ILD层覆盖并且然后通过在接触形成期间蚀刻。在另一个实施例中，多层内衬的底层被作为ILD层保留覆盖在非易失性电荷俘获存储器件和HV MOS器件上。在一个这样的实施例中，在多层内衬的底层中的应力与诱发沉积在底部内衬层上的ILD层的应力的符号相反。在一个特定的实施例中，多层内衬的底层在底层器件上诱发抗压应力，同时诱发ILD层的应力在底层器件上诱发拉伸应力。
图1示出了根据本发明的特定实施例描绘了集成了逻辑MOS器件的非易失性电荷俘获存储器件的制造过程100中采用的模块的特定顺序的流程图。本方法开始于在模块101形成隔离区域。隔离区域可以通过任何常规技术形成，例如但不限于浅沟槽隔离(STI)或局部硅氧化(LOCOS)。
在模块101形成隔离区之后，工艺流程可以继续在模块105进行阱注入或沟道注入、或延迟阱和/或沟道的形成，直到非易失性电荷俘获介质堆栈和/或栅极层沉积的形成之后。
在有利的实施例中，在逻辑MOS晶体管的阱注入和沟道注入中的至少一些在模块105形成之后，在模块110非易失性电荷俘获介质堆栈形成在衬底的第一区域上。已经发现在常规注入处理后抗蚀剂剥离过程期间大约0.5纳米的二氧化硅可以被移除。如果二氧化硅是沉积的氧化物而不是热生长氧化物，或者如果二氧化硅接收注入(例如10nm的二氧化硅移除/剥离工艺)，则移除的量会更大。因为在CMOS处理流程中通常有大量阱注入和沟道注入，在执行逻辑MOS栅极介质的准备中的RCA清洗之前，可以移除在1.5纳米和2.5纳米之间的二氧化硅。类似地，阱注入剥离和沟道注入剥离还可以蚀刻非易失性电荷俘获介质堆栈(其可以包括二氧化硅)。尽管注入剥离工艺的标称蚀刻速率相当小，但是其还是已经被发现在非易失性电荷俘获介质堆栈中形成针孔、或局部的缺点，这可能减少SONOS型存储器件的电荷保留。因此，在逻辑CMOS流程的阱注入和沟道注入模块之后，插入形成非易失性电荷俘获介质堆栈的模块导致对非易失性电荷俘获介质堆栈的最少干扰。
为了将逻辑MOS晶体管包括在与非易失性电荷俘获器件相同的衬底上，在模块120在衬底的第二区域上形成栅极绝缘层。如将在随后更加详细论述的，在形成MOS栅极绝缘层之前形成非易失性电荷俘获介电层的该顺序，有利地利用形成MOS栅极绝缘层的后续热处理以提高非易失性电荷俘获介质堆栈的质量，尤其是提高阻挡层的质量。在形成逻辑MOS栅极绝缘层之前，也通过形成非易失性电荷俘获介质堆栈避免逻辑MOS晶体管遭受与非易失性电荷俘获介电层的形成相关的热处理而被退化。
接着模块120，在模块130栅极层沉积覆盖在MOS栅极绝缘层之上和在非易失性电荷俘获介质堆栈之上。接着，如果在模块105没有执行阱注入和/或沟道注入，则在模块130之后，在模块140可以执行阱注入和/或沟道注入。在这样的实施例中，除了形成阱和/或沟道之外，阱注入和沟道注入可以有利地掺杂在模块130形成的栅极层。有了阱和沟道在适当的位置(或者是模块105或是模块140的结果)，在模块150栅极层则可以形成图案到栅电极中。对于在衬底的第一区域中的非易失性电荷俘获存储器件和在衬底的第二区域中的MOS器件而言，栅电极形成图案可以同时发生。
随着在模块150实质上完成了两个器件的栅极堆栈，在模块155可以形成所有器件的尖端注入和/或HALO注入，而在模块160可以形成所有器件的侧壁间隔区。然后在操作165可以形成所有器件的源极注入和漏极注入。如本文其它部分所述，多层内衬过程和一次性间隔区过程可以在这些操作中执行以提供高压COMOS晶体管。然后在操作170，硅化物工艺可以被执行以实质上完成前端器件制造。如本文中进一步所述的，多层内衬可以用于提供逻辑CMOS的硅化，而不需对非易失性电荷俘获存储器件进行硅化(即选择性硅化)。如在现有技术中常见的后端金属氧化则可以被执行以制造集成的半导体结构，该集成的半导体结构在单个衬底上包括非易失性电荷俘获存储器件和MOS器件。
图2A示出了根据本发明的特定实施例描绘的包括将电荷俘获介质堆栈的形成与逻辑MOS栅极绝缘的形成进行集成的特定模块的制造过程200的流程图。因此，图2A描绘了在图1的模块105、110、120和130的某些实现中采用的特定的过程模块。图3A到3J进一步示出了如图2A的工艺流程中实现的模块的SONOS存储器件、高压MOS器件和低压MOS器件的横截面。
图28示出了根据本发明的特定实施描绘的制造过程201的流程图，该制造过程201包括将电荷俘获介质堆栈与高压MOS晶体管且与选择性接触硅化集成形成的特定模块。因此，图28描绘了在图1的模块155、160、165和170中的某些实现中采用的特定的模块。图4A到68进一步示出了如在图28的工艺流程中实现的模块的非易失性电荷俘获存储器件、高压MOS器件和低压MOS器件的横截面。
参考图2A，过程200开始于在衬底中形成STI。衬底可以是由单一晶体材料制成的块状衬底，其可以包括但不限于硅、锗、硅/锗或III-V族化合物半导体材料。在另一个实施例中，衬底包括具有顶外延层的块状层。在具体的实施例中，块状层包括单一晶体材料，其包括但不限于硅、锗、硅/锗、III-V族化合物半导体材料和石英，同时顶外层包括单一晶体层，其可以包括但不限于硅、锗、硅/锗和III-V族化合物半导体材料。在另一个实施例中，衬底包括在中间绝缘层上的顶外层，中间绝缘层在下部块状层上面。顶外层包括单一晶体层，其可以包括但不限于硅(即形成绝缘体上硅(SOI)半导体衬底)、锗、硅/锗和III-V族化合物半导体材料。绝缘层包括材料，该材料可以包括但不限于二氧化硅、氮化硅和氮氧化硅。下部块状层包括单一晶体，其可以包括但不限于硅、锗、硅/锗、III-V族化合物半导体材料和石英。
在模块205，第一阱注入，执行这样的n阱注入。模块205将通常包括在遮掩牺牲的介电层(例如二氧化硅层)上形成图案化的光遮掩。n阱注入然后在衬底的区域中执行，例如MOS晶体管370的区域。在某些实施例中，n阱注入包括在浓度和能量方面通常为MOS器件注入磷形态。单一的n阱注入可以针对PMOS晶体管、PMOS HV晶体管和p型SONOS器件执行。
在模块206，干式和/或湿式剥离被执行以移除阱注入光遮掩。常规等离子体剥离，例如氧气、形成气体等，也可以被采用。类似地，可以使用常规湿式剥离例如过氧硫酸清洗和臭氧清洗。因为非易失性存储器件的电荷俘获介质堆栈尚未形成，所以很少关注剥离模块206的二氧化硅蚀刻速率。
模块207，执行了p阱注入。此处也是常规注入形态，例如可以以典型剂量和能量采用硼。p阱注入可以但非必须地例如模块205的n阱注入的有图案注入。如果有图案，可以重复模块206的那些剥离过程中的任何剥离过程。在一个实施例中，在衬底的另一个区域，相邻于为NMOS晶体管做准备的n阱区域，执行p阱注入。在可选的实施例中，p阱注入是未遮掩的注入。
任何数量的沟道注入还可以在模块207执行以针对具体的器件应用调整阈值电压。例如，n沟道注入可以在NOMOS晶体管沟道所在的衬底的区域中执行，从而设置阈值电压。n沟道注入可以是针对特定器件类型的任何常规形态(例如BF2)、剂量和能量。针对非易失性电荷俘获存储器件的沟道注入还可以在衬底302的第一区域(例如针对图3A的SONOS器件300的区域)中执行。类似地，针对高压MOS晶体管的沟道注入可以在HV MOS晶体管350的衬底区域中执行。同样，P沟道注入可以例如在MOS晶体管370的衬底区域中执行。
在图3A中描绘的示例性实施例中，为SONOS沟道注入做准备的由抗蚀剂限定的窗口305形成于牺牲介电层303中。窗口305可以是亚微米尺寸，例如，在长度和宽度上大约是0.2urn。在一个这样的实施例中，氧等离子体清洗被执行，以从窗口305的角清除光致抗蚀剂残渣。牺牲氧化硅层，在一个示例性实施中其厚度是在10纳米到30纳米之间，那么其可以用包含表面活性剂的缓冲氧化物蚀刻剂(B0E)移除，再次确保窗口305被完全打开。
遮掩牺牲介电层303的各向同性蚀刻可以预期通过量D1削弱光致抗蚀剂307。当窗口305邻近逻辑器件时，例如在HV MOS晶体管350的区域中，削弱量D1是重要的，因为通过遮掩牺牲介电层303所执行的逻辑器件注入可以在削弱区域具有不同的注入轮廓。因此，某些实施例缩小窗口305的尺寸。例如，0.2urn绘制尺寸可以缩小到0.18urn以补偿在一侧上的0.01μm的削弱。在另外的实施例中，因为窗口305的削弱可以变得非常靠近相邻的逻辑器件，临界层光刻工具被用来减少定位失准的公差。
在形成窗口305之后，可以执行沟道注入和可以剥离光致抗蚀剂307。在阱注入和沟道注入形成之后，可以执行退火以完成模块207。在一个这样的实施例中，快速热退火被在注入n阱和p阱之后执行。快速热退火可以是适合于MOS晶体管应用的任何本领域已知的。
在阱注入和沟道注入完成之后，在模块210形成非易失性电荷俘获介质堆栈。返回参考图2A，非易失性电荷俘获介质堆栈，例如在模块210，ONO电荷俘获介质堆栈然后被形成并且形成图案以仅仅保持存储单元区域中。在图38中描绘的一个实施例中，ONO电荷俘获介质堆栈306包括隧穿层304A、电荷俘获层3048和阻挡层304C。隧穿层304A可以是任何材料并且具有允许电荷载流子在高栅极偏置条件下遂穿到电荷俘获层、同时在低栅极偏置条件下保持对泄漏的合适的障碍的任意厚度。在某些实施例中，隧穿层304A是通常公知的介电层，例如二氧化硅(Si02)、氮氧化硅(SiOxNy(Hz))、随后被氮化的二氧化硅，或由二氧化硅和氮化硅(Si3N4)或氮氧化硅制成的堆栈介电层，其具有的物理厚度在大约1.5nm到3.0nm之间。在另一个实施例中，隧穿层304A包括具有大于氮化硅的介电常数的介电常数的介电层，其可以包括但不限于氧化铪，氧化锆，硅酸铪，铪铝氧氮化物，氧化物铪锆和镧的氧化物。
SONOS器件300的电荷俘获层304B还可以包括任何通常已知的电荷俘获材料并且具有任何合适的厚度以存储电荷和调制器件的阈值电压。在某些实施例中，电荷俘获层304B是氮化硅、富硅氮化硅或氮氧化硅。在一个特定实施例中，俘获层304B具有穿过俘获层厚度的不均匀化学计量。例如，电荷俘获层304B可以还包括具有硅、氧和氮的不同成分的至少两个氮氧化硅层。在一个特定的实施例中，在电荷俘获层304B内的底氮氧化物具有提供富氧氮化物的具有高硅浓度、高氧浓度和低氮浓度的第一组合物。
如本文使用的术语“富氧”和“富硅”是相对于化学计量的氮化硅或“氮化物”而言的，常用于在具有(Si3N4)的组合物并且具有大约2.0的折射率(RI)的技术中。因此，“富氧”氮氧化硅需要从化学计量氮化硅转向更高wt％的硅和氧(即减少氮)。富氧氮氧化硅薄膜因此更像二氧化硅并且RI被减小朝向1.45RI的纯二氧化硅的。类似地，本文描述的薄膜如“富硅”要求化学计量氮化硅转向比“富氧”薄膜具有更少氧的更高wt％的硅。富硅氮氧化硅薄膜因此更像硅并且RI被增加朝向3.5RI的纯硅。
底部氮氧化硅可以具有在2.5nm和4.0nm之间的对应于在1.5nm和5.0nm之间的EOT的物理厚度。电荷俘获层304B可以还包括具有高硅浓度、高氮浓度和低氧浓度的顶部氮氧化硅以产生富硅氮氧化硅。对于具有9nm到11nm的净物理厚度的电荷俘获层304B，第二氮氧化硅可以具有4.0nm到6.0nm的物理厚度。相对于氮化硅更像二氧化硅的第一氮氧化硅的富氧化学计量提供与隧穿层304A的良好质量的接口。在一个这样的实施例中，富氧氮氧化物的组合物导致在1.7和1.9范围的RI并且优选是大约1.8的RI。在另外的实施例中，富硅氮氧化物的组合物导致在1.8和2.0范围的RI并且优选是大约1.9的RI。
在一个实施例中，多氮化硅或氮氧化硅电荷俘获层在使用例如硅烷(SiH4)、二氯硅硅烷(SiH2Cl2)、四氯硅烷(SiC14)或双叔丁基氨基硅烷(BTBAS)的硅源、例如N2、NH3、N2O或三氧化氮(N03)的氮源和例如O2或N2O的含氧气体的低压CVD工艺中形成。
在一个示例性实施方式中，氮氧化硅电荷俘获层通过将衬底放置在沉积室中可以被沉积覆盖在隧穿层上，并且氨气(NH3)和一氧化二氮(N20)的流率用例如二氯甲硅烷(SiH2Cl2)的硅前体混合以提供所需的气体比以形成第一富氧氮氧化物薄膜并且然后形成富硅氮氧化物薄膜。正如术语“富氧”和“富硅”是相对于化学计量的Si3N4薄膜，这些薄膜的形成还可以基于SiH2Cl2：NH3的3：1的体积流量比来特征化，其通常被采用以用CVD方法产生化学计量(Si3N4)。富氧氮氧化物薄膜因此形成具有比用于富硅氮氧化物薄膜的相对较高的氧化剂(例如N20)体积流率，同时富氧氮氧化物薄膜和富硅氮氧化物薄膜形成具有相对高的硅前体(例如SiH2Cl2)的体积流率。
在具体的批量处理的实施例中，通过引入包括N2O、NH3和SiH2Cl2的工艺气体同时保持腔室在大约5-500mTorr范围的压力下、以及同时保持衬底400在大约700-850℃范围的温度在大约在2.5–20分钟范围的期间，以形成富氧氮氧化物薄膜。在示例性实施例中，工艺气体混合物包含在大约1：1到大约3：1的N20：NH3高体积流率的N20和NH3，同时SiH2Cl2到NH3也在从大约3.5：1到8：1的SiH2Cl2:NH3的高体积流率。在优选实施例中，N2O：NH3比例是大约2：1，同时SiH2Cl2：NH3在大约6：1的比例。在某些实施例中，气体被以在大约每分钟5-200标准立方厘米的范围内的流速引入(似乎)。
在另外的实施例中，然后通过引入包括N20、NH3和SiH2Cl2工艺气体混合物同时保持腔室大约在5-500mTorr范围内的压力、并且保持衬底400在大约700-850℃内的温度在分层式烘炉中大约2.5-20分钟内的期间，来形成富硅氮氧化物薄膜。工艺气体混合物包括在从大约1：8到大约1：4(N20:NH3)体积流率比的N20和NH3，具有在从大约3.5：1到5：1(SiH2Ch:NH3)的体积流率比的SiH2Ch和NH3。在优选实施例中，N20和NH3被提供在大约1：5(NzO：NH3)的体积流率比，同时SiH2Ch和NH3在大约4：1(SiH2Ch:NH3)的体积流率比。在某些实施例中，气体被引入在大约似乎5到200范围内的流率。
实现ONO电荷俘获介质堆栈306时，SONOS器件的阻挡层304C可以是具有合适的厚度的任何常规已知的材料，以保持对电荷泄露的一个屏障而不显著减少栅堆栈的电容。在一个实施例中，阻挡层304C包括具有比氮化硅更高的介电常数的介电层，介电层可以包括但不限于氧化铪，氧化锆，硅酸铪，铪铝氧氮化铪，氧化锆和镧的氧化物。在另一个实施例中，阻挡层304C是具有物理厚度在大约3.0nm和大约5.0nm之间的二氧化硅层、氮氧化硅层、或二氧化硅和氮化硅叠层。
阻挡层304C可以通过任何合适的方式形成，例如包括用CVD技术热氧化或沉积。在优选实施例中，阻挡层是用高温CVD工艺形成的沉积膜。一般而言，沉积工艺包括在沉积腔中在从大约50mT到大约1000mT的压力、在从大约10分钟到大约120分钟的期间，同时保持衬底在从大约650℃到大约850℃的温度，提供例如SiH4、SiH2Ch或SiCl4的硅源和例如Oz或N20的含氧气体。优选地，阻挡层被随后沉积在被采用以形成电荷俘获层304B的相同的处理工具中。更加优选地，阻挡层在相同的处理工具中被形成为既是电荷俘获层304B又是隧穿层304A且在操作期间并不移除衬底。
在形成ONO电荷俘获介电层304A、304B和304C的情况下，如图3B所示它们然后形成图案到在SONOS器件300中的ONO电荷俘获介质堆栈306。可以采用常规光刻和蚀刻技术以将电荷俘获介电层从衬底的其它区域(例如HV MOS区域350和MOS区域370)中移除。在特定的实施例中，干式蚀刻和湿式蚀刻的组合被执行以实现良好的堆栈侧壁轮廓。在一个这样的实施例中，在停止在牺牲介电层303上的干式蚀刻工艺的情况下，无机旋涂抗反射涂层(ARC)、阻挡层304C和介电层304A和3048被干式蚀刻。在后续的湿式蚀刻操作中，蚀刻剂例如80E被采用以清洗牺牲介电层303。此处也一样，如在本文其它地方参考打开图3A的窗口305论述的，各相同性湿式蚀刻可以削弱遮掩区。在这种情况下，如在图38中用虚线表示的削弱ONO电荷俘获介质堆栈306降低了在ONO电荷俘获介质堆栈306和牺牲介电层303之间的重叠到量D2。如果ONO电荷俘获介质堆栈306和窗口305之间的重叠是不充分的(例如D2变为零)，则SONOS器件300的衬底区域可以通过后续处理呈现非功能性的。因此，也由于这个原因，窗口305和ONO电荷俘获介质堆栈306的尺寸和对准是重要的。
一旦完成模块210，图2A的方法进行到模块212，其中衬底302被清洗掉从光致抗蚀剂剥离或通过产品蚀刻留在薄片上的有机残渣，准备在HV MOS区域350和MOS区域370中形成栅极绝缘层。在图2A中描绘的特定的实施例中，模块212包括非HF栅极绝缘预清洗。氢氟酸(HF)清洗，同时在逻辑CMOS处理中被常规执行以在形成栅极绝缘之前从衬底302移除任何自然或化学氧化物，当非易失性电荷俘获介电层已经形成并且保持实质上未保护时是不利的的。
基于HF的常规栅极绝缘体预清洗将蚀刻或降低ONO电荷俘获介质堆栈306的质量，特别是当堆栈包括形成阻挡层304C的CVD时。因此，在描绘的实施例中，模块212包括清洗操作，其实质免于HF。对于这样的实施例，在模块212中采用的清洗操作之后，衬底302可以保持自然或化学氧化物。应当理解，这种对攻击薄的且关键的介电层的基于HF的清洗的关注并不存在标准逻辑MOS工艺，而且也没有在保护这些层的闪存过程(例如闪存器件的遂穿氧化层)发现到，在基于HF的MOS栅极绝缘体预清洗之前具有多晶硅浮动栅极层。
模块212的非HF预清洗可以包括本领域已知的清洗制度以移除有机残余物，例如但不限于过氧硫酸清洗、臭氧清洗和包括02或形成气体的等离子体清洗。非HF预清洗还可以包括包含水、过氧化氢和氢氧化铵(HzO：HzOz：NH40H)的混合物的RCA标准清洗I(SCI)清洗。应当理解的是，由CVD形成的阻挡层304C可以特别地受到介质蚀刻剂，因为例如沉积的氧化阻挡层的质量通常是比热形成的氧化层的质量差。较低的质量，是来源于薄膜应力、孔隙度、化学计量或其他，与相对于热生长介电层提升的蚀刻速率相关。因此，在预清洗模块212中采用的工艺不应太激进。
例如，在逻辑CMOS中的SCI混合物通常采用5：I：I的H20：H202：NH40H的比率，然而，已经发现该化学物质可以以大约0.2到0.3nm/分钟的平均速率蚀刻CVD二氧化硅阻挡层。也许比这种正常蚀刻速率更值得关注的是关于粗糙化阻挡层304C的SCI化学物质的能力。该粗糙度可以用RMS粗糙度测量结果来特征化。与SCI化学物质相关的还值得关注的是形成在顶部氧化物的针孔缺陷，其可以在足够低的密度被发现，以保持使用RMS粗糙度测量不可被探测但是仍然降低了阻挡层304C的质量。已经发现这些困难通过在模块212采用超稀SCI清洗是可以避免的或至少大体减少的。超稀SCI大体上比5:I:I更稀释。例如，在一个有利的实施例中，超稀SCI在H20中包括大约0.00I％NH40H、和0.1％H202。以下在模块212中描绘的超稀SCI和非HF预清洗还可以包括包含本领域已知的比例的H2O：H2O2：HCl的混合物的RCA标准清洗2(SC2)清洗。
在可选的实施例中，模块212的非HF预清洗可以包括臭氧化的水清洗方案。对于这样的实施例，SC1清洗可以被臭氧化的水取代以移除有机物和蚀刻残留物。在消除了SCI清洗后，很少有金属将被留在衬底表面上并且因此SC2是不必要的。
在模块212的非HF预清洗之后，逻辑MOS栅极绝缘层可以形成在衬底302上。逻辑MOS栅极绝缘层可以包括在本文任何地方描述的关于电荷俘获介电层304A、3048和304C中的任何电荷俘获介电层的介电材料中任何介电材料，但是在特定的实施例中，包括热生长氧化物作为图3C的栅极绝缘层314。对于采用热生长的硅衬底302的特定的实施例，热生长的栅极绝缘层314包括硅氧结合剂。如本文其它地方所提醒的，图1中描绘的集成的工艺流程在形成逻辑MOS栅极绝缘体之前有利地顺序形成ONO电荷俘获介质堆栈306，使得用热处理形成的逻辑MOS栅极绝缘体具有辅助用于再氧化ONO电荷俘获介质堆栈306的优点。阻挡层304C的再氧化可以具有致密化CVD形成的阻挡氧化层和改进阻挡氧化物的质量并且从而改进非易失性电荷俘获存储器件性能(例如减少背部注射)的效果。阻挡层304C的再氧化是通过图3C中的加入的场线进行描绘的。在另外的实施例中，形成的栅极绝缘层314可以还氧化或再氧化电荷俘获层的部分或全部，例如图3C中示出的电荷俘获层3048的部分或全部，以实现在电荷俘获层3048中的渐变带隙。这样的渐变带隙可以还改进非易失性电荷俘获存储器件性能。出于该目的在阻挡层304C沉积之后的再氧化可以能够对氧化剂的扩散更可控以可控制地氧化或再氧化薄的电荷俘获层3048。
一般而言，栅极绝缘层314的形成可以包括任何常规栅极氧化工艺，其中衬底302被在存在的氧化气体中加热，例如氧气(02)、一氧化二氮(N20)、一氧化氮(NO)、臭氧(03)和蒸汽(H2O)。在一个实施例中，栅极氧化工艺以比阻挡层304C所沉积的温度更高的温度被执行。在特定的有利的实施例中，采用稀湿法氧化以形成栅极绝缘层314。稀湿法氧化与常规湿式氧化相区别在于H2:02比值是在1和1.3之间。在一个具体的实施例中，具有H2:02比值大约在1.2的稀氧化在800℃和900℃之间的温度执行。在另外的实施例中，稀氧化的持续时间以足够在其中衬底是硅的二氧化硅的5.0nm和15.0nm之间生长。在一个这样的实施例中，该持续时间对于大约10nm到1.1nm的二氧化硅层在硅衬底上形成是足够的。这样的稀湿氧化工艺有利地再氧化沉积的阻挡层304C并且可以进一步氧化或再氧化电荷俘获层304B的部分。
其中在预清洗模块212之后，自然氧化或化学氧化仍然在衬底302上，热氧化形成包括二氧化硅的栅极绝缘层314，该二氧化硅是通过消耗在衬底302中的自然氧化物或化学氧化物之下的一些硅得到的。因此，其中多MOS栅极绝缘层厚度将被采用，例如一个厚度用于HV MOS晶体管350中的区域而第二个厚度用于MOS晶体管370的区域中，它可以在更小的厚度的附加的栅极绝缘层之前有利地在图2A的模块214形成最厚的栅极绝缘层，使得形成任何自然氧化或化学氧化，因为ONO电荷俘获介质堆栈306的形成被完全消耗，并且在产生的MOS器件上的自然氧化的电气冲击经由相对较大的栅极绝缘层厚度而减小。
在图2A中示出的一个实施例中，如果不同组合物和/或厚度的另一个栅极绝缘层将在该工艺中形成，则方法200进行到模块218。在模块218，图3D的光致抗蚀剂层318被沉积并且形成图案以具有形成在将具有下一个绝缘材料和/或绝缘层厚度的衬底302的区域上的开口319。在模块222，任何先前形成的栅极绝缘层例如在图3D中描绘的栅极绝缘层314被选择性的移除以暴露衬底302。在模块218和222可以采用常规光刻和蚀刻技术，例如参考模块205描述的那些技术。
在移除栅极绝缘层之后，预清洗可以在衬底302上执行。例如，在模块224中当光致抗蚀剂层318保护ONO电荷俘获介质堆栈306时，可以在此时执行清洗，如果ONO电荷俘获介质堆栈306没有被光致抗蚀剂318保护，则清洗将有损于ONO电荷俘获介质堆栈306。虽然在某些实施例中模块224中的清洗没有被执行，但是在任何情况下，光致抗蚀剂层318在模块226被剥离，例如用常规过氧硫酸清洗和/或等离子灰操作，后续选择性地移除栅极绝缘层。
在ONO电荷俘获介质堆栈306形成图案并且栅极绝缘层314被形成图案的情况下，非HF模块212然后可以重复准备形成另一个栅极绝缘层。本文其它地方描述的关于模块212的工艺中的任何工艺，例如超稀SC1清洗，可以此时被执行以清洗衬底302，以准备在开口319中形成附加的栅极绝缘层。接着模块212，另一个栅极绝缘层可以在模块214形成，例如栅极绝缘层320。栅极绝缘层320可以是参考栅极绝缘层314描述的材料中的任何材料并且不必与栅极绝缘层314的材料相同。在一个特定的实施例中，栅极绝缘层320是包括二氧化硅的热生长层。在另外的实施例中，栅极绝缘层320形成覆盖在衬底302的第三区域之上，例如用于MOS晶体管370，并且比形成在衬底302的第二区域上的栅极绝缘层314更薄，例如用于HV MOS晶体管350。在一个这样的实施例中，包括二氧化硅的栅极绝缘层320其厚度被形成为大约在3.0nm和8.0nm之间，而栅极绝缘层314的厚度在5nm到15nm之间。可以采用本文其它地方参考栅极绝缘层314的形成描述的关于模块214的任何工艺以形成栅极绝缘层320。此外，阻挡层304C和电荷俘获层304B可以在形成栅极绝缘层320期间再氧化，就像参考形成栅极绝缘层314描述的。应当理解，例如再氧化可以是比发生在形成栅极绝缘层314期间的程度更轻，特别是，其中栅极绝缘层320形成的比栅极绝缘层314更薄的时候，或其中用不同于关于栅极绝缘层314的一个实施例描述的稀水蒸气氧化工艺形成栅极绝缘层320的时候。
如果需要的话，模块218、222、224、226、212和214可以重复任意数量的次数以提供多于在图3C-3E中描绘的实施例中的两个栅极绝缘层厚度。以这种方式，可以使用每个迭代连续地形成更薄的栅极绝缘层。例如，第三栅极绝缘层可以形成为在2.0nm和3.5nm之间，比栅极绝缘层314更薄并且比栅极绝缘层320更薄。
在形成至少一个MOS栅极绝缘层之后，例如栅极绝缘层314，在图2A中描绘的实施例进行到模块228。在模块228，栅极绝缘层314和ONO电荷俘获介质堆栈306被氮化(nitrided)或氮化(nitridized)。除了氮化MOS栅极绝缘体之外，该氮化工艺用于掺入氮到ONO电荷俘获介质堆栈306中并且提高在堆栈中的接口的质量(例如在介电层304C和3048之间)。在某些实施例中该氮化工艺可以掺入约4-10wt％氮到阻挡层304C中。在特定的实施例中，氮化工艺包括在包含大约在900-1100℃温度范围内的氮的大气中加热衬底302。
在一个实施例中，ONO电荷俘获介质堆栈306的氮化被执行为形成栅极绝缘层(例如栅极绝缘层314或栅极绝缘层320)的部分。因此，图2A的模块214和228不需要在单独的工艺设备中进行，而是仅仅是单个工艺配方的单独的步骤。该氮化工艺，在某些实施例中，可以掺入大约4-10wt％氮到阻挡层304C中并且可以掺入大约4-10wt％(重量)到栅极绝缘层314和/或栅极绝缘层320。在一个这样的实施例中，CVD炉被用于模块228的氮化并且氮化的持续时间可以在5分钟到10分钟之间。在另一个实施例中，单个晶片工具可以用于模块228的氮化，暴露栅极绝缘层和ONO电荷俘获介质堆栈306到含氮的环境，持续时间大约30秒到大约60秒的范围。
在实施例中，包含氮的大气包括例如，但不限于，氮气(N2)、一氧化二氮(N20)、二氧化氮(NO2)、一氧化氮(NO)和氨气(NH3)的气体。在其它的实施例中，氮环境还通过引入气体而包括氘，其中氢被氘取代，包括例如用ND3代替NH3。用氘取代氢可以有利地在衬底接口钝化Si悬空键，从而增加非易失性电荷俘获存储器件参数，例如NBTI(负偏压温度不稳定性)寿命。
在另一个特定的实施例中，在模块228中的氮化仅仅在形成最后的栅极绝缘层之后执行一次，例如，在栅极绝缘层314和栅极绝缘层320已经形成之后。单个氮化工艺因此氮化如图3F的场线所描绘的ONO电荷俘获介质堆栈306、栅极绝缘层314和栅极绝缘层320。在这样的实施例中，单个氮化提供本文描述的益处，同时最小化集成工艺200的热预算。
在另一个的实施例中，模块228的氮化工艺仅仅在形成第一栅极绝缘体之后执行一次，例如，在栅极绝缘层314之后。在这样的实施例中，ONO电荷俘获介质堆栈306连同栅极绝缘层314一起被氮化。氮化仅仅在第一栅极绝缘体之后可以允许在衬底302上制造的逻辑MOS器件中的一些逻辑MOS器件，例如在关于HV MOS晶体管350的区域中，以具有氮化的栅极绝缘层，而另一些则不然，例如在关于MOS晶体管370的区域中。
在第一栅极绝缘体形成之后立即采用氮化的实施例还提高ONO电荷俘获介质堆栈306的能力以承受暴露给在形成例如栅极绝缘层320的后续的栅极绝缘层之前实现的随后基于HF的清洗。在一个特定的实施例中，二氧化硅栅极绝缘层314其厚度被形成为大约5.0nm到15.0nm(消耗在衬底302上的自然氧化层下面的硅)，执行模块228的氮化，使用暴露的氮化的ONO电荷俘获介质堆栈306执行基于HF的稀清洗，并且然后形成厚度在2.0和8.0nm之间的二氧化硅栅极绝缘层320，而不消耗在衬底302上的自然氧化或化学氧化的任何显著的厚度。在该特定实施例中，模块228的氮化操作，其可以是厚的MOS栅极绝缘体形成工艺的一部分，使能够采用基于HF的稀预清洗化学物质以用于形成在ONO电荷俘获介质上具有最小不利影响的更关键的薄的MOS栅极绝缘体。在另外的实施例中，每个后续形成的栅极绝缘体包括模块228的氮化工艺，使得ONO电荷俘获介质堆栈306暴露于多个氮退火。
在图2A中的模块228的淡化之后，方法200继续进行模块230。在模块230，如图30所示，栅极层330沉积在ONO电荷俘获介质堆栈306上和栅极绝缘层314和320之上。栅极层可以用本领域中任何已知的常规工艺形成。栅极层可以是用于本领域的栅极层的任何导体或半导体。在一个实施例中，栅极层330包含金属，例如但不限于铪、锆、钛、钽、铝、钌、钯、铂、钴和镍、它们的硅化物、它们的氮化物和它们的碳化物。
在另一个实施例中，栅极层330是多晶硅(p-硅)。在另外的实施例中，多晶硅栅极层330可以被双掺入以具有超过第一和/或第二栅极绝缘层(314、320)的第一部分的N+电导率以分别形成HV NMOS晶体管和/或NMOS晶体管，同时具有超过第一栅极绝缘层和/或第二栅极绝缘层(314、320)的第二部分的P+导电率以分别形成HV PMOS晶体管和/或PMOS晶体管。在另外的实施例中，多晶硅栅极层330可以被掺入以在SONOS器件300中具有N+或P+导电率。因此，双掺入多晶硅可以在N类型SONOS存储器件上形成P+多晶硅栅极。因为P+多晶硅栅极比N+多晶硅栅极的费米能级高约1eV的费米能级，所以在N类型SONOS器件沟道上的P+多晶硅栅极的更大的功函数可以通过减少进入相对于具有N+多晶硅栅极的N类型SONOS器件的ONO电荷俘获介质堆栈306的电荷载流子的数量而提高可靠性。
如进一步在图3H中所示，SONOS栅电极在SONOS器件300的衬底区域上形成图案，同时HV MOS栅电极358和MOS栅电极378分别在HV MOS晶体管350衬底区域和MOS晶体管370衬底区域上形成图案。在特定的实施例中，停止在ONO电荷俘获介质堆栈上的干蚀刻，使用该干时刻执行SONOS栅电极的形成图案以保护SONOS器件300的衬底半导体。
然后，在图2A的模块255，常规的尖端和/或HALO注入工艺可以被执行以形成轻掺杂的漏极(没有用图示出)。接着，在模块261并且如图3I中进一步示出，侧壁间隔区309然后相邻于SONOS栅电极308的侧壁并且在ONO电荷俘获介质堆栈306上形成。侧壁间隔区309，例如，可以包括二氧化硅、氮氧化硅或氮化硅并且还可以选择性形成图案到ONO电荷俘获介质堆栈306。然后，ONO电荷俘获介质堆栈306可以随后被蚀刻以与侧壁间隔区309自对准以完成如图3J中描绘的SONOS栅极堆栈301的形成。类似的工艺还可以形成分别相邻于HV MOS栅极堆栈351和MOS栅极堆栈371的间隔区359和379。
图4A示出了在图2B的源极注入/漏极注入模块263之后的器件的侧面剖视图。仅仅为清楚起见，相对于图3J的那些栅极堆栈，简化示出了栅极堆栈30I、351和371。SONOS器件300现在在衬底302中包括源极和漏极410，其具有与沟道区相反的导电性。例如，根据本发明的的实施例，源极和漏极410是N类型掺入同时衬底302的沟道区是P类型掺入的。在一个实施例中，衬底302包括具有在1x1015至1x1019原子/cm3的范围的硼浓度的掺杂硼的单晶硅。在另一个实施例中，源极和漏极410包括具有在5x1016至1x1020原子/cm3的范围内的N类型掺杂剂浓度的含磷或含砷掺杂区域。在具体的实施例中，源极和漏极410在衬底302中具有在80-200纳米范围内的深度。根据本发明的可选的实施例，源极和漏极410是P型掺杂，而衬底302的沟道区是N型掺杂。如进一步所示，在图2A的模块255形成的轻掺杂的源极和漏极(LDD)411在侧壁间隔区309的下面延伸。
HV MOS晶体管350和MOS晶体管370两者也分别包括LDD461和481。MOS晶体管370还包括邻近侧壁间隔区379的源极和漏极480和距离栅极堆栈371的侧壁下面为T1距离的源极和漏极480。源极和漏极480具有N型导电性并且可以在某些实施例中具有实质上和源极和漏极410的掺杂剂浓度相同的掺杂剂浓度。然而，如图4A中所示，在模块263，HV MOS晶体管350缺少和源极和漏极410和480类似的源极和漏极。因此，在注入源极和漏极410和480期间，HV MOS晶体管350可以用感光遮掩或用常见的公知的非感光硬光罩遮掩，例如但不限于先前图案化的无定形碳来遮掩。
然后在图2B的模块264形成多层内衬。如图4B中所示，内衬485形成在覆盖SONOS器件300、HV MOS晶体管350和MOS晶体管370的衬底302上。在描绘的特定的实施例中，内衬485是包括底部内衬层485A和顶部内衬层485B的多层内衬。底部内衬层485A和顶部内衬层485B可以采用任何常规的材料。在优选的实施例中，顶部内衬层485B可以被选择性地各向异性蚀刻到底部内衬层485A。在一个这样的实施例中，底部内衬层485A是二氧化硅而顶部内衬层485B是氮化硅。在可选的实施例中，底部内衬层485A是氮化硅而顶部内衬层是二氧化硅。其它的实施例可以包括氮氧化硅、掺杂碳的氮化硅或掺杂硼的氮化硅的顶部层或底部层。当多层内衬485具有本文其它地方论述的特定的集成优势时，某些实施例还可以利用包括例如二氧化硅层或氮化硅层的单层内衬。
薄的底部内衬层485A有利地减少沉积在侧壁间隔区309、359和379的侧壁上的横向厚度，其可以接近靠近其它器件的侧壁。薄的底部内衬层485A还可以减少穿越在衬底302的不同区域的薄膜中的厚度变化量，其优点在本文其它地方被论述了。在一个这样的实施例中，氮化硅底部内衬层485A形成厚度在大约2nm到大约15nm之间，优选在大约5nm到大约8nm之间。如本文其它地方进一步论述，顶部内衬层485B的厚度可以被选择以提供在间隔区359的侧壁上具有期望的厚度的多层内衬。在一个实施例中，二氧化硅顶部内衬层485B形成厚度在大约10nm和40nm之间，优选在大约20nm和30nm之间。
多层内衬485的层可以用任何常规公知的技术来沉积，例如但不限于对本领域技术人员公知的热氧化、低压CVD(LPCVD)、等离子体增强CVD(PECVD)和ALD工艺。例如，氮化物底部内衬层485A可以用例如NH3的氮前体沉积，和用例如硅烷(SiH4)、二氯硅烷(SiH2Ch的硅前体沉积或用双(叔丁氨基)硅烷(BTBAS)沉积。可以在例如大约550℃和大约850℃之间的衬底温度且在大约100毫托(mT)和大约700m之间的沉积室的压力执行沉积，以形成具有在其中任何地方都具有落入在先前描述的范围内的厚度的薄膜。
可以类似地通过底部内衬层485A的热或化学氧化或例如采用任何常规公知前体的LPCVD的沉积工艺来形成氧化层顶部内衬层485B，以形成具有在其中任何地方都具有落入在先前描述的范围内的厚度的薄膜。在特定的实施例中，底部内衬层485A和顶部内衬层485B两者或者二者中的任何一个可以用公知的技术沉积以导致高应力薄膜。这样的应力的薄膜实施例，可以随后显著更快地和/或彼此更具选择性地，移除内衬层或下面的层。
在模块265且如在图4C中进一步描绘的，顶部内衬层485B被各向异性蚀刻以沿着在多层内衬485下存在的局部形状的侧壁形成一次性侧壁间隔区486。顶部内衬层485B被选择性蚀刻到底部内衬层485A(即底部内衬层485A提供蚀刻停止)。在一个这样的实施例中，在顶部内衬层485B形成到离散的一次性侧壁间隔区486中之后，底部内衬层485A保持实质上在衬底302上的连续薄膜。
被选择以各向异性蚀刻顶部内衬层485B以形成一次性的侧壁间隔区486的工艺是基于选择的材料。在采用氮化硅底部层485和二氧化硅顶部内衬层485B的特定的实施例中，可以使用常规已知的等离子体蚀刻工艺，例如使用像四氟化碳(CF4)的氟化学物质的等离子体蚀刻工艺，其具有对氮化硅有足够高的选择性，以在通过底部内衬层485A蚀刻之前停止。在采用二氧化硅底部层485A和氮化硅顶部层485B的可选的实施例中，可以使用任何常规已知的等离子体蚀刻工艺，例如利用像三氟化氮(NF3)的基于氟的化学反应的等离子体蚀刻工艺，或利用基于氯的化学反应的等离子体蚀刻工艺。
在形成一次性侧壁间隔区486之后，在模块267可以形成HV MOS晶体管的源极和漏极。在图4D进一步描绘的实施例中，在遮掩498形成在SONOS器件300和MOS器件370上之后用p型注入形成源极和漏极460。遮掩498可以是任何常规的已知的感光遮掩材料(即光致抗蚀剂)或非感光遮掩，例如先前形成图案的无定形碳。p型掺杂剂可以是在本领域任何常用的，例如硼类。其它的实施例包括n型掺杂剂以用于HV NMOS晶体管。
注入自对准到栅极堆栈351并且偏移栅极堆栈351的侧壁的为距离T2。距离T2大约}y等于侧壁间隔区359的侧壁厚度加上底部内衬层485A的侧壁厚度加上一次性侧壁间隔区486的侧壁厚度的。在图40中示出的实施例中，关于HV MOS晶体管350的距离T2大于关于MOS晶体管370的距离T1。以这种方式，源极和漏极460偏移为大于T1的距离T2，以增加LDD461的长度。因此，在图4B中描绘的操作中沉积的顶部内衬层485B的厚度可以被预确定以提供具有合适横向宽度(厚度)的一次性侧壁间隔区486。
由T2表示的相对较大的偏移，可以通过在后续热处理期间减少从源极和漏极460到HV MOS晶体管350的沟道区的p型掺杂剂扩散的侵蚀，增加击穿电压。在描绘的实施例中，通过底部内衬层485A进行p型注入。如先前所述，特定的实施例采用有利的薄的底部内衬层485A以提高穿过衬底302的注入轮廓的均匀性。
在形成源极和漏极460之后，遮掩498可以被移除以暴露覆盖SONOS器件300和MOS晶体管370的底部内衬层485A。在模块268并且如在图4E中进一步所示，一次性侧壁间隔区486然后可以被移除。移除一次性侧壁间隔区486可以有利地增加相邻的逻辑和非易失性电荷俘获存储器件之间的空间，以能够得到高封装密度的器件(即更小的器件间距)。这对于SONOS器件300是特别有利的，SONOS器件300可能是SONOS器件紧密间隔的阵列的一部分，例如存储器单元阵列。移除一次性侧壁间隔区486还可以提高在高密度SONOS和逻辑器件上的后续沉积的ILD层的阶梯覆盖。
移除一次性侧壁间隔区486可以具有掩蔽工艺，由此一次性侧壁间隔区486被移除，例如从SONOS器件300移除，但是保留在HV MOS晶体管350上。然而，在描绘的实施例中，用未遮掩的蚀刻工艺，一次性侧壁间隔区486被从整个衬底302中移除。如图所示，蚀刻工艺被选择性到底部内衬层485A(即底部内衬层485A充当用于被采用以移除一次性侧壁间隔区486的蚀刻工艺的蚀刻停止。有了底部内衬层485A的保护，衬底半导体和衬底绝缘层，例如浅沟槽隔离(STI)被保护以免遭受用于移除一次性侧壁间隔区486的工艺。因为已经发现STI满足栅极堆栈301的宽度的后来形成的工艺(未示出，但是不在图4E的平面)可以极大地影响SONOS器件300的性能，有利地不暴露该区域给被用于移除一次性间隔区的工艺。
在底部内衬485A用作蚀刻停止层的情况下，在移除一次性侧壁间隔区486期间，衬底302、SONOS栅电极308、HV PMOS栅极层358和NOMOS栅极层378以及侧壁间隔区309、359、379保持被保护。有了这样保护的特征，一次性侧壁间隔区486(即顶部内衬层485B)的材料组合物独立于栅电极308、358和378和侧壁间隔区309、359和379中的材料。
一次性侧壁间隔区486可以用常规的已知的湿式化学或干式蚀刻工艺进行移除，这取决于在特定的实施方式中采样的材料。在一个实施例中，其中一次性侧壁间隔区486包括二氧化硅(即二氧化硅顶部内衬层4858)，基于氢氟酸(HF)的湿式化学蚀刻可以被执行，以有选择性地将一次性侧壁间隔区486移除到氮化硅底部内衬层485A。在可选的实施方式中，可以使用各向同性干式蚀刻工艺，例如具有在氮化硅底部内衬层485A上的高选择性的一个常规公知各向同性干蚀刻工艺。在另一个实施例中，其中一次性侧壁间隔区486包括氮化硅(即氮化硅顶部内衬层485B)，基于热磷酸(H3P04)的湿式化学蚀刻可以被执行，以有选择性地将一次性侧壁间隔区486移除到二氧化硅底部内衬层485A。在可选的实施方式中，可以采用各相同性干式蚀刻工艺，例如具有在二氧化硅底部内衬层485A上的高选择性一个常规已知各相同性干式蚀刻工艺。
在移除一次性侧壁间隔区486之后，在模块269，底部内衬层485A可以被移除以暴露SONOS和逻辑器件其中一者或二者的源极区和漏极区，以准备用于在模块270的硅化(silicidation)或硅化(salicidation)(自对准硅化)工艺。在一个实施例中，可以执行底部内衬层485A的掩盖剥离以暴露所有器件的源极区和漏极区。在这样的实施例中，剥离工艺优选用于STI后继工艺、栅电极308、358和378和侧壁间隔区309、359和379。然而，图4F描绘了利用底部内衬层485A的图案化蚀刻的可选实施例。图案化蚀刻仅仅暴露需要对其进行硅化的那些器件的源极和漏极。底部内衬层485A可以从而进一步提供依赖于器件的硅化。
如先前所述，因为硅化工艺可以诱发应力，所以硅化物对SONOS器件300的性能和可靠性可能是有害的。因此，依赖于器件的硅化工艺对于集成例如MOS晶体管370的逻辑器件、具有与例如SONOS器件300的非易失性电荷俘获存储器件相接触的硅化物、具有硅化物自由触点，可能是有利的。类似地，例如HV MOS晶体管350的HV MOS器件可以包括硅化物或硅化物自由触点。如图4E中所示，LDD区域461延伸超出侧壁间隔区359和底部内衬485A(即在其中移除一次性侧壁间隔区486的地方以下)并且形成覆盖该暴露的LDD区域的硅化物可能不是期望的。
在一个实施例中，如图4F中所示，在SONOS器件300和HV MOS晶体管350上形成遮掩499。遮掩499可以是任何常规已知的感光遮掩材料(即光致抗蚀剂)或非感光遮掩，例如第一形成图案的无定形碳。底部内衬层485A然后可以被蚀刻以暴露用于随后硅化的MOS晶体管370的区域。移除底部内衬层485A可以通过取决于材料复合物的任何常规已知的方式来完成。有利的是，移除过程应该是选择性的到半导体衬底302和STI(未示出)。还可以有利地对栅极层378和侧壁间隔区379具有选择性。在采用氮化硅底部内衬层485A的一个特定实施例中，利用了基于磷酸的湿式化学蚀刻。在采用二氧化硅底部内衬层485A的可选的实施例中，可以使用基于HF的湿式化学蚀刻。因为底部内衬层485A的厚度是相对小的，蚀刻和超过蚀刻的时间可以保持短时以避免侵蚀下层。此外，对于那些先前描述的具有高应力的底部内衬485A而言，可以大大提高湿式化学蚀刻速率。在其它的实施例中，采用常规公知工艺参数的干式等离子体蚀刻也可以用于移除底部内衬层485A的未遮掩的部分。遮掩499然后可以被移除。
如图40中所示，然后可以在具有暴露的硅的这些区域上执行硅化物工艺。硅化物工艺可以是本领域任何常规采用的工艺，通常包括预清洗蚀刻、钴或镍的金属沉积、退火和湿式剥离。如图所示，硅化物区域482可以形成在暴露的栅极层378和暴露的源极区和漏极区上，同时被来自SONOS器件300和HV器件(例如MOS晶体管350)区域的底部内衬层485A阻挡。
在一个实施例中，继在图40中描绘的操作之后，处理进行如图5中所示，移除底部内衬层485A和沉积ILD504。这样的实施例具有简化后续接触蚀刻的优点，因为ILD504的蚀刻将暴露MOS晶体管370的源极和漏极410、源极和漏极460和硅化物区域482。在该实施例中，具有硅化物的器件可以用任何常规已知的感光遮掩材料(即光致抗蚀剂)或例如被第一形成图案的无定形碳的非感光遮掩来遮掩。如果被采用以移除底部内衬层485A的工艺对硅化物是无选择性的，那么硅化物器件(例如MOS晶体管370)的遮掩是有利的。否则，可以执行底部内衬层485A的覆盖剥离。后端互连工艺然后可以开始在非硅化的SONOS器件300、非硅化的HV MOS晶体管350和硅化的MOS晶体管370上的ILD504进行沉积。
在图6A中示出的可选的实施例中，继在图40中描绘的操作之后，工艺继续进行在底部内衬层485A上和在硅化物区域482上的ILD的沉积。在这样的实施例中，底部内衬层485A结合作为后端ILD的一部分，并且随后在具有覆盖硅化物区域482的蚀刻台阶选择性的接触蚀刻期间移除。在采用氮化硅底层内衬层485A的特定实施例中，底部内衬层485A可以进一步利用于自对准接触(SAC)蚀刻。采用对氮化硅高选择性的蚀刻配方的SAC蚀刻可以减少来自该平版印刷打印到在用底部内衬层485A覆盖的邻近的器件之间物理空间的接触尺寸。
如在图6A中进一步描绘的，沉积在底部内衬层485A和硅化物区域482上的ILD层可以包括应力诱发层504A。应力诱发层504A可以包括任何材料并且具有任何合适的厚度以施加压力在逻辑器件的沟道区上。应力诱发层504A可以有利地增加载流子移动性并且驱动例如MOS晶体管370的逻辑器件的电流。根据本发明的实施例，应力诱发层504A直接设置在MOS晶体管370上。在一个实施例中，应力诱发层504A沉积到大约在20-100纳米范围内的厚度并且包括例如但不限于氮化硅、氮氧化硅、掺杂碳的氮化硅或掺杂硼的氮化硅的材料。在具体的实施例中，应力诱发层504A是拉伸应力诱发层。
因为应力诱发层504A可以在SONOS器件300中诱发引起性能和可靠性降低的不期望的应力，所以底部内衬层485A可以在有条件的情况下被沉积以诱发和应力诱发层504A的应力相反的应力。在特定的实施例中，底部内衬层485A可以诱发和在应力诱发层504A中的拉伸应力相反的压力应力。在一个这样的实施例中，底部内衬层485A的应力减少在SONOS器件300上的累积应力到小于被不存在底部内衬层485A的情况下应力诱发层504A诱发的应力的一半的量。底部内衬层485A可以因此提供选择性硅化和选择性应力诱发两者，以用于集成SONOS器件300和逻辑器件，例如MOS晶体管370。如在图4中进一步所示，然后ILD层504B可以被沉积应力诱发层504A上并且平面化为常规后端互连工艺的一部分。
在另一个实施例中，如图6B所示，底部内衬层485A可以提供蚀刻停止，以用于从SONOS器件300和HV MOS晶体管350上移除应力诱发层504A，在非易失性电荷俘获存储器件(例如SONOS器件300)上的应力诱发层504A的部分可以通过平面印刷和对底部内衬层485A有选择性的蚀刻工艺进行移除。在一个实施例中，在MOS晶体管370上的应力诱发层504A的部分是第一用图案化光致抗蚀剂遮掩的，并且然后通过例如但不限于使用热磷酸的湿式蚀刻工艺或常规干式蚀刻工艺的技术来移除在SONOS器件300上的应力诱发层504A的部分。
在其中底部内衬层485A是二氧化硅的实施例中，应力诱发层504A可以高选择性地被移除到底部内衬层485A。在采用氮化硅底部内衬层485A的其它实施例中，应力诱发层504A的更高的应力可以提供对底部内衬层485A的选择性。底部内衬层485A因此在图案化应力诱发层504A期间提供对下面的结构的保护。在可选的实施例中，移除应力诱发层504A也移除底部内衬层485A。
如图6B中所示，如果应力诱发层504A选择性移除到底部内衬层485A(例如防止应力诱发层504A不利影响SONOS器件300或HV MOS晶体管350的性能)，则ILD层504B然后可以沉积覆盖底部内衬层485A和覆盖应力诱发层504A以准备进一步的后端互连工艺。
实施方式和可选方案
另一方面，本公开涉及包括覆盖在衬底的表面上或上方形成的沟道的两侧或多于两侧的电荷俘获区域的多栅极存储器件或多栅极表面存储器件，以及用于制造所述多栅极存储器件或所述多栅极表面存储器件的方法。多栅极器件包括平面器件和非平面器件。平面多栅极器件(未示出)通常包括双栅极平面器件，其中大量第一层被沉积以形成低于随后形成的沟道的第一栅极，并且大量的第二层被沉积在其上以形成第二栅极。非平面多栅极器件通常包括在衬底的表面上或之上形成的、并且由栅极在三个或多于三个侧面上围绕的水平的或垂直的沟道。
图7A示出了非平面多栅极存储器件700的一个实施例，所述非平面多栅极存储器件700包括在衬底的第一区域上形成的电荷俘获区域和在第二区域中集成形成的与其相邻的MOS器件701。参考图7A，存储器件700通常被称为finFET，其包括由覆盖了连接存储器件的源极708和漏极710的衬底706上的表面704的半导体材料的薄膜或层形成的沟道702。沟道702被鳍片在三个侧面上包围，鳍片形成器件的栅极712。栅极712的厚度(从源极到漏极的方向测量的)确定器件的有效沟道长度。
根据本发明，图7A的非平面多栅极存储器件700可以包括分离电荷俘获区域。图7B是图7A的非平面存储器件的部分的剖视图，其包括衬底706、沟道702和栅极712的一部分，示出了分离电荷俘获区域714。栅极712还包括覆盖上升的沟道702的隧道氧化物716、阻挡介质718和覆盖阻挡层的金属栅极层720以形成存储器件700的控制栅极。在一些实施例中，取代金属的掺杂的多晶硅可以被沉积以提供多晶硅栅极层。沟道702和栅极712可以直接在衬底706上形成或直接在绝缘层或介电层722上形成，例如在衬底上或上方形成的埋氧层。
参考图7B，分离电荷俘获区域714包括包含更接近隧道氧化物716的氮化物的至少一个下部的或底部电荷俘获层724和覆盖底部电荷俘获层的上部或顶部电荷俘获层726。通常而言，顶部电荷俘获层726包括富硅、贫氧氮化物层并且包括分布在多个电荷俘获层中的大多数电荷俘获，而底部电荷俘获层724包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少其中电荷俘获的数量。说到富氧，指的是其中在底部电荷俘获层724中的氧的浓度是从大约11％到大约40％，而在顶部电荷俘获层726中的氧的浓度是小于约5％。
在一个实施例中，阻挡介质718还包括例如HTO的氧化物以提供ONNO结构。沟道702和重叠的ONNO结构可以直接在硅衬底706上形成并且覆盖有掺杂的多晶硅栅极层720以提供SONNOS结构。
在例如图7B中示出的一些实施例中，分离电荷俘获区域714还包括至少一个薄的、中间体或反遂穿层728，其包含例如氧化物的介质，其将顶部电荷俘获层726与底部电荷俘获层724分开的。反遂穿层728实质上减少在从遂穿进入到底部氮化物层724中的编程期间在上部氮化物层726的边界累积电子电荷的可能性，导致比常规结构的漏电流更低的漏电流。
正如以上描述的实施例，底部电荷俘获层724和顶部电荷俘获层726中的一个或两个可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包括成比例和在定制的流率的N2O/NH3和DCS/NH3气体混合物，以提供富硅和富氧氮氧化物层。然后，多层电荷存储结构的第二氮化物层在中间氧化层上形成。顶部电荷俘获层726具有不同于底部电荷俘获层724的氧、氮和/或硅的化学计量组合物的氧、氮和/或硅的化学计量组合物，并且可以通过CVD工艺来形成或沉积，该CVD工艺使用包括成比例和在定制流率的DCS/NH3和N2O/NH3气体混合物，以提供富硅、贫氧顶部氮化物层。
在包括包含氧化物的中间层或反遂穿层728的那些实施例中，反遂穿层可以由底部氮氧化物层的氧化形成到使用自由基氧化的选择的深度。可以例如使用单个晶片工具在1000-1100℃的温度或使用批量反应器工具在800-900℃的温度执行自由基氧化。H2和O2气体的混合物可以在300至500托的压力下采用用于批量处理，或在10至15托的压力下使用单个蒸汽工具，使用单个晶片工具1至2分钟，或使用批量处理30分钟至1小时。
最后，在包括包含氧化物的阻挡介质718的那些实施例中，氧化物可以通过任何合适的方式形成或沉积。在一个实施例中，阻挡介质718的氧化物是以HTO CVD工艺沉积的高温氧化物。或者，阻挡介质718或阻挡氧化层可以热生长，然而将要理解的是，在该实施例中，随着在热生长阻挡氧化层的过程期间顶部氮化物中的一些将被有效的消耗或氧化，顶部氮化物厚度可以被调整或增加。第三种选择是使用自由基氧化来氧化顶部氮化物层到选择的深度。
底部电荷俘获层724的合适的厚度可以从大约到大约(具有一些允许的偏差，例如±10A)，其中大约可以被自由基氧化消耗以形成反遂穿层728。顶部电荷俘获层726的合适的厚度可以是至少在某些实施例中，顶部电荷俘获层726可以形成高达厚度，其中可以被自由基氧化消耗以形成阻挡介质718。在一些实施例中，在底部电荷俘获层724和顶部电荷俘获层726之间的厚度的比率是大约1：1，但是其他的比率也是可能的。
在其它的实施例中，顶部电荷俘获层726和阻挡电介质718中的一者或两者可以包括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如ZrSiON、ZrSiO或ZrO的基于锆的材料、和例如Y2O3的基于钇的材料。
在图7A中示出的实施例中，MOS器件701还是finFET，并且包括出自覆盖在连接MOS器件的源极705和漏极707的衬底706上的表面704的半导体材料的薄膜或层而形成的沟道703。沟道703也在三个侧面被鳍片包围，其形成器件的栅极。然而，MOS器件701还可以包括如图7C中所示的通过以上参考图1A-10描述的任何方法或实施例的在衬底的表面中或上形成的平面器件。例如，在一个实施例中，MOS器件701是包括栅极730和栅极介电层732的FET，其覆盖在衬底的第二区域738中形成的深阱736中的掺杂的沟道区734，并且由隔离区域742(例如浅沟槽隔离区)与在第一区域740中的存储器件700分离开来。在某些实施例中，形成MOS器件701包括执行热氧化以同时形成MOS器件的栅极介电层732，同时热再氧化阻挡层718。在一个特定的实施例中，方法还可以包括执行如上所述的氮化处理以同时氮化栅极介电层732和阻挡层718。
图8示出了根据本发明的特定实施例描绘的集成有逻辑MOS器件的非易失性电荷俘获存储器件的制造过程中采用的特定模块的顺序的流程图。参考图8，方法开始于在衬底的第一区域或MOS区域上形成MOS器件的衬垫介电层(模块802)。衬垫介电层可以通过任何常规技术沉积或在之上生长，所述常规技术例如但不限于以800℃-900℃的温度使用干式氧化技术热生长到大约的厚度。为了在与MOS器件相同的衬底上包括非平面、多栅极非易失性存储器件，半导体材料的薄膜形成于在第二存储器件区域中的衬底的表面上，并且被图案化以形成连接存储器件的源极和漏极的沟道(模块804)。半导体材料的薄膜可以包括材料的单个晶体，其可以包括但不限于通过任何常规技术沉积的硅、锗、硅-锗或III-V族化合物半导体材料，所述常规技术例如但不限于在LPCVD腔室中外延沉积。
非易失性存储器件的图案化的介质堆栈形成在第二存储器件区域上，并且被图案化以移除没有覆盖沟道的介质堆栈的部分(模块806)。介质堆栈通常包括隧穿层、电荷俘获层和覆盖电荷俘获层的牺牲顶部层。介质堆栈的各个层可以包括硅氧化物、氮化硅和具有氧、氮和/或硅的各个化学计量组合物的氮化硅，并且可以通过任何常规技术沉积或生长，所述常规技术例如但不限于如上所述的热生长氧化物、自由基氧化和CVD工艺。
接着，在一些实施例中，牺牲层被从介质堆栈的顶部移除，而衬垫介电层同时从衬底的第一区域移除(模块808)，并且栅极介电层形成在衬底的第一区域上，而阻挡介电层同时形成在电荷俘获层上(模块810)。一般而言，牺牲层和衬垫层被通过暴露衬底到标准栅极预清洗化学过程移除，例如稀HF溶液或BOE溶液以移除。可以利用能够氧化衬底和电荷俘获层两者的技术形成栅极介电层和阻挡介电层。在一个实施例中，利用自由基氧化技术形成栅极介电层和阻挡介电层，所述自由基氧化技术例如ISSG或基于等离子体的氧化，其分别消耗衬底和电荷俘获层的一部分。
在图9A和9B中示出的另一个实施例中，存储器件可以包括出自覆盖在连接存储器件的源极和漏极的衬底上的表面的半导体材料的薄膜而形成的纳米线沟道。通过纳米线沟道，它指的是形成在结晶硅材料的薄带中的导电沟道，具有大约10纳米(nm)或更小的最大横截面尺寸，并且更加优选的是小于约6nm。可选地，沟道可以形成以相对于沟道的横轴具有<100>表面结晶取向。
参考图9A，存储器件900包括出自在衬底906的表面上或覆盖衬底906上的表面并且连接存储器件的源极908和漏极910的薄膜或半导体材料的层形成的水平纳米线沟道902。在示出的实施例中，器件具有环绕栅极(GAA)结构，其中纳米线沟道902在各个侧面由器件的栅极912包围。栅极912的厚度(在从源极到漏极的方向测量的)确定器件的有效沟道长度。
根据本公开，图9A的非平面多栅极存储器件900可以包括分离电荷俘获区域。图9B是图9A的非平面存储器件的一部分的横截面图，其包括衬底906的一部分、纳米线沟道902和栅极912，示出了分离电荷俘获区域。参考图9B，栅极912包括覆盖纳米线沟道902的隧道氧化物914、分离电荷俘获区域、阻挡介质916和覆盖阻挡层的栅极层918，以形成存储器件900的控制栅极。栅极层918可以包括金属或掺杂的多晶硅。分离电荷俘获区域包括至少包含更接近隧道氧化物914的氮化物的一个内部电荷俘获层920，和覆盖内部电荷俘获层的外部电荷俘获层922。一般而言，外部电荷俘获层922包括富硅、贫氧氮化物层，并且包括在多个电荷俘获层中分布的大多数电荷俘获，而内部电荷俘获层920包括富氧氮化物或氮氧化硅，并且相对于外部电荷俘获层是富氧的以减少其中电荷俘获的数量。
在一些实施例中，如图所示，分离电荷俘获区域还包括至少一个薄的中间体或反遂穿层924，其包含例如氧化物的介质，将外部电荷俘获层922与内部电荷俘获层920分开的。反遂穿层924实质上减少了在从遂穿到内部电荷俘获层920中的编程期间、在外部电荷俘获层922的边界累积电子电荷的可能性，导致低漏电流。
正如以上描述的实施例，内部电荷俘获层920和外部电荷俘获层922中的一者或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，所述CVD工艺包括成比例和在定制的流率的N2O/NH3和DCS/NH3气体混合物，以提供富硅和富氧氮氧化物层。然后，多层电荷存储结构的第二氮化物层被形成在中间氧化层上。外部电荷俘获层922具有不同于内部电荷俘获层920的氧、氮和/或硅的化学计量混合物的氧、氮和/或硅的化学计量混合物，并且还可以通过使用包括成比例和在定制流率的DCS/NH3和N2O/NH3气体混合物的工艺气体的CVD工艺而被形成或沉积，以提供富硅、贫氧顶部氮化物层。
在包括包含氧化物的中间体或反遂穿层924的那些实施例中，可以通过内部电荷俘获层920的氧化形成反遂穿层到使用自由基氧化的选择的深度。例如在1000-1100℃的温度使用单个晶片工具或在800-900℃温度使用批量反应器工具可以执行自由基氧化。H2和O2气体的混合物可以被用在300-500托的压力下进行批量处理，或在10-15托的压力下使用单个蒸汽工具，使用单个晶片工具1-2分钟的时间，或使用批量处理30分钟-1小时的时间。
最后，在其中阻挡介质916包括氧化物的那些实施例中，氧化物可以通过任何合适的方式被形成或沉积。在一个实施例中，阻挡介质916的氧化物是以HTO CVD工艺沉积的高温氧化物。可选地，阻挡介质916或阻挡氧化层可以是热生长的，然而应当理解的是，在该实施例中，随着在热生长阻挡氧化层的过程期间顶部氮化物中的一些将被有效消耗或氧化，外部电荷俘获层922的厚度可能需要被调整或增加。
内部电荷俘获层920的合适的厚度可以从大约到大约(有一些允许偏差，例如±10A)，其中大约可以被自由基氧化消耗以形成反遂穿层924。外部电荷俘获层922的合适的厚度可以是至少在某些实施例中，外部电荷俘获层922可以形成高达的厚度，其中可以被自由基氧化消耗以形成阻挡介质916。在一些实施例中，在内部电荷俘获层920和外部电荷俘获层922之间的厚度的比例大约是1:1，但是其它的比例也是可能的。
在其它的实施例中，外部电荷俘获层922和阻挡介质916中的一个或两个可以包括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如ZrSiON、ZrSiO或ZrO的基于锆的材料、和例如Y2O3的基于钇的材料。
图9C示出了在比特成本可伸缩或BICS结构926中布置的图9A的非平面多栅极器件900的垂直弦的横截面图。结构926包括非平面多栅极器件900的垂直弦或堆栈，其中每个器件或单元包括覆盖衬底906并且连接存储器件的源极和漏极(未在图中示出)的沟道902，并且具有环绕栅极(GAA)结构，其中纳米线沟道902在所有侧面上由栅极912包围。与层的简单堆栈相比，BiCS结构减少了关键光刻步骤的数量，导致降低了每个存储位的成本。
在另一个实施例中，存储器件是平面器件或包括非平面器件，其包含在半导体材料中形成的或从半导体材料形成的垂直纳米线沟道，所述半导体材料，投影在衬底上的大量导电层、半导体层上，或从在衬底上的大量导电层、半导体层进行。在该实施例的一个变体中，如图10A中示出的剖视图中，存储器件1000包括在连接器件的源极1004和漏极1006的半导体材料的圆筒中形成的垂直纳米线沟道1002。沟道1002被隧道氧化物1008、电荷俘获区域1010、阻挡层1012和覆盖阻挡层的栅极层1014包围以形成存储器件1000的控制栅极。沟道1002可以包括在半导体材料的实质上固体圆筒的外层中的环形区域，或可以包括形成覆盖介质填充材料的圆筒的环形层。正如具有以上描述的水平纳米线，沟道1002可以包括多晶硅或重结晶的多晶硅以形成单晶硅沟道。可选地，其中沟道1002包括晶体硅，沟道可以相对于沟道的长轴形成以具有<100>表面晶体取向。
在一些实施例中，例如在图10B中所示，电荷俘获区域1010可以是包括至少最接近隧道氧化物1008的第一电荷俘获层或内部电荷俘获层1016和第二电荷俘获层或外部电荷俘获层1018的分离电荷俘获区域。可选地，第一电荷俘获层和第二电荷俘获层可以被中间氧化物或反遂穿层1020分开。
正如以上描述的实施例，第一电荷俘获层1016和第二电荷俘获层1018中的一个或两个可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，所述CVD工艺包括成比例和在定制流率的N2O/NH3和DCS/NH3气体混合物，以提供富硅和富氧氮氧化物层。
最后，第二电荷俘获层1018和阻挡层1012中的一者或两者可以包括例如HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO或Y2O3的高K介质。
第一电荷俘获层1016的合适的厚度可以从大约到大约(具有一些允许的偏差，例如±10A)，其中大约可以被自由基氧化消耗以形成反遂穿层1020。第二电荷俘获层1018的合适的厚度可以是至少并且阻挡介质1012的合适的厚度可以是从大约
可以使用栅极第一方案或栅极最后方案来制造图10A的存储器件1000。图11A-F示出了用于制造图10A的非平面多栅极器件的栅极第一方案。图12A-F示出了用于制造图10A的非平面多栅极器件的栅极最后方案。
参考图11A，在栅极第一方案中，在例如阻挡氧化物的第一介电层或下部介电层1102被形成覆盖衬底1106中的第一、掺杂扩散区1104，例如源极或漏极。栅极层1108被沉积在第一介电层1102上以形成器件的控制栅极和在其上形成的第二介电层或上部介电层1110。正如以上描述的实施例，第一介电层1102和第二介电层1110可以被CVD、自由基氧化沉积，或可以通过下层或衬底的一部分的氧化形成。栅极层1108可以包括通过CVD沉积的金属或沉积的掺杂的多晶硅。通常栅极层1108的厚度是从约至而第一介电层1102和第二介电层1110是从约20至
参考图11B，第一开口1112被通过覆盖栅极层1108和第一介电层1102和第二介电层1110蚀刻到在衬底1106中的扩散区域1104中。接着，隧道氧化物1114、电荷俘获区域1116的层、和阻挡介质1118的层被顺序沉积在上部介电层1110的开口和表面中以产生在图11C中示出的中间结构。
尽管没有示出，但应当理解的是，如在以上描述的实施例中，电荷俘获区域1116可以包括分离电荷俘获区域，该分离电荷俘获区域包含更加靠近隧道氧化物1114的至少一个下部或底部电荷俘获层和覆盖底部电荷俘获层的上部或顶部电荷俘获层。一般而言，顶部电荷俘获层包括富硅、贫氧氮化物层，并且包括在多个电荷俘获层中分布的大多数电荷俘获，而底部电荷俘获层包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的，以减少其中电荷俘获的数量。在一些实施例中，分离电荷俘获区域1116还包括至少一个薄的中间体或反遂穿层，其包括例如氧化物的介质，其将顶部电荷俘获层与底部电荷俘获层分离。
接着，图11D，第二开口或沟道开口1120通过隧道氧化物1114、电荷俘获区域1116和阻挡介质1118各向异性蚀刻。参考图11E，半导体材料1122被沉积在隧道开口中以在其中形成垂直的沟道1124。垂直沟道1124可以包括在半导体材料的实质上固体圆筒中的外层中的环形区域，或如图11E中所示，可以包括围绕介质填充材料1126的圆筒的分离的、层半导体材料1122。
参考图11F，上部介电层1110的表面是平坦化的，并且半导体材料1128的层包括其中沉积在上部介电层上的第二、掺杂的扩散区域1130(例如源极和漏极)，以形成所示出的器件。
参考图12A，在栅极最后方案中，介电层1202，例如氧化物，被形成在衬底1206上的表面上的牺牲层1204上，通过介电层和牺牲层蚀刻的开口和在其中形成垂直的沟道1208。正如以上描述的实施例，垂直沟道1208可以包括在半导体材料1210(例如多晶硅或单晶硅)的实质上固体圆筒的外层中的环形区域，或可以包括围绕介质填充材料(未示出)的圆筒的独立层半导体材料。介电层1202可以包括任何合适的介电材料，例如氧化硅，其能够将随后形成的存储器件1000的栅极层与覆盖电活性层或另一个存储器件电气隔离。牺牲层1204可以包括相对于介电层1202、衬底1206和垂直沟道1208具有高选择性的任何合适的材料，该材料可以被蚀刻或移除。
参考图12B，第二开口1212被通过蚀刻而蚀刻通过介电层1202和牺牲层1204到衬底1106，而牺牲层1204被蚀刻或移除。牺牲层1204可以包括相对于介电层1202、衬底1206和垂直的沟道1208的材料具有高选择性的任何合适的材料，该材料可以被蚀刻或移除。在一个实施例中，牺牲层1204包括可以被缓冲氧化物蚀刻(BOE蚀刻)移除的材料。
参考图12C和12D，隧道氧化物1214、电荷俘获区域1216和阻挡介质1218的层被顺序沉积在介电层1202的开口和表面中平坦化以产生在图12C中示出的中间结构。在一些实施例中，例如在图12D中所示，电荷俘获区域1216可以是分离电荷俘获区域，该分离电荷俘获区域包括最靠近隧道氧化物1214的至少第一电荷俘获层或内部电荷俘获层1216a和第二电荷俘获层或外部电荷俘获层1216b。可选地，第一电荷俘获层和第二电荷俘获层可以被中间氧化物或反隧穿层1220分开。
接着，栅极层1222被沉积到第二开口1212和被平坦化以产生在图12E中示出的中间结构的上部介电层1202的表面。正如以上所述的实施例，栅极层1222可以包括沉积的金属或掺杂的多晶硅。最后，开口1224被通过栅极层1222蚀刻以形成分离的存储器件1226的控制栅极。
由此，已经公开了用逻辑器件集成电荷俘获存储器件的半导体结构以及形成该半导体结构的方法。尽管本发明已经以具体的语言描述结构特征或方法行为，应当理解的是，在所附权利要求中限定的本发明没有必要限于所描述的具体特征或行为。公开的具体的特征或行为应当理解为所声明的发明的特定的适当的实施方式，其是用于说明，而不是限制本发明。

Claims (20)

1.一种方法，包括：
在衬底的第一区域，由覆盖所述衬底的表面的半导体材料形成存储器件的沟道，所述沟道连接所述存储器件的源极和漏极；
在相邻于所述沟道的多个表面的所述沟道上方，形成电荷俘获介质堆栈，其中所述电荷俘获介质堆栈包括阻挡层，所述阻挡层在隧穿层上方的电荷俘获层上；以及
在所述衬底的第二区域上方，形成MOS器件。
2.根据权利要求1所述的方法，其中，形成所述MOS器件包括执行热氧化以同时形成所述MOS器件的栅极介电层并且热再氧化所述阻挡层。
3.根据权利要求2所述的方法，还包括执行氮化工艺以同时氮化所述栅极介电层和所述阻挡层。
4.根据权利要求1所述的方法，其中，形成所述电荷俘获介质堆栈还包括：
用液体蚀刻剂，在牺牲介电层中打开窗口，以暴露所述衬底的第一区域；
在所述窗口中，在所述隧穿层上方的所述电荷俘获层上形成所述阻挡层；以及
湿式蚀刻所述牺牲介电层。
5.根据权利要求1所述的方法，其中，所述电荷俘获层包括多个电荷俘获层，所述多个电荷俘获层包括下部电荷俘获层和上部电荷俘获层，所述下部电荷俘获层包括更接近于隧道氧化物的氮化物，所述上部电荷俘获层相对于所述下部电荷俘获层是贫氧的并且包括分布在多个电荷俘获层中的大多数电荷陷阱。
6.根据权利要求5所述的方法，还包括，在所述衬底的所述第二区域上方形成栅极介电层，其中所述栅极介电层包括高K栅极介质。
7.根据权利要求6所述的方法，还包括，在所述高K栅极介质上方形成金属栅极层。
8.根据权利要求5所述的方法，其中，所述电荷俘获层还包括将所述上部电荷俘获层与所述下部电荷俘获层分开的中间氧化层，并且其中，所述栅极介电层包括高K栅极介质。
9.根据权利要求8所述的方法，还包括，在所述高K栅极介质上方形成金属栅极层。
10.根据权利要求8所述的方法，其中，形成所述沟道包括，由具有相对于所述沟道的长轴的<100>表面结晶取向的硅形成所述沟道。
11.一种方法，包括：
在衬底的第一区域上方形成存储器件，包括：
在所述衬底之上形成层的堆栈，所述层的堆栈包含被至少一个栅极层分开的至少两个介电层；
形成第一开口，所述第一开口从堆栈层的顶面延伸通过所述介电层和所述栅极层中的至少一层；
在所述第一开口内部的侧壁上，形成电荷俘获介质堆栈；以及
形成所述存储器件的沟道，包括将半导体材料沉积在所述第一开口的内部的所述电荷俘获介质堆栈上方；以及
在所述衬底的第二区域上方形成MOS器件，其包括形成第二开口，所述第二开口从所述堆栈层的顶面延伸通过所述介电层和所述栅极层中的至少一层。
12.根据权利要求11所述的方法，其中，形成所述电荷俘获介质堆栈包括，在所述第一开口内部的侧壁上形成阻挡层，在所述阻挡层上方形成电荷俘获层，以及在所述电荷俘获介电层上方形成隧穿层。
13.根据权利要求12所述的方法，其中，形成所述MOS器件包括执行热氧化以同时形成所述MOS器件的栅极介电层和所述阻挡层。
14.根据权利要求13所述的方法，还包括，执行氮化工艺以同时氮化所述栅极介电层和所述阻挡层。
15.根据权利要求13所述的方法，其中，所述电荷俘获层包括多个电荷俘获层，所述多个电荷俘获层包含下部电荷俘获层和上部电荷俘获层，所述下部电荷俘获层包括更接近于隧道氧化物的氮化物，所述上部电荷俘获层相对于所述下部电荷俘获层是贫氧的并且包括分布在多个电荷俘获层中的大多数电荷陷阱。
16.根据权利要求15所述的方法，还包括所述多个电荷俘获层的退火结。
17.根据权利要求15所述的方法，其中，所述电荷俘获层还包括将所述上部电荷俘获层与所述下部电荷俘获层分开的中间氧化层，并且所述栅极介电层包括高K栅极介质。
18.根据权利要求17所述的方法，其中所述栅极层包括金属。
19.一种方法，包括：
在衬底的第一区域上方形成存储器件，包括：
在所述衬底之上形成层的堆栈，所述层的堆栈包含覆盖牺牲层的至少一个介电层；
形成第一开口，所述第一开口从堆栈层的顶面延伸通过所述介电层和所述牺牲层；
在所述第一开口中形成所述存储器件的沟道；
形成第二开口，所述第二开口从所述顶面延伸通过所述介电层，并且移除邻近于所述沟道的所述牺牲层的至少一部分，以暴露所述沟道的至少一部分；
在所述沟道的所述暴露的部分上形成电荷俘获介质堆栈；以及
在所述电荷俘获介质堆栈上形成栅极层；以及
在所述衬底的第二区域上方形成MOS器件。
20.根据权利要求19所述的方法，其中，形成所述电荷俘获介质堆栈包括，在所述沟道的所述暴露的部分上形成隧穿层，在所述隧穿层上方形成电荷俘获层，以及在所述电荷俘获介电层上方形成阻挡层。
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