CN1763960A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明的半导体装置具有：存储部(100)，其形成在半导体基板(51)上，具有第1晶体管及绝缘分离该第1晶体管的第1STI区域(52)，该第1晶体管具有在半导体基板(51)与存储部电极(58)之间可积累电荷的ONO膜(56)；和CMOS部(200)，其形成在半导体基板(51)上，具有第2晶体管及绝缘分离该第2晶体管的第2STI区域(53)，该第2晶体管具有CMOS部电极(59)及栅绝缘膜(57)。第1STI区域(52)的上面的高度设定为与第2STI区域(53)的上面的高度相等或者比其低。因此，可以防止存储部中的扩散层电阻的增大，还可进一步防止在硅化扩散层的情况下产生的硅化细线电阻的增大以及接触器的接合边界的减小。
Description
技术领域
本发明涉及在半导体基板上具有存储(memory)部和逻辑(CMOS)部的半导体装置及其制造方法，其中存储部作为栅绝缘膜具有ONO(上部氧化硅层/氮化硅层/下部氧化硅层)膜。
背景技术
在半导体基板上混合搭载存储部和CMOS部且构成存储部的存储晶体管的栅绝缘膜使用ONO膜的半导体装置，随着元件的微细化的发展而越来越显示出其重要性。
下面，参照图7(a)～7(c)及图8(a)～图8(c)，对现有的混合搭载存储部和CMOS部的半导体装置及其制造方法予以说明。
首先，如图7(a)所示，在例如由硅构成的半导体基板1的上部的存储部100上形成第1浅槽分离(STI：shallow-trench-isolation)区域2，并且在其CMOS部200上形成第2浅槽分离(STI)区域3A。此时，第1STI区域2与半导体基板1的段差部的高度及第2STI区域3A与半导体基板1的段差部的高度例如都各为约100nm。
然后，如图7(b)所示，在半导体基板1的存储部100及CMOS部200上的整面上，形成由第1氧化硅膜、氮化硅膜及第3氧化硅膜构成的ONO膜6。
接着，如图7(c)所示，在存储部100的半导体基板1的上部形成位线(bitline、未图示)，然后由湿式蚀刻法除去覆盖ONO膜6的CMOS部200的部分。此时，由湿式蚀刻及洗净工序等削去第2STI区域3A的上部，成为第2STI区域3B。
接着，如图8(a)所示，在半导体基板1的CMOS部200上由热氧化形成栅绝缘膜7。这里，在CMOS部200上，在栅绝缘膜7的形成时，也通过洗净工序等进一步削去第2STI区域3B的上部而成为第2STI区域3C。其结果，降低了与半导体基板1的段差部的高度，其值成为例如约50nm。
另一方面，在存储部100中，由于第1STI区域2被ONO膜6覆盖，所以并未降低第1STI区域2与半导体基板1的段差部的高度，仍约为100nm。
然后，如图8(b)所示，在存储部100上形成作为栅电极的存储部电极8，该存储部电极8的一部分与第1STI区域2的一个端部搭接，另外在CMOS部200上形成作为栅电极的CMOS部电极9，该CMOS部电极9的一部分与第2STI区域3C的一个端部搭接。此时，如上文所述，第1STI区域2与半导体基板1的段差为100nm，比作为第2STI区域3C与半导体基板1的段差部高度的约50nm还大。
接着，如图8(c)所示，在CMOS部200中，经过在CMOS部电极9的侧面上形成侧壁的工序等，在第1STI区域2的段差大的存储部100中，不仅是在存储部电极8的侧面上，而且还在第1STI区域2的段差部的侧面上形成侧壁10。为此，在后工序的由源/漏(S/D)注入进行的扩散层形成工序中，形成的扩散层11的表面积因侧壁10的厚度而变小。此时，在CMOS部200中，在第2STI区域3C中的CMOS部电极9没有覆盖的部分的段差大致为0。这种状态成为第2STI区域3D。
即，在该工序中，在CMOS部200中，第2STI区域3D中的CMOS部电极9的下侧的段差约为50nm，而未被CMOS部电极9覆盖的段差部的高度大致为0。相对于此，在存储部100中，第1STI区域2中的存储部电极8的下侧的段差部的高度约为100nm，而存储部电极8没有覆盖的段差部的高度约为50nm。
另外，有关各STI区域2及3A等中段差部的数值只是一个例子，实际上因工艺带来的零散偏差而在数十nm的范围内变化。可是，第1STI区域2中的存储部电极8的下侧的段差部的高度与第2STI区域3D中的CMOS部电极9的下侧的段差部的高度之间的关系，第1STI区域2的段差部的高度，因被ONO膜6覆盖的缘故，必然比经过图7及图8的各工序等而膜厚逐渐减小的第2STI区域3C、3D的段差部的高度还要大。
但是，如图9(a)所示，在半导体基板1上形成硅化物层12的情况下，由于存储部100中的第1STI区域2的段差部处所形成的侧壁10，而使硅化物层12的面积变小。因此，如图9(b)所示，如果在硅化物层12上形成接触器13，则所形成的接触器13的对硅化物层12的接合边界变小。
正如以上说明的那样，如果依照上文所述的现有的半导体装置的制造方法，则由于存储部100中的第1STI区域2与半导体基板1的段差比CMOS部200中的第2STI区域3D与半导体基板1的段差大，因此由形成在第1STI区域2的段差部侧面上的侧壁10而产生以下问题。
第一，由源/漏(S/D)注入形成的扩散层11的表面积变小，导致扩散层电阻上升。特别是，在半导体基板1上形成硅化物层12作为细线电阻使用的情况下，由于因形成在存储部100的第1STI区域2的段差部处的侧壁10而使硅化物层12的宽度变小，因此导致细线电阻增大。
第二，在扩散层12上形成接触器13的情况下，由于该扩散层12的表面积变小，使接触器的接合边界变小。
专利文献1：特开2001-077220号公报。
发明内容
本发明鉴于上述现有的问题，其目的在于防止存储部中的扩散层电阻的增大，在将扩散层硅化的情况下防止硅化细线电阻的增大，并防止接触器的接合边界减小。
为了达到上述目的，本发明构成为：在混合搭载了存储部和逻辑部的半导体装置中，其中存储部具有存储晶体管，该存储晶体管具有在半导体区域及元件分离区域上形成的可积累电荷的栅绝缘膜，逻辑部具有晶体管及元件分离区域，在形成可积累电荷的栅绝缘膜之前，通过事先除去存储部中所包含的元件分离区域的上部，使存储部中的元件分离区域与半导体区域之间的段差变小。
具体地说，有关本发明的半导体装置的特征在于，具备：存储部，其形成在半导体区域上，具有第1晶体管及绝缘分离该第1晶体管的第1绝缘分离区域，该第1晶体管具有在半导体区域与第1栅电极之间可积累电荷的第1栅绝缘膜；和逻辑部，其形成在半导体区域上，具有第2晶体管及绝缘分离该第2晶体管的第2绝缘分离区域，该第2晶体管具有第2栅电极以及第2栅绝缘膜，在存储部中，第1栅绝缘膜及第1栅电极的一部分按照跨过第1绝缘分离区域之上的方式形成，在逻辑部中，第2栅绝缘膜及第2栅电极的一部分按照跨过第2绝缘分离区域之上的方式形成，第1栅绝缘膜及第1栅电极的一部分跨过第1绝缘分离区域之上的区域中的第1绝缘分离区域的上面距半导体区域的表面的高度，与第2栅绝缘膜及第2栅电极的一部分跨过第2绝缘分离区域之上的区域中的第2绝缘分离区域的上面距半导体区域的表面的高度相等或者比其低。
在本发明的半导体装置中，优选第1栅绝缘膜是氮化硅和氧化硅的层叠膜。
在本发明的半导体装置中，优选第1栅绝缘膜是ONO膜(由氧化硅膜/氮化硅膜/氧化硅膜构成的层叠膜)。
在本发明的半导体装置中，优选第1绝缘分离区域及第2绝缘分离区域，是对形成在半导体区域的上部的槽部进行填充构成的沟槽分离区域。
在本发明的半导体装置中，优选第1晶体管具有在半导体区域的上部形成的扩散层，在扩散层上形成有金属硅化物层。
有关本发明的半导体装置的制造方法，是以下述半导体装置的制造方法为对象，其中半导体装置是具备：存储部，其形成在半导体区域上，具有第1晶体管及绝缘分离该第1晶体管的第1绝缘分离区域，该第1晶体管具有可积累电荷的第1栅绝缘膜；和逻辑部，其具有第2晶体管及绝缘分离该第2晶体管的第2绝缘分离区域，该第2晶体管具有第2栅绝缘膜，半导体装置的制造方法的特征在于，具有：工序a，其在半导体区域的存储部及逻辑部上分别形成第1绝缘分离区域及第2绝缘分离区域；工序b，其使第1绝缘分离区域距半导体区域的表面的高度比第2绝缘分离区域距半导体区域的表面的高度低；工序c，其在工序b之后，在半导体区域的存储部及逻辑部上，遍布包括第1绝缘分离区域及第2绝缘分离区域的整面而形成第1栅绝缘膜；工序d，其除去第1栅绝缘膜中的覆盖逻辑部的部分；工序e，其在半导体区域的逻辑部上形成第2栅绝缘膜；工序f，其在存储部中的第1栅绝缘膜上形成第1晶体管的栅电极，并在逻辑部中的第2栅绝缘膜上形成第2晶体管的栅电极；工序g，其在第1晶体管及第2晶体管的各个栅电极的侧面上形成侧壁；和工序h，其在半导体区域中的存储部中形成第1晶体管的扩散层，在半导体区域中的逻辑部中形成第2晶体管的源/漏扩散层。
在本发明的半导体装置的制造方法中，优选第1栅绝缘膜是氮化硅和氧化硅的层叠膜。
在本发明的半导体装置的制造方法中，优选第1栅绝缘膜是ONO膜(由氧化硅膜/氮化硅膜/氧化硅膜构成的层叠膜)。
在本发明的半导体装置的制造方法中，优选第1绝缘分离区域及第2绝缘分离区域，是在半导体区域上部形成槽部，对所形成的槽部填充绝缘物构成的沟槽分离区域。
在本发明的半导体装置的制造方法中，优选工序b包括：形成具有开口部分的掩模图案的工序，其中开口部分是对存储部开口的开口部分；和通过使用所形成的掩模图案的蚀刻，选择性地除去第1绝缘分离区域的上部的工序。
本发明的半导体装置的制造方法，优选还具有在第1晶体管的源/漏扩散层上和第2晶体管的源/漏扩散层上分别形成金属硅化物层的工序。
按照有关本发明的半导体装置及其制造方法，由于包含在存储部的第1绝缘分离区域的上面距半导体区域的表面的高度与包含在逻辑部的第2绝缘分离区域的上面距半导体区域的表面的高度相等或者比其低，因此在第1绝缘分离区域的侧面上的侧壁变小，从而存储部中的第1晶体管的扩散层的面积不会缩小。其结果，可以防止扩散层电阻的增大，还可进一步防止在硅化扩散层的情况下产生的硅化细线电阻的增大以及接触器的接合边界的减小。
附图说明
图1是表示有关本发明的第一实施方式的半导体装置的示意性结构剖面图。
图2(a)～(c)是表示有关本发明的第一实施方式的半导体装置的制造方法的示意性工序顺序的结构剖面图。
图3(a)～(c)是表示有关本发明的第一实施方式的半导体装置的制造方法的示意性工序顺序的结构剖面图。
图4(a)及(b)是表示有关本发明的第一实施方式的半导体装置的制造方法的示意性工序顺序的结构剖面图。
图5是表示有关本发明的第二实施方式的半导体装置的示意性结构剖面图。
图6(a)及(b)是表示有关本发明的第二实施方式的半导体装置的制造方法的示意性工序顺序的结构剖面图。
图7(a)～(c)是表示有关现有的半导体装置的制造方法的示意性工序顺序的结构剖面图。
图8(a)～(c)是表示有关现有的半导体装置的制造方法的示意性工序顺序的结构剖面图。
图9(a)～(b)是表示现有的具有被硅化的扩散层的半导体装置的制造方法的示意性工程顺序的结构剖面图。
图中：51-半导体基板(半导体区域)，52-第1STI区域(第1绝缘分离区域)，52A-第1STI区域，52B-第1STI区域，53-第2STI区域(第2绝缘分离区域)，53A-第2STI区域，53B-第2STI区域，53C-第2STI区域，54-氮化硅膜，55-抗蚀掩模，56-ONO膜(第1栅绝缘膜)，56a-下部氧化硅层，56b-氮化硅层，56c-上部氧化硅层，57-栅绝缘膜(第2栅绝缘膜)，58-存储部电极(第1栅电极)，59-CMOS部电极(第2栅电极)，60-侧壁，61-扩散层，62-硅化物层，64-接触器，100-存储部(memory部)，200-CMOS部(逻辑部)。
具体实施方式
(第一实施方式)
参照图1对有关本发明的第一实施方式的半导体装置进行说明。
如图1所示，有关第一实施方式的半导体装置，具有在由例如p型硅(Si)构成的半导体基板51上形成的存储部100和CMOS部200，其中存储部100包括有可积累电荷的ONO膜56的存储晶体管，CMOS部200包括构成该存储部100的周边电路的晶体管并进行逻辑运算。这里，ONO膜56从下面开始依次形成例如厚度为5nm的下部氧化硅层56a、厚度为10nm的作为实质性积累电荷材料的氮化硅层56b及厚度为15nm的上部氧化硅层56c而构成。
在存储部100中，形成绝缘分离存储晶体管的第1浅槽分离(STI)区域52，在存储部100露出的半导体基板51上，以跨过第1STI区域52的一方端部的方式形成ONO膜56。另外，作为第1栅电极的存储部电极58以经由ONO膜56、跨过第1STI区域52的一方端部的方式形成。存储部电极58中的CMOS部200侧的侧面上，形成由例如氧化硅或者氮化硅等的绝缘膜构成的侧壁60。半导体基板51的上部中的相对第1STI区域52的存储部电极58的相反侧的区域处，形成例如n型扩散层61。
CMOS部200中，形成绝缘分离晶体管的第2浅槽分离(STI)区域53。另外，作为第2栅电极的CMOS部电极59以跨过第2STI区域53的一方端部的方式形成。
作为第一实施方式的特征是，第1STI区域52形成为：存储部100中ONO膜56及存储部电极58的一部分跨过第1STI区域52上的第1STI区域52的上面距半导体基板51的表面的高度、与CMOS部200中CMOS部电极59的一部分跨过第2STI区域53上的区域中的第2STI区域53的上面距半导体基板51的表面的高度相等或者比其低。
下面，对上述构成的半导体装置的制造方法，参照图2～图4进行说明。
首先，如图2(a)所示，在半导体基板1的主面上，形成焊盘氧化膜及氮化硅膜54，然后，由使用例如以氯气为主要成分的蚀刻气体进行干式蚀刻，在规定的元件分离区域形成STI形成用的沟槽(trench)。接着，由化学气相沉积法(CVD)，在形成的氮化硅膜54上，以遍布包括沟槽的前面来填埋沟槽的方式堆积由氧化硅构成的例如NSG(non-doped silicateglass)膜。接着，由化学机械研磨(CMP)法，将堆积的NSG膜平坦化至氮化硅膜54露出为止。通过这样，在存储部100和CMOS部200形成距半导体基板51的上面的高度都各为约100nm的第1STI区域52A及第2STI区域53A。
接着，如图2(b)所示，使用光刻法，在半导体基板51上，形成具有露出存储部100的开口图案的抗蚀掩模55，通过使用形成的抗蚀掩模55对第1STI区域52A进行蚀刻，使第1STI区域52A的上面距半导体基板51的高度比氮化硅膜54的上面距半导体基板51的高度还低。作为一个例子，这里，对第1STI区域52A的上部仅进行约75nm蚀刻，形成距半导体基板51上面的高度约为25nm的第1STI区域52B。该对第1STI区域52A的蚀刻，可以是干式蚀刻，或者也可以是湿式蚀刻。在干式蚀刻的情况下使用例如以碳氟化合物为主要成分的蚀刻气体，在湿式蚀刻的情况下使用例如包括氢氟酸或者缓冲氢氟酸的蚀刻溶液。
接着，如图2(c)所示，使用灰化法(ashing法)除去抗蚀掩模55，然后，除去氮化硅膜54及焊盘氧化膜。通过这样，此时，存储部100中的第1STI区域52B与半导体基板51之间的段差，比CMOS部200中的第2STI区域53A与半导体基板51之间的段差要小。例如，此时，第1STI区域52B与半导体基板51之间的段差约为25nm，第2STI区域53A与半导体基板51之间的段差约为100nm。
接着，如图3(a)所示，例如由CVD法，在包括第1STI区域52B和第2STI区域53A的半导体基板51上成膜ONO膜56。
接着，如图3(b)所示，在半导体基板51上部的存储部100中形成成为位线的扩散层(图中未表示)后，通过蚀刻选择性地除去ONO膜56的覆盖CMOS部200的部分。在该蚀刻中，例如，可以对上部氧化硅层及下部氧化硅使用包含氢氟酸或者缓冲氢氟酸的蚀刻溶液，对氮化硅层进行使用热磷酸的湿式蚀刻。此时，由蚀刻及洗净工序削去第2STI区域53A的上部，使其成为第2STI区域53B。
接着，如图3(c)所示，由例如热氧化法，在半导体基板51的CMOS部200露出的区域中形成栅绝缘膜57。在该栅绝缘膜57的形成时，也由洗净工序等，进一步削去第2STI区域53B的上部而成为第2STI区域53C。其结果，降低了第2STI区域53C与半导体基板51之间的段差部的高度，其值例如约为50nm。相对于此，在存储部100中，在除去CMOS部200中的ONO膜56的工序及形成栅绝缘膜57的工序中，由于第1STI区域52B由ONO膜56覆盖，因此并未降低第1STI区域52B与半导体基板51之间的段差，仍为约25nm。
接着，如图4(a)所示，例如，由CVD法，遍布半导体基板51的上部整个面，堆积由掺有杂质的聚硅构成的导电性膜，接着，由光刻法及蚀刻法，以跨过存储部100的第1STI区域52B及CMOS部200的第2STI区域53C的各一方端部的方式，由堆积的导电性膜形成存储部电极58及CMOS部电极59。另外，向聚硅的掺入杂质，也可以在堆积了由聚硅构成的导电性膜后，使用离子注入法进行。此时，如前所述，第1STI区域52B与半导体基板51之间的段差，比第2STI区域53C与半导体基板51之间的段差要低。为此，在以后的工序中，事先由ONO膜56覆盖的存储部100的第1STI区域52B与半导体基板51之间段差部的高度并不降低。在此基础上，尽管CMOS部200中的第2STI区域53C与半导体基板51之间的段差由湿式蚀刻、洗净工序等而降低，在CMOS部电极59的形成时，仍可以使第1STI区域52B与半导体基板51之间的段差部的高度，与第2STI区域53C与半导体基板51的段差部之间的高度相等或者比其低。
接着，如图4(b)所示，蚀刻除去存储部100的ONO膜56中的在半导体基板51及第1STI区域52B上露出的部分。此时，在存储部100中，第1STI区域52B中的存储部电极58未覆盖的部分的段差大致为0，该状态的STI区域成为第1STI区域52。同样，在CMOS部200中，第2STI区域53C中的CMOS部电极59未覆盖的部分的段差大致为0，该状态的STI区域成为第2STI区域53。接着，由例如CVD法，在包括存储部电极58和CMOS部电极59的半导体基板51的整面上堆积由氧化硅或者氮化硅构成的绝缘膜，然后，对堆积的绝缘膜，通过碳氟化合物系的蚀刻气体进行回蚀(etch back)，在存储部电极58及CMOS部电极59的侧面上形成侧壁60。然后，在半导体基板51中的相对第1STI区域52的存储部电极58的相反侧的区域处，选择性地离子注入作为n型杂质的例如砷元素或者磷，形成n型扩散层61。
这样，即使在存储部100中的存储部电极58处形成侧壁60后，由于第1STI区域52与半导体基板51之间的段差部的高度，与CMOS部200中的第2STI区域53与半导体基板51之间的段差部的高度相等或者比其低，因此不发生如已往例那样形成侧壁，不会缩小存储部100中的成为源/漏扩散层的扩散层61的注入面积。例如，在CMOS部200中，第2STI区域53中的CMOS部电极59的下侧部分的段差约为50nm，且该CMOS部电极59未覆盖部分的段差大致为0。相对于此，存储部100中，第1STI区域52中的存储部电极58的下侧部分的段差约为25nm，且该存储部电极58未覆盖的部分的段差大致为0。另外，有关各STI区域52及53的段差部的数值只不过是一个例子，实际上由于存在工艺上造成的零散偏差的缘故，其在数十nm范围内变化。
然而，在以往例中，如上所述，由于第1STI区域2在处理一开始就由ONO膜6覆盖，因此一定要比随着后续工序的进行而逐渐膜厚减小的CMOS部200的第2STI区域3D的段差大。
与此相对，在第一实施方式中，存储部100的第1STI区域52中的存储部电极58的下侧部分的段差与CMOS部200的第2STI区域53中的CMOS电极59的下侧部分的段差之间的相对关系，由于在如图2(b)所示工序中按照从第1STI区域52A到第1STI区域52B那样其高度降低，因此第1STI区域52中的存储部电极58的下侧部分的段差部的高度，成为与第2STI区域53中的CMOS电极59的下侧部分的段差部的高度相等或者比其低。
(第二实施方式)
下面，参照图5对有关本发明的第二实施方式的半导体装置进行说明。在图5中，对与图1中所附符号相同的构成部件仍赋予相同符号，从而省略说明。
有关第二实施方式的半导体装置，是将第一实施方式的半导体基板51上形成的扩散层61做成被硅化的硅化物层62。
硅化物层62，如图6(a)所示，通过下述方式形成，即：在第一实施方式的图4(b)所示的工序中，在扩散层61上通过蒸镀法等堆积包含如钛(Ti)、钴(Co)或者镍(Ni)的金属膜，通过对堆积的金属膜进行热处理的公知的硅化处理，使各扩散层61硅化而成为硅化物层62。
即使在经过了该硅化工序之后，存储部100的第1STI区域52与半导体基板51之间的段差部的高度也还是与CMOS部200的第2STI区域53与半导体基板51的段差部的高度相等或者比其低，因此不会形成以往例的图9(a)所示那样的侧壁10，不会缩小存储部100的硅化物层62的面积。
还有，如图6(b)所示，当在硅化物层62之上形成接触器64时，由于第1STI区域52与半导体基板51之间的段差部的高度、与第2STI区域53和半导体基板51之间的段差部的高度相等或者比其低，因此不会出现以往例的如图9(b)所示那样的接触器的接合边界变小，可以使接触器64与硅化物层62的接触器的接合边界充分大。
如上所述，按照有关本发明的第一实施方式及第二实施方式，通过事先设定存储部100的第1STI区域52与半导体基板51之间的段差部的高度、同CMOS部200的第2STI区域53与半导体基板51的段差部的高度相等或者比其低，能够防止以往的因在比CMOS部200的第2STI区域3的段差部大的存储部100的第1STI区域2的段差部形成的侧壁10而引起扩散层12的面积缩小所造成的扩散层电阻增大。
另外，如第二实施方式，即使将扩散层61进行硅化，也可以防止因硅化物层62的面积缩小造成的细线电阻的增大及接触器的接合边界的减小等。
再有，可累积电荷的ONO膜65也不必一定要采用由氧化硅层56a及56c夹住氮化硅层56b的结构。因此，例如可以不必一定设置下部硅氧化层56a或者上部硅氧化层56c。
有关本发明的半导体装置及其制造方法，具有以下效果：可以防止存储部中扩散层电阻的增大或者硅化情况下硅化细线电阻的增大，并防止扩散层中接触器接合边界的减小，特别作为具有存储部和CMOS部的半导体装置及其制造方法等有用，其中存储部具有ONO膜作为栅绝缘膜。
Claims (11)
1、一种半导体装置，其特征在于，
具备：
存储部，其形成在半导体区域上，具有第1晶体管及绝缘分离该第1晶体管的第1绝缘分离区域，该第1晶体管具有在所述半导体区域与第1栅电极之间可积累电荷的第1栅绝缘膜；和
逻辑部，其形成在所述半导体区域上，具有第2晶体管及绝缘分离该第2晶体管的第2绝缘分离区域，该第2晶体管具有第2栅电极以及第2栅绝缘膜，
在所述存储部中，所述第1栅绝缘膜及所述第1栅电极的一部分按照跨过所述第1绝缘分离区域之上的方式形成，
在所述逻辑部中，所述第2栅绝缘膜及所述第2栅电极的一部分按照跨过所述第2绝缘分离区域之上的方式形成，
所述第1栅绝缘膜及第1栅电极的一部分跨过所述第1绝缘分离区域之上的区域中的所述第1绝缘分离区域的上面距所述半导体区域的表面的高度，与所述第2栅绝缘膜及第2栅电极的一部分跨过所述第2绝缘分离区域之上的区域中的所述第2绝缘分离区域的上面距所述半导体区域的表面的高度相等或者比其低。
2、根据权利要求1所述的半导体装置，其特征在于，
所述第1栅绝缘膜是氮化硅和氧化硅的层叠膜。
3、根据权利要求1所述的半导体装置，其特征在于，
所述第1栅绝缘膜是ONO膜，即由氧化硅膜/氮化硅膜/氧化硅膜构成的层叠膜。
4、根据权利要求1或2所述的半导体装置，其特征在于，
所述第1绝缘分离区域及所述第2绝缘分离区域，是对形成在所述半导体区域的上部的槽部进行填充构成的沟槽分离区域。
5、根据权利要求1～3项中任一项所述的半导体装置，其特征在于，
所述第1晶体管具有在所述半导体区域的上部形成的扩散层，
在所述扩散层上形成有金属硅化物层。
6、一种半导体装置的制造方法，是具备存储部和逻辑部的半导体装置的制造方法，其中，所述存储部，形成在半导体区域上，具有第1晶体管及绝缘分离该第1晶体管的第1绝缘分离区域，该第1晶体管具有可积累电荷的第1栅绝缘膜；所述逻辑部，具有第2晶体管及绝缘分离该第2晶体管的第2绝缘分离区域，该第2晶体管具有第2栅绝缘膜，
该方法具有：
工序a，其在所述半导体区域的所述存储部及所述逻辑部上分别形成所述第1绝缘分离区域及所述第2绝缘分离区域；
工序b，其使所述第1绝缘分离区域距所述半导体区域的表面的高度比所述第2绝缘分离区域距所述半导体区域的表面的高度低；
工序c，其在所述工序b之后，在所述半导体区域的所述存储部及所述逻辑部上，遍布包括所述第1绝缘分离区域及所述第2绝缘分离区域的整个面而形成所述第1栅绝缘膜；
工序d，其除去所述第1栅绝缘膜中的覆盖所述逻辑部的部分；
工序e，其在所述半导体区域的所述逻辑部上形成所述第2栅绝缘膜；
工序f，其在所述存储部中的所述第1栅绝缘膜上形成所述第1晶体管的栅电极，并在所述逻辑部中的所述第2栅绝缘膜上形成所述第2晶体管的栅电极；
工序g，其在所述第1晶体管及所述第2晶体管的各个栅电极的侧面上形成侧壁；和
工序h，其在所述半导体区域中的所述存储部中形成所述第1晶体管的源/漏扩散层，在所述半导体区域中的所述逻辑部中形成所述第2晶体管的源/漏扩散层。
7、根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述第1栅绝缘膜是氮化硅和氧化硅的层叠膜。
8、根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述第1栅绝缘膜是ONO膜，即由氧化硅膜/氮化硅膜/氧化硅膜构成的层叠膜。
9、根据权利要求6～8中任一项所述的半导体装置的制造方法，其特征在于，
所述第1绝缘分离区域及所述第2绝缘分离区域，是在所述半导体区域的上部形成槽部，对形成的所述槽部填充绝缘物构成的沟槽分离区域。
10、根据权利要求6～8中任一项所述的半导体装置的制造方法，其特征在于，
所述工序b包括：形成具有开口部分的掩模图案的工序，其中开口部分是对所述存储部开口的开口部分；和
通过使用所形成的掩模图案的蚀刻，选择性地除去所述第1绝缘分离区域的上部的工序。
11、根据权利要求6～8中任一项所述的半导体装置的制造方法，其特征在于，
还具有在所述第1晶体管的源/漏扩散层上和所述第2晶体管的源/漏扩散层上分别形成金属硅化物层的工序。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20131021 |