CN1790679A - 形成具有浮栅的非易失性存储器件的方法 - Google Patents

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Abstract

本发明的实施例涉及用于形成非易失性存储器件的方法。提供具有单元区、第一外围区和第二外围区的衬底。在单元区中的衬底上形成隧道绝缘层。在单元区中的隧道绝缘层上形成初步浮栅。在单元区、第一外围区和第二外围区中的衬底上形成阻挡绝缘层。在单元区、第一外围区和第二外围区中的阻挡绝缘层上形成导电层。除去第一和第二外围区中的导电层和阻挡绝缘层，以露出第一和第二外围区中的至少部分衬底。在第一和第二外围区的露出衬底上分别形成第一和第二栅绝缘层。在单元区、第一外围区和第二外围区中的衬底上形成不掺杂的硅层。用第一导电类型的杂质掺杂第一外围区中的不掺杂硅层。用第二导电类型的杂质掺杂第二外围区中的不掺杂硅层。

Description

形成具有浮栅的非易失性存储器件的方法
与相关申请的交叉引用
根据35U.S.C.§119，该美国非临时专利申请要求2004年11月11日申请的韩国专利申请2004-92022的优先权，将其全部内容引入作为参考。
背景技术
本发明涉及形成半导体器件，更具体，涉及形成具有浮栅的非易失性存储器的方法。
用于存储数据的半导体存储器件可以分为易失性存储器件或非易失性存储器件。易失性存储器件在它们的电源供给中断时丢失它们存储的数据。相反，非易失性存储器件在它们的电源供给中断之后仍保持它们存储的数据。快闪存储器件是非易失性存储器件的示例性类型。基本单元用来在快闪存储器件中存储数据，以及可以包括浮栅和控制电荷的流入/流出浮栅的控制栅电极。氧化物-氮化物-氧化物(ONO)层可以被用作浮栅和控制栅电极之间的绝缘层。外围电路可以包括MOS晶体管，在外围电路中的MOS晶体管的栅电极中，ONO的使用可能降低它们的性能。
在美国专利号6,372,577(“′577专利”)中公开了一种形成快闪存储器件的方法，其中外围电路的MOS晶体管中包括的栅电极不包括ONO层。
图1至4是说明形成快闪存储器件的常规方法的剖面图。参考符号“a”表示具有快闪存储器单元的单元区，以及参考符号“b”表示具有外围电路的MOS晶体管的外围区。
参考图1，在具有单元区a和外围区b的衬底1上形成器件隔离层2a和2b。在单元区“a”，形成第一器件隔离层2a，以限定单元有源区，以及在外围区“b”中，形成第二器件隔离层2b，以限定外围有源区。
在衬底1的整个表面上顺序地形成隧道氧化物层3和第一多晶硅层4。第一多晶硅层4被构图，以在单元有源区上形成第一多晶硅图形4a。此时，可以剩下外围区“b”的第一硅层4。
在衬底1的整个表面上形成ONO层5，在ONO层5上形成光刻胶图形6。光刻胶图形覆盖单元区“a”的ONO层5。此时，外围区“b”的ONO层5被露出。
参考图2，使用光刻胶图形6作为蚀刻掩模，除去外围区“b”的ONO层5和第一多晶硅层4。由此，露出外围有源区。光刻胶图形6被除去，以露出单元区“a”的ONO层5。
在露出的外围有源区的表面上执行预清洗工序。在外围有源区中形成栅氧化层7。栅氧化层7通过热氧化工艺来形成。
参考图3，在衬底1的整个表面上形成第二多晶硅层8。单元区“a”的第二多晶硅层8与ONO层5接触，以及外围区“b”的第二多晶硅层8与栅氧化层7接触。
参考图4，第二多晶硅层8、ONO层5和第一多晶硅图形4a被连续地构图，以形成顺序地层叠的浮栅4b、ONO图形5a以及控制栅电极8a。控制栅电极8a横跨单元有源区。浮栅4b插入控制栅电极8a和单元有源区之间。外围区“b”的第二多晶硅层8被构图，以形成横跨外围有源区的外围栅电极8b。在图1-4中，单元区“a”的截面沿控制栅电极8a的线。
如上所述，通过使用光刻胶图形6的构图工序，除去外围区“b”的ONO层5。在外围区“b”的ONO层5的去除过程中，单元区“a”的ONO层5直接接触光刻胶图形6。因为光刻胶典型地由有机材料形成，单元区“a”的ONO层5可能由光刻胶图形6获得有机污染，且由此可能具有降低的性能，以及可能减小由此制造的快闪存储器件的可靠性。
此外，在形成栅氧化层之前的预清洗工序过程中，单元区“a”的ONO层5被露出，以及可以被部分地除去，以及在预清洗工序过程中可能被损坏。结果，可能降低单元区“a”的ONO层5的性能，和/或穿过快闪存储器件和/或在制造周期之间，单元区“a”的ONO层的厚度可能变化。
在用于形成栅氧化层7的氧化工序过程中，单元区“a”的ONO层也被露出，这可能使之难以控制ONO层5的厚度。
由此，这种快闪存储器件的可靠性可能被减小。
发明内容
本发明的各个实施例涉及用于形成非易失性存储器件的方法。提供具有单元区、第一外围区以及第二外围区的衬底。在单元区中的衬底上形成隧道绝缘层。在单元区中的隧道绝缘层上形成初步(preliminary)浮栅。在单元区、第一外围区以及第二外围区中的衬底上形成阻挡绝缘层。在单元区、第一外围区和第二外围区中的阻挡绝缘层上形成导电层。第一和第二外围区中的导电层和阻挡绝缘层被除去，以露出第一和第二外围区中的至少部分衬底。在第一和第二外围区的露出衬底上分别形成第一和第二栅绝缘层。在单元区、第一外围区以及第二外围区中的衬底上形成不掺杂的硅层。用第一导电型杂质掺杂第一外围区中的不掺杂的硅层。用第二导电型杂质掺杂第二外围区中的不掺杂的硅层。
在再一实施例中，可以同时形成第一栅绝缘层和第二栅绝缘层。阻挡绝缘层可以直接形成在单元区中的初步浮栅上。在单元区、第一外围区和第二外围区中的阻挡绝缘层上可以直接形成导电层。第一栅绝缘层和/或第二栅绝缘层每个可以具有比单元区中的隧道绝缘层更大的厚度。
在再一实施例中，第一和第二外围区中的第一和第二导电类型的掺杂硅层被构图，以分别形成第一和第二外围栅电极。单元区中的导电层、阻挡绝缘层以及初步浮栅被构图，以形成包括浮栅、阻挡绝缘图形和控制栅电极的层叠单元栅图形。
在再一实施例中，当构图第一和第二外围区中的第一和第二导电类型的掺杂硅层时，单元区中的不掺杂硅层被除去，以分别形成第一和第二外围栅电极。
在再一实施例中，在第一外围栅电极、第二外围栅电极以及单元栅图形的两个侧壁上分别形成第一外围隔片、第二外围隔片以及单元隔片。在单元区、第一外围区以及第二外围区中的衬底上形成金属层。通过硅化(silicidation)工序，在第一和第二外围栅电极和控制栅上形成金属硅化物层。在硅化工序之后，除去未反应的金属层，同时留下金属硅化物层。
在再一实施例中，在形成不掺杂的硅层之前，形成相对于单元区中的阻挡绝缘层上的导电层具有刻蚀选择率的刻蚀停止层。在形成第一和/或第二栅绝缘层的同时形成刻蚀停止层，以及在刻蚀停止层上形成单元区的不掺杂硅层。
在再一实施例中，将第一导电类型的杂质离子有选择地注入第一外围区的不掺杂硅层中，以形成第一导电类型的掺杂硅层。将第二导电类型的杂质离子有选择地注入第二外围区的不掺杂硅层中，以形成第二导电类型的掺杂硅层。第一导电类型和第二导电类型之一的杂质离子是N-型杂质离子，以及第一导电类型和第二导电类型的另一种的杂质离子是P-型杂质离子。
在再一实施例中，在衬底上形成硬掩模层。硬掩模层和衬底被连续地构图，以在单元区中形成单元沟槽，在第一外围区中形成第一外围沟槽，以及在第二外围区中形成第二外围沟槽，这些分别限定单元区的单元有源区，第一外围区的第一外围有源区，以及第二外围区的第二外围有源区。在单元沟槽中形成单元隔离层，在第一外围沟槽中形成第一外围隔离层，以及在第二外围沟槽中形成第二外围隔离层，每个具有与构图的硬掩模层的上主要表面对准的主要上表面。构图的硬掩模层被除去，以露出单元有源区、第一外围有源区和第二外围有源区中的衬底。在单元有源区上形成初步浮栅。
在再一实施例中，在露出的单元有源区上形成隧道绝缘层。单元区中的隧道绝缘层上的初步浮栅的形成包括，形成填充通过去除单元有源区、第一外围有源区以及第二外围有源区中的构图硬掩模层形成的区域的浮栅，以及平整浮栅层，以使浮栅层的上主表面与器件隔离层的上主表面对准，以在单元区中形成初步浮栅。在第一和第二外围区的露出衬底上形成第一和第二栅绝缘层之前，可以分别从第一和第二外围区除去平整的浮栅层和隧道绝缘层。在形成阻挡绝缘层之前，单元沟槽中的单元隔离层可以被有选择地凹陷，以露出初步浮栅的侧壁。
附图说明
所包括的附图提供本发明的进一步理解，且被引入本说明书并构成本说明书的一部分。说明本发明的例子实施例的附图与说明书一起，用来解释本发明的原理。在附图中：
图1至4是说明形成常规快闪存储器件的方法的剖面图；
图5至14是说明根据本发明的某些实施例形成具有浮栅的非易失性存储器件的方法的剖面图；
图15是根据本发明的某些实施例沿图12的线I-I′的剖面图；
图16是根据本发明的某些实施例沿图13的线II-II′的剖面图；以及
图17是根据本发明的某些实施例沿图14的线III-III′的剖面图；
具体实施方式
下面将参考附图更完全地描述本发明的实施例，其中示出了本发明的实施例。但是本发明可以以许多不同的形式体现，以及不应该被认为局限于在此阐述的实施例。相反地，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在整篇中，相同的数字指相同的元件。
应当理解尽管在此可以使用了术语第一和第二等描述各个元件，但是这些元件不应该受这些术语限制。这些术语仅仅用来使一个元件与其它元件相区别。例如，在不脱离本发明的范围的条件下，下面论述的第一元件可以称为第二元件，同样，第二元件可以称为第一元件。在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。
应当理解当层、区域或衬底被称为在另一元件“上”或在另一元件“上”延伸时，它可以直接在另一元件“上”或直接在另一元件“上”延伸，或可以存在插入元件。相反，当该元件称为直接在另一元件“上”或“直接在另一元件“上延伸”时，不存在插入元件。用来描述元件之间的相互关系的其他词以类似的方式解释(即，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”，等)。
在此可以使用相对术语，如“在…下面”或“在…上面”或“上”或“下”或“水平”或“垂直”来描述一个元件、层或区域与图中所示的另一(些)元件、层或区域的关系。应当理解空间相对术语是用来包括除图中描绘的取向之外的使用或操作中器件的不同取向。例如，如果图中的器件被翻转，那么描述为在其他元件或部件“下面”和/或“底下”的元件将定向在其他元件或部件“之上”。因此，示例性术语“在…之下”可以包括“在…之上”和“在…之下”的两种取向。器件可以被另外定向(旋转90度或其他取向)，由此解释在此使用的空间相对描述词。
在此参考剖面图描述本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意图。照此，将预想由于制造工艺和/或容差图例形状的变化。因此，本发明的实施例不应该被认为是局限于在此图示的区域的特定形状，而是将包括由制造所得的形状的偏差。例如，图示为矩形的注入区一般地将具有圆润的或弯曲的特点和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间区域中发生某些注入。因此，图中所示的区域本质上是示意性的，且它们的形状不打算图示器件区域的实际形状，以及不打算限制本发明的范围。
在此使用的专业词汇是仅仅用于描述特定的实施例而不打算限制本发明。如在此使用的单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，在该说明书中使用术语“comprises”和/或“comprising”或“includes”和/或“including”时，说明所述部件、区域、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或多个其他部件、区域、整体、步骤、操作、元件、组件和/或其组。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解相同的意思。还应当理解如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术和本公开的环境中的意思且不被理想化解释或过度地形式感知，除非在此被清楚地限定。
图5至14是说明根据本发明的某些实施例形成具有浮栅的非易失性存储器件的方法的剖面图。图15，16以及17分别是沿图12的线I-I′、图13的线II-II′以及图14的线III-III′的剖面图。
参考图5，提供具有单元区50、第一外围区51以及第二外围区52的衬底100。单元区50是其中形成具有浮栅的非易失性存储器单元的区域。第一和第二外围区51和52之一是形成外围电路的NMOS晶体管的区域，另一个是其中形成PMOS晶体管的区域。
在衬底100的整个表面上形成硬掩模层102。然后，硬掩模层102和衬底100被连续地构图，以形成单元区50的单元沟槽104a、第一外围区51的第一外围沟槽104b以及第二外围区52的第二外围沟槽104c。单元沟槽104a、第一外围沟槽104b以及第二外围沟槽104c分别限定单元有源区、第一外围有源区和第二外围有源区。
在衬底100的整个表面上形成填充沟槽104a、104b和104c的器件隔离绝缘层。器件隔离绝缘层被平整，直到构图的硬掩模层102被露出，且由此形成单元器件隔离层I06a、第一外围器件隔离层106b以及第二外围器件隔离层106c。器件隔离层106a、106b和106c由此可以具有与构图的硬掩模层102的上主要表面对准的上主要表面。器件隔离层可以由氧化硅层，如可以具有优异的填隙性能的HDP氧化硅层形成。硬掩模层102可以包括相对于衬底具有刻蚀选择率的材料。硬掩模层102可以包括相对于器件隔离层具有刻蚀选择率的材料。硬掩模层102可以包括氮化硅层，以及可以由顺序地层叠的缓冲氧化物层(例如，氧化硅层)和氮化硅层形成。
参考图6，构图的硬掩模层102被除去，以露出单元有源区、第一外围有源区以及第二外围有源区，以及形成凹陷区。由此，凹陷区被器件隔离层106a、106b和106c围绕，以及在有源区上。器件隔离层106a、106b和106c的上表面比有源区的露出表面更高。
在露出的有源区上形成隧道绝缘层108。隧道绝缘层108可以由热氧化物层形成。
在具有隧道绝缘层108的衬底100上形成浮栅层，以填充凹陷区。浮栅层被平整，直到器件隔离层106a、106b和106c被露出。平整的浮栅层110′和110填充单元区50、第一外围区51、第二外围区52的凹陷区。单元区50的平整浮栅层110′被称为初步浮栅110′。由此初步浮栅110′可以直接在隧道绝缘层108上并与单元有源区自对准，通过它形成在凹陷区中。浮栅层可以由硅形成。例如，浮栅层可以由不掺杂的多晶硅或掺杂的多晶硅形成。浮栅层可以具有适于用作浮栅的杂质掺杂浓度。
应当理解根据某些实施例，可以通过其他方法形成初步浮栅。例如，器件隔离层106a、106b和106c的上表面可以邻近有源区的表面。可以形成隧道绝缘层108和浮栅层。浮栅层被构图，以形成初步浮栅。由此初步浮栅可以通过光刻工序的对准步骤与单元区对准。第一和第二外围区51和52的浮栅层可以剩下。
参考图7，单元器件隔离层106a被有选择地凹陷，以露出初步浮栅110′的侧壁，这通过增加随后形成的浮栅和控制栅电极之间的重叠面积，可以增加非易失性存储器单元的耦合比。凹陷单元器件隔离层106a的上表面邻近单元有源区的上表面。由此，初步浮栅110′的大部分侧壁可以被露出。因为单元器件隔离层106a被凹陷，对于第一和第二外围器件隔离层106b和106c来说用掩模图形(未示出)覆盖可能是优选的，以便第一和第二外围器件隔离层106b和106c不被凹陷。由此，可以减小单元区50和外围区51和52之间的台阶差。
在衬底100的整个表面上顺序地形成阻挡绝缘层112和导电层114。阻挡绝缘层可以由ONO层形成。而且，阻挡绝缘层112可以包括高介质层，具有比氮化硅层更高介电常数。例如，阻挡绝缘层112可以包括金属氧化物层，如氧化铝层、氧化铪层或氧化镧层。随着阻挡绝缘层112的介电常数增加，非易失性存储器单元的耦合比增加。结果，可以减小存储单元的工作电压。控制栅电极可以在后续工序中由导电层114形成，以及可以由掺杂的多晶硅形成。
在衬底100上形成掩模图形116。掩模图形116覆盖单元区50的导电层114。此时，第一和第二外围区51和52的导电层114被露出。掩模图形116可以由光刻胶层形成。
参考图8，使用掩模图形作为蚀刻掩模，除去外围区51和52的导电层114、阻挡绝缘层112、平整的浮栅110以及隧道绝缘层108，以及露出第一和第二外围有源区。
在除去外围区51和52的阻挡绝缘层112的工序过程中，单元区的阻挡绝缘层112被导电层114保护。
参考图9，在露出的第一外围有源区上形成第一栅绝缘层118a，以及在露出的第二外围有源区上形成第二栅绝缘层118b。在形成栅绝缘层118a和118b之前，可以执行与露出的第一和第二外围有源区的表面相关的预清洗工序。在预清洗工序过程中，单元区50的阻挡绝缘层112被导电层114保护。
栅绝缘层118a和118b可以形成有对于外围电路的MOS晶体管最佳的厚度。例如，如果外围区51和52中形成的MOS晶体管是高压MOS晶体管，那么栅绝缘层118a和118b可以比较厚。相反，如果外围区51和52中形成的MOS晶体管是低压MOS晶体管，那么栅绝缘层118a和118b可以比较薄。栅绝缘层118a和118b可以比隧道绝缘层108更厚。第一和第二栅绝缘层可以同时形成。
当第一和第二外围区51和52之一是高压MOS晶体管的区域，以及另一个是低压MOS晶体管的区域时，可以顺序地形成第一和第二栅绝缘层118a和118b，以具有不同的厚度。第一和第二栅绝缘层118a和118b可以由热氧化物层形成。
在导电层114上可以形成刻蚀停止层119。刻蚀停止层119由相对于导电层114具有刻蚀选择率的材料形成。刻蚀停止层119可以通过热氧化由掺杂的多晶硅形成的导电层来形成。具体，刻蚀停止层119可以与第一和/或第二栅绝缘层118a和118b一起形成。
在衬底100的整个表面上形成不掺杂的硅层120。不掺杂的硅层120可以由不掺杂的多晶硅形成。可以通过化学气相淀积工艺和/或原子层淀积(ALD)工艺形成不掺杂的硅层120。因为第一和第二外围器件隔离层106b和106e的上表面高于凹陷的单元器件隔离层的上表面，因此在形成不掺杂的多晶硅层120中，可以减小单元区50和外围区51和52之间的台阶差。
在不掺杂的多晶硅层120上形成第一离子注入掩模图形122。第一离子注入掩模图形122覆盖单元区50和第二外围区52的不掺杂硅层120。此时，第一外围区51的不掺杂多晶硅层120被露出。
使用第一离子注入掩模图形122将第一导电类型的杂质离子注入第一外围区51的不掺杂多晶硅层120中，以形成第一导电类型的掺杂多晶硅层120a。
参考图10，第一离子注入掩模图形122被除去。在衬底100上形成第二离子注入掩模图形124。第二离子注入掩模图形124覆盖单元区“a”的不掺杂多晶硅层120和第一外围区51的第一导电类型的掺杂多晶硅层120a。此时，第二外围区52的不掺杂多晶硅层120被露出。
使用第二离子注入掩模图形124将第二导电类型的杂质离子注入第二外围区52的不掺杂多晶硅层中，以形成第二导电类型的掺杂多晶硅层120b。
第二导电类型的杂质不同于第一导电类型的杂质。例如，第一和第二导电类型之一的杂质可以是N-型杂质，而第一和第二导电类型的另一种的杂质可以是P-型杂质。
当在第一外围区51中形成NMOS晶体管，以及在第二外围区52中形成PMOS晶体管时，第一导电类型的掺杂多晶硅层120a是N-型掺杂的多晶硅层，以及第二导电类型的掺杂多晶硅层120b是P-型掺杂的多晶硅层。相反地，当在第一外围区5中形成PMOS晶体管，以及在第二外围区52中形成NMOS晶体管时，第一导电类型的掺杂多晶硅层120a是P-型掺杂的多晶硅层，以及第二导电类型的掺杂多晶硅层120b是N-型掺杂的多晶硅层。
仅仅为了进一步说明和论述，将描述分别形成在第一和第二外围区51中的NMOS和PMOS晶体管。由此，第一导电类型的掺杂多晶硅层120a下面被称为N-型掺杂多晶硅层120a。第二导电类型的掺杂硅层被称为P-型掺杂的多晶硅层120b。
参考图11，从衬底100除去第二离子注入掩模图形124。在除去第二离子注入掩模图形124之后，可以执行热处理，以激活第一和第二杂质。
在衬底100上形成第一和第二栅掩模图形126a  126b。在第一外围区51的N-型掺杂硅层上形成第一栅掩模图形126a，以及在第二外围区52的P-型掺杂硅层上形成第二栅掩模图形126b。此时，单元区50的不掺杂硅层120被露出。
参考图12和15，使用栅掩模图形126a和126b刻蚀N-型和P-型掺杂硅层120a和120b，以形成第一和第二外围栅电极128a和128b。此时，单元区50的不掺杂硅层120也被除去。当单元区50的不掺杂硅层120被除去时，刻蚀停止层119从用于外围栅电极128a和128b的刻蚀工序保护单元区50的导电层114。第一外围栅电极128a对应于NMOS栅电极128a，以及第二外围栅电极128b对应于PMOS栅电极128b。
参考图13和16，单元区50的刻蚀停止层119、导电层114、阻挡绝缘层112和初步浮栅110′被连续地构图，以形成顺序地层叠的单元栅图形127和构图的刻蚀停止层119。单元栅图形127包括顺序地层叠的浮栅110a、阻挡绝缘图形112a以及控制栅电极114a。控制栅电极114a由导电层114形成，并交叉单元有源区。浮栅110a插入控制栅电极114a和隧道绝缘层108之间。当形成单元栅图形127时，NMOS和PMOS栅电极128a和128b被单元栅图形127的构图工序中使用的掩模图形(未示出)保护。
在单元栅图形127的两侧，在单元有源区中形成单元杂质掺杂层130a。在NMOS栅电极I28a的两侧，在第一外围有源区中形成第一导电类型的杂质掺杂层130b，以及，在PMOS栅电极128b的两侧，在第二外围有源区中形成第二导电类型的杂质掺杂层130c。第一导电类型130b的杂质掺杂层用具有与NMOS栅电极128a的杂质相同类型的杂质掺杂。因此，第一导电类型的杂质掺杂层130b是N-型杂质掺杂层130b。同样地，第二导电类型的杂质掺杂层130c用具有与PMOS栅电极128b的杂质相同类型的杂质掺杂。因此，第二导电类型的杂质掺杂130c是P-型杂质掺杂层130c。
单元杂质掺杂层130a可以与N-型杂质掺杂层130b或P-型杂质掺杂层130c同时形成。单元杂质掺杂层130a可以用N-型杂质掺杂。由此，单元杂质掺杂层130a可以与N-型杂质掺杂层130b同时形成。
在衬底100的整个表面上保形地形成绝缘隔片层。然后绝缘隔片层被各向异性地刻蚀，以分别在单元栅图形127、NMOS栅电极128a以及PMOS栅电极128b的两个侧壁处形成单元隔片132a、第一外围隔片132b和第二外围隔片132c。此时，在各向异性刻蚀工序过程中，控制栅电极114a上的构图的刻蚀停止层119也被除去。
通过各向异性刻蚀工序，可以形成隔片132a、132b和132c，同时，栅电极127、128a和128b的上表面被露出。绝缘隔片层可以由具有与刻蚀停止层119相同刻蚀速率的材料形成，如氧化硅。隔片可以包括顺序地层叠的氧化硅层和氮化硅层。
根据非易失性存储器件的需要，杂质离子可以被有选择地和附加地注入单元区50、第一外围区51以及第二外围区52中，以便单元杂质掺杂层130a、N-型杂质掺杂层130b和/或P-型杂质掺杂层130c可以具有轻掺杂漏(LDD)结构或延伸的源/漏区结构。
参考图14和17，在衬底100的整个表面上淀积金属层134。通过在与衬底100相关的金属层134上执行硅化工序，可以形成金属硅化物136。在栅电极114a、128a和128b的露出上表面以及杂质掺杂层130a、130b和130c的露出表面上形成金属硅化物136。用于淀积金属层134的工序和硅化工序可以使用就地方式执行。金属层134可以由钴、镍或钛形成。由此，金属硅化物136可以由硅化钴、硅化镍或硅化钛形成。
未反应的金属层134可以从衬底100除去。
如上所述，当外围区51和52的阻挡绝缘层1被除去时，单元区50的阻挡绝缘层112被导电层114保护。而且，在形成栅绝缘层118a和118b之前进行预清洗工序的过程中，单元区50的阻挡绝缘层112被导电层114保护。当形成栅绝缘层118a和118b时，单元区50的阻挡绝缘层112被导电层114保护。因此，可以减小/防止性能降低和/或相对于单元区50的阻挡绝缘层112的厚度变化。因此，可以减小/防止与常规单元区的ONO层相关的问题(例如，性能降低或ONO层的厚度变化)，可以增加相关的非易失性存储器件的可靠性。
此外，在形成栅绝缘层118a和118b之后，形成不掺杂的硅层120和有选择地注入不同类型杂质。结果，在第一和第二外围区50和51中形成第一导电类型的掺杂硅层120a和第二导电类型的掺杂硅层120b。由此，可以由N-型杂质掺杂的硅形成包括NMOS晶体管的NMOS栅电极128a，以及可以由P-型杂质掺杂的硅形成包括PMOS晶体管PMOS栅电极128b。结果，NMOS和PMOS栅电极128a和128b可以具有最佳的功函数，以便NMOS和PMOS晶体管具有表面沟道。因此，可以增加PMOS晶体管的工作速度以及与PMOS晶体管下面的沟道区相关的可控性。由此，可以增加PMOS和NMOS晶体管的性能。
单元区50的阻挡绝缘层112被保护，以及PMOS和NMOS晶体管的性能可以增加，这可以增加相关的非易失性存储器件的可靠性。
如上所述，当外围区的阻挡绝缘层被除去时，单元区的阻挡绝缘层被导电层保护。此外，在形成外围区的栅绝缘层之前的预清洗工序过程中，阻挡绝缘层被导电层保护。而且，当形成外围区的栅绝缘层时，单元区的阻挡绝缘层被导电层保护。由此，可以减小/防止性能降低和/或常规ONO层的厚度变化。
而且，在形成栅绝缘层之后，可以在衬底的整个表面上形成不掺杂的硅层，以及杂质可以被有选择地注入各个外围区的不掺杂硅层中。因此，NMOS晶体管的栅电极可以由掺有N-型杂质的硅形成，以及PMOS晶体管的栅电极可以由掺有P-型杂质的硅形成。结果，NMOS和PMOS晶体管可以具有表面沟道，这可以增加NMOS和PMOS晶体管的性能。
在此已经公开了本发明的优选实施例，尽管使用了特定的术语，但是它们仅仅被一般下解释和描述，而不是用于限制。由此，所属领域的普通技术人员应当明白，在不脱离如下述权利要求所阐述的本发明的精神和范围的条件下，可以进行形式上和细节上的各种改变。

Claims (15)

1.一种形成非易失性存储器件的方法，该方法包括：
提供具有单元区、第一外围区和第二外围区的衬底；
在单元区中的衬底上形成隧道绝缘层；
在单元区中的隧道绝缘层上形成初步浮栅；
在单元区、第一外围区和第二外围区中的衬底上形成阻挡绝缘层；
在单元区、第一外围区和第二外围区中的阻挡绝缘层上形成导电层；
除去第一和第二外围区中的导电层和阻挡绝缘层，以露出第一和第二外围区中的至少部分衬底；
在第一外围区的露出衬底上形成第一栅绝缘层；
在第二外围区的露出衬底上形成第二栅绝缘层；
在单元区、第一外围区和第二外围区中的衬底上形成不掺杂的硅层；
用第一导电类型的杂质掺杂第一外围区中的不掺杂的硅层；以及
用第二导电类型的杂质掺杂第二外围区中的不掺杂的硅层。
2.根据权利要求1所述的方法，其中同时形成第一栅绝缘层和形成第二栅绝缘层。
3.根据权利要求1所述的方法，其中阻挡绝缘层直接形成在单元区中的初步浮栅上。
4.根据权利要求1所述的方法，其中导电层直接形成在单元区、第一外围区和第二外围区中的阻挡绝缘层上。
5.根据权利要求1所述的方法，其中第一和第二栅绝缘层的至少一个具有比单元区中的隧道绝缘层更大的厚度。
6.根据权利要求1所述的方法，其中第一和第二栅绝缘层每个具有比单元区中的隧道绝缘层更大的厚度。
7.根据权利要求1所述的方法，还包括：
构图第一和第二外围区中的第一和第二导电类型的掺杂硅层，以分别形成第一和第二外围栅电极；以及
构图单元区中的导电层、阻挡绝缘层以及初步浮栅，以形成包括浮栅、阻挡绝缘图形和控制栅电极的层叠单元栅图形。
8.根据权利要求7所述的方法，其中构图第一和第二外围区中的第一和第二导电类型的掺杂硅层，以分别形成第一和第二外围栅电极包括，除去单元区中的不掺杂的硅层。
9.根据权利要求7所述的方法，还包括：
分别在第一外围栅电极、第二外围栅电极和单元栅图形的每个的侧壁上形成第一外围隔片、第二外围隔片和单元隔片。
在单元区、第一外围区和第二外围区中的衬底上形成金属层；
通过硅化工序在第一和第二外围栅电极和控制栅上形成金属硅化物层；以及
在硅化工序之后除去未反应的金属，同时留下金属硅化物层。
10.根据权利要求1所述的方法，还包括在形成不掺杂的硅层之前，在单元区中的阻挡绝缘层上形成相对于导电层具有刻蚀选择率的刻蚀停止层，
其中在形成第一和/或第二栅绝缘层的同时形成刻蚀停止层，以及在刻蚀停止层上形成单元区的不掺杂的硅层。
11.根据权利要求1所述的方法，其中：
用第一导电类型的杂质掺杂第一外围区中的不掺杂的硅层包括，将第一导电类型的杂质离子有选择地注入第一外围区的不掺杂的硅层中，以形成第一导电类型的掺杂硅层；
用第二导电类型的杂质掺杂第二外围区中的不掺杂的硅层包括，将第二导电类型的杂质离子有选择地注入第二外围区的不掺杂的硅层中，以形成第二导电类型的掺杂硅层；以及
第一导电类型和第二导电类型之一的杂质离子是N-型杂质离子，以及第一导电类型和第二导电类型的另一种的杂质离子是P-型杂质离子。
12.根据权利要求1所述的方法，还包括：
在衬底上形成硬掩模层；
连续地构图硬掩模层和衬底，以在单元区中形成单元沟槽，在第一外围区中形成第一外围沟槽，以及在第二外围区中形成第二外围沟槽，这些分别限定单元区的单元有源区、第一外围区的第一外围有源区以及第二外围区的第二外围有源区；
在单元沟槽中形成单元隔离层，在第一外围沟槽中形成第一外围隔离层，以及在第二外围沟槽中形成第二外围隔离层，每个具有与构图的硬掩模层的上主要表面对准的主要上表面；以及
除去构图的硬掩模层，以露出单元有源区、第一外围有源区和第二外围有源区中的衬底，
其中在单元有源区上形成初步浮栅。
13.根据权利要求12所述的方法，其中：
在露出的单元有源区上形成隧道绝缘层；以及
在单元区中的隧道绝缘层上形成初步浮栅包括
形成填充由去除单元有源区、第一外围有源区和第二外围有源区中的构图硬掩模层形成的区域的浮栅层；以及
平整该浮栅层，以使浮栅层的上主要表面与器件隔离层的上主要表面对准，以在单元区中形成初步浮栅。
14.根据权利要求13所述的方法，还包括在第一和第二外围区的露出衬底上形成第一和第二栅绝缘层之前，分别从第一和第二外围区除去平整的浮栅层和隧道绝缘层。
15.根据权利要求13所述的方法，还包括在形成阻挡绝缘层之前，有选择地凹陷单元沟槽中的单元隔离层，以露出初步浮栅的侧壁。
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