CN1862832A - 高压半导体器件及其制造方法 - Google Patents

高压半导体器件及其制造方法 Download PDF

Info

Publication number
CN1862832A
CN1862832A CNA200610082733XA CN200610082733A CN1862832A CN 1862832 A CN1862832 A CN 1862832A CN A200610082733X A CNA200610082733X A CN A200610082733XA CN 200610082733 A CN200610082733 A CN 200610082733A CN 1862832 A CN1862832 A CN 1862832A
Authority
CN
China
Prior art keywords
impurity
layer pattern
depth
degree
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200610082733XA
Other languages
English (en)
Inventor
金容灿
金容顿
李准珩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1862832A publication Critical patent/CN1862832A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种高压半导体器件以及制造该高压半导体器件的方法。例如，对上述器件和方法而言，通过掺入第一杂质在半导体衬底中形成具有第一深度的漂移区。漂移区彼此隔开以在漂移区之间界定沟道区。通过掺杂第二杂质在所述漂移区的第一部分形成具有第二深度的源极/漏极区。通过掺杂第三杂质在与所述源极/漏极区相邻的漂移区的第二部分形成具有第三深度的杂质积累区。在半导体衬底上形成栅极绝缘层图案以部分地暴露源极/漏极区。在沟道区所处的栅极绝缘层图案的一部分上形成栅极导电层图案。在栅极结构和栅极绝缘层图案上形成能够防止电流迅速增大的缓冲层。

Description

高压半导体器件及其制造方法
技术领域
本发明涉及一种高压半导体器件以及制造高压半导体器件的方法。更具体地，本发明涉及一种能够在一个半导体衬底上与互补金属氧化物半导体(CMOS)器件一起形成的高压半导体器件。
背景技术
半导体制造技术持续不断的创新正在使半导体器件能够以更高的集成密度被开发。例如，可以在一个半导体衬底上与例如互补金属氧化物半导体(CMOS)器件的逻辑器件一起形成诸如高压半导体器件的有源器件。
图1为横截面图，示出了在一个半导体衬底上与常规CMOS器件一起形成的常规高压半导体器件。
参考图1，常规CMOS器件和常规高压半导体器件形成于半导体衬底10上。半导体衬底10被分成CMOS区和高压区。CMOS半导体器件和高压半导体器件分别形成于CMOS区和高压区中。此外，通过形成隔离层12还把半导体衬底10分成有源区和场效应区。
形成于半导体衬底10的CMOS区中的CMOS器件包括具有第一栅极结构19和第一源极/漏极区14a和14b的第一晶体管。第一栅极结构19包括第一栅极绝缘层图案16和第一栅极导电层图案18。第一晶体管还包括形成于第一栅极结构19的侧壁上的第一间隔体21。此外，第一晶体管包括形成于第一栅极导电层图案18以及第一源极/漏极区14a和14b的部分14a上的金属硅化物层20a和20b。
CMOS器件还包括覆盖CMOS区中的第一栅极结构19的第一绝缘层图案24以及经由第一绝缘层图案24形成的第一导电层图案26。第一绝缘层图案24包括第一开口23，第一开口23部分地暴露形成于第一源极/漏极区14a和14b的部分14a上的金属硅化物层20b。第一导电层图案26形成于第一绝缘层图案24上以填满第一开口23。
形成于半导体衬底10的高压区中的高压半导体器件包括具有第二栅极结构39和第二源极/漏极区32a和32b的第二晶体管。第二栅极结构39包括第二栅极绝缘层图案36和第二栅极导电层图案38。第二晶体管还包括分别包围第二源极/漏极区32a和32b的漂移区(drift region)34a和34b。漂移区34a和34b具有低于第二源极/漏极区32a和32b的杂质浓度。
第二栅极绝缘层图案36具有宽于第二栅极导电层图案38的宽度，使得覆盖漂移区34a和34b的第二栅极绝缘层图案36暴露第二源极/漏极区32a和32b。
位于半导体衬底10的高压区中的第二晶体管还包括第二间隔体41、第二绝缘层图案44和第二导电层图案46a和46b。第二间隔体41形成于第二栅极导电层图案38的侧壁上。第二绝缘层图案44具有第二开口43a和43b，第二开口43a和43b部分地暴露第二源极/漏极区32a和32b。第二导电层图案46a和46b形成于第二绝缘层图案44上以分别填满第二开口43a和43b。
第二晶体管还包括形成于第二栅极结构39和第二栅极绝缘层图案36上的缓冲层48。具体地，缓冲层48位于第二栅极导电层图案38、第二间隔体41和第二栅极绝缘层图案36上。当充当蚀刻停止层或硅化防止层的金属硅化物层20a和20b形成于CMOS区中时，缓冲层48位于高压区中。
缓冲层48使用氮化硅或氮氧化硅形成。不过，对于上述高压半导体器件，当缓冲层48形成于高压区中时，在高压半导体器件工作期间可能会在缓冲层48和第二栅极绝缘层图案36之间的界面处产生电荷俘获点(chargetrapping sites)。例如，在形成电荷俘获点后，因为漂移区34a和34b的电阻减小，高压半导体器件中的电流可能迅速增大，由此导致高压半导体器件的可靠性劣化。
不过，通过不在当前的高压半导体器件中形成缓冲层并且不在CMOS器件中形成蚀刻停止层，可以克服上述难题。虽然如此，当未形成缓冲层和蚀刻停止层时，CMOS器件的设计规则可能被劣化。此外，即使可以除去高压半导体器件中的缓冲层而不同时除去CMOS器件中的蚀刻停止层，这种类型的制造工艺可能是复杂的，因为就常规方法而言，可能不能适当地在一个半导体衬底上形成诸如高压半导体器件的有源器件和诸如CMOS器件的逻辑器件。
于是对于这样的一种高压半导体器件存在着需求，这种高压半导体器件包括缓冲层，可以防止由电荷俘获点导致的在高压半导体器件中流动的电流的迅速增大，并可以在一个半导体衬底上与互补金属氧化物半导体(CMOS)器件一起形成。
发明内容
根据本发明的示范性实施例，提供了一种高压半导体器件。该高压半导体器件包括半导体衬底和多个形成于所述半导体衬底中的漂移区。所述多个漂移区的每个均具有第一杂质、第一杂质浓度和第一深度。此外，漂移区彼此隔开以在漂移区之间界定沟道区。所述高压半导体器件还包括形成于所述漂移区的第一部分的源极区和漏极区。所述源极区和所述漏极区均具有第二杂质、第二杂质浓度和第二深度，其中所述源极/漏极区的所述第二深度基本小于所述第一深度。此外，该高压半导体器件还包括多个形成于所述漂移区与所述源极/漏极区相邻的第二部分的杂质积累区，所述多个杂质积累区的每个均具有第三杂质、第三杂质浓度和第三深度。所述杂质积累区的第三深度基本小于所述第一深度。所述高压半导体器件还包括形成所述半导体衬底上的栅极结构和形成于所述栅极结构上的缓冲层，其中所述栅极结构包括栅极绝缘层图案和栅极导电层图案，所述栅极绝缘层图案形成于所述半导体衬底上以部分地暴露所述源极/漏极区，所述栅极导电层图案形成于所述沟道区所处的所述栅极绝缘层图案的一部分上。
在本发明的示范性实施例中，所述高压半导体器件还可以包括用于将所述半导体衬底分成有源区和场效应区的隔离层。所述沟道区、漂移区和栅极结构可以位于有源区上。
在本发明的示范性实施例中，所述第一、第二和第三杂质可以包括基本相同的元素。例如，所述第一、第二和第三杂质包括III族元素或V族元素。
在本发明的示范性实施例中，第二杂质浓度可以基本大于所述第三杂质浓度。此外，所述第三杂质浓度可以基本大于所述第一杂质浓度。
在本发明的示范性实施例中，所述第二深度可以基本深于所述第三深度。
在本发明的示范性实施例中，所述源极/漏极区可以与所述沟道区隔开。
在本发明的示范性实施例中，所述杂质积累区可以与所述源极/漏极区相邻而所述杂质积累区可以与所述沟道区隔开。
在本发明的示范性实施例中，所述栅极绝缘层图案可以包括氧化硅或金属氧化物层，且所述栅极导电层图案可以包括金属、金属氮化物或掺有杂质的多晶硅。此外，所述缓冲层可以包括氮化硅或氮氧化硅。
在本发明的示范性实施例中，  高压半导体器件还可以包括深阱区，所述深阱区通过以基本小于第一杂质浓度的第四杂质浓度掺杂不同于第一杂质的第四杂质形成于所述半导体衬底中以包围沟道区和漂移区。该深阱区可以具有基本大于所述第一深度的第四深度。
根据本发明的另一示范性实施例，提供了一种制造高压半导体器件的方法。所述方法包括：通过将具有第一杂质浓度的第一杂质掺入半导体衬底中在所述半导体衬底中形成多个漂移区，使得所形成的所述多个漂移区的每个均具有第一杂质、第一杂质浓度和第一深度，且其中所述漂移区彼此隔开以在所述漂移区之间界定沟道区。所述方法还包括：通过将具有第二杂质浓度的第二杂质掺入所述漂移区的第一部分中在所述漂移区的所述第一部分形成源极区和漏极区，使得所形成的所述源极区和所述漏极区均具有第二杂质、第二杂质浓度和第二深度，且其中所述源极/漏极区的所述第二深度基本小于所述第一深度。此外，所述方法包括：通过将具有第三杂质浓度的第三杂质掺入与所述源极/漏极区相邻的所述漂移区的第二部分中在所述漂移区的所述第二部分形成多个杂质积累区，使得所形成的所述多个杂质积累区的每个均具有第三杂质、第三杂质浓度和第三深度，且其中所述杂质积累区的所述第三深度基本小于所述第一深度。此外，所述方法包括：在所述半导体衬底上形成栅极结构，其中所述栅极结构具有部分地暴露所述源极漏极区的开口；在所述沟道区所处的所述栅极绝缘层图案的一部分上形成栅极导电层图案；以及在所述栅极绝缘层图案和所述栅极导电层图案上形成缓冲层。
在本发明的示范性实施例中，可以在所述半导体衬底的上部形成隔离层以界定有源区和场效应区。此外，可以通过以基本小于所述第一杂质浓度的杂质浓度掺杂不同于所述第一杂质的杂质在所述半导体衬底中形成深阱区以包围所述沟道区和漂移区。该深阱区可以具有基本大于所述第一深度的第四深度。
在本发明的示范性实施例中，所述漂移区、源极/漏极区和杂质积累区可以以特定顺序形成。
在本发明的示范性实施例中，可以在将用于调节阈值电压的杂质掺入与高压半导体器件相邻的半导体衬底的一部分中的时候形成杂质积累区。
在本发明的示范性实施例中，可以在和高压半导体器件相邻的半导体衬底的一部分上形成蚀刻停止层或硅化防止层时形成缓冲层。
根据本发明的示范性实施例，高压半导体器件包括与源极/漏极区相邻的杂质积累区，使得所述杂质积累区可以防止由电荷俘获点导致的高压半导体器件中流动的电流的迅速增大。因此，可以容易地在一个半导体衬底上形成互补金属氧化物半导体(CMOS)器件和高压半导体器件。
附图说明
当结合附图考虑时，参考以下详细说明，本发明的上述和其他优点将变得更容易显见，附图中：
图1为横截面图，示出了在一个半导体衬底上形成的常规高压半导体器件和互补金属氧化物半导体(CMOS)器件；
图2为横截面图，示出了根据本发明的示范性实施例的CMOS器件和高压半导体器件；
图3到7为横截面图，示出了根据本发明的示范性实施例的制造高压半导体器件的方法；以及
图8为曲线图，示出了在常规高压半导体器件和根据本发明的示范性实施例的高压半导体器件中电流相对于时间的变化。
具体实施方式
将参考附图描述本发明的示范性实施例。不过，本发明可以以许多不同的形式实施，不应被视为受限于此处所述的示范性实施例。
图2为横截面图，示出了根据本发明的示范性实施例的CMOS器件和高压半导体器件。
参考图2，互补金属氧化物半导体(CMOS)器件和高压半导体器件形成于一个半导体衬底100上。半导体衬底100包括CMOS区和高压区。CMOS器件和高压半导体器件分别形成于CMOS区和高压区上。
根据半导体衬底100上隔离层104的形成半导体衬底100被分成有源区和场效应区。隔离层104可以利用浅沟槽隔离(STI)工艺形成。
在具有CMOS和高压区的半导体衬底100的整个上部形成深阱区102。亦即，深阱区102形成于CMOS和高压区中。深阱区102可以通过将杂质掺入半导体衬底100的整个上部中形成，使得深阱区102可以具有较低的杂质浓度。
掺入深阱区102的杂质可以根据半导体器件(例如形成于深阱区102上的晶体管)的类型而变化。例如，当在深阱区102上形成N沟道金属氧化物半导体(NMOS)晶体管时，可以将P型杂质掺入深阱区102中。另一方面，当在深阱区102上形成P沟道金属氧化物半导体(PMOS)晶体管时，可以将N型杂质掺入深阱区102中。P型杂质可以包括例如硼(B)或铟(In)，N型杂质可以包括例如磷(P)或砷(As)。
在本发明的一些示范性实施例中，可以通过离子注入工艺将杂质掺入半导体衬底100的整个上部中以形成深阱区102。例如，深阱区102可以具有大约1.0×1010ions/cm2的杂质浓度。
形成于半导体衬底100的CMOS区中的CMOS器件包括具有第一栅极结构108和第一源极/漏极区109a和109b的第一晶体管。
第一栅极结构108包括第一栅极绝缘层图案105和第一栅极导电层图案106。第一栅极绝缘层图案105形成于CMOS区的有源区上。第一源极/漏极区109a和109b形成于CMOS区中有源区的上部。第一源极/漏极区109a和109b可以均分别具有轻掺杂漏极(LDD)结构。
第一晶体管还包括形成于第一栅极结构108的侧壁上的第一间隔体110。此外，第一晶体管包括形成于第一栅极导电层图案106以及第一源极/漏极区109a和109b的部分109a上的金属硅化物层112a和112b。
第一绝缘层图案114形成于半导体衬底100的CMOS区上以覆盖第一栅极结构108。第一绝缘层图案114具有第一开口115，第一开口115部分地暴露金属硅化物层图案112b所在的、第一源极/漏极区109a和109b的部分109a。亦即，金属硅化物层图案112b通过第一开口115而暴露。
第一导电层图案116形成于第一绝缘层图案114上以填满第一开口115。第一导电层图案116与金属硅化物层图案112b电接触。
形成于半导体衬底100的高压区中的高压半导体器件包括第二晶体管。第二晶体管包括第二栅极结构208和第二源极/漏极区209a和209b。
第二栅极结构208包括第二栅极绝缘层图案205和第二栅极导电层图案206。第二栅极绝缘层图案205可以具有基本宽于第二栅极导电层图案206的宽度。亦即，第二栅极绝缘层图案205可以延长超过第二栅极导电层图案206。第二栅极绝缘层图案205可以形成于除第二源极/漏极区209a和209b之外的高压区的整个有源区上。
第二晶体管还包括仅形成于第二栅极导电层图案206的侧壁上的第二间隔体220。即，第二间隔体220可以不覆盖第二栅极绝缘层图案205的侧壁且第二间隔体220的底部位于第二栅极绝缘层图案205上，因为第二栅极绝缘层图案205可以具有如上所述的扩大的宽度。
在本发明的一些示范性实施例中，第二源极/漏极区209a和209b可以与沟道区211隔开，沟道区211形成于第二栅极导电层图案206下方的半导体衬底100的高压区中的有源区的上部。
第二晶体管还包括包围第二源极/漏极区209a和209b的漂移区210a和210b，使得第二源极/漏极区209a和209b可以与沟道区211有效地隔开。由于可以将高电压直接施加到高压半导体器件的第二源极/漏极区209a和209b，第二源极/漏极区209a和209a与半导体衬底100之间的穿通(punch-through)电压可以基本大于该高电压。此外，第二源极/漏极区209a和209b与半导体衬底100之间或者第二源极/漏极区209a和209b与深阱区102之间的击穿(breakdown)电压可以基本大于该高电压。为此，漂移区210a和210b形成于高压区中以包围第二源极/漏极区209a和209b。
在本发明的一些示范性实施例中，高压半导体杂质积累区213a和213b分别形成于和第二源极/漏极区209a和209b相邻的漂移区210a和210b的上部。与第二源极/漏极区209a和209b相邻的杂质积累区213a和213b与沟道区211隔开。杂质积累区213a和213b可以在第二栅极导电层图案206下方延伸。
此外，在本发明的一些示范性实施例中，第一杂质可以被掺入半导体衬底100的高压区的上部中，由此形成漂移区210a和210b。漂移区210a和210b可以利用离子注入工艺形成。漂移区210a和210b的每者都可以具有第一杂质浓度和第一深度。当漂移区210a和210b形成于高压区的上部时，沟道区211可以通过漂移区210a和210b界定。第二杂质可以被掺入漂移区210a和210b的上部以分别在漂移区210a和210b的上部形成第二源极/漏极区209a和209b。第二源极/漏极区209a和209b可以利用离子注入工艺形成。第二源极/漏极区209a和209b可以分别具有第二杂质浓度和第二深度。可以通过离子注入工艺将第三杂质掺入与第二源极/漏极区209a和209b相邻的漂移区210a和210b的上部中来形成杂质积累区213a和213b。杂质积累区213a和213b的每者都可以具有第三杂质浓度和第三深度。
此外，在本发明的一些示范性实施例中，第二源极/漏极区209a和209b的第二杂质浓度可以基本大于杂质积累区213a和213b的第三杂质浓度。此外，杂质积累区213a和213b的第三杂质浓度可以基本大于漂移区210a和210b的第一杂质浓度。例如，第一杂质浓度可以约为1.0×1012ions/cm2，第二杂质浓度可以约为1.0×1015ions/cm2，且第三杂质浓度可以约为1.0×1013ions/cm2。
当杂质积累区213a和213b的第三深度基本深于第二源极/漏极区209a和209b的第二深度时，可能会增大第二源极/漏极区209a和209b处的接触电阻。于是，在本示范性实施例中，第二源极/漏极区209a和209b的第二深度基本深于杂质积累区213a和213b的第三深度。
此外，在本发明的一些示例实施例中，第一杂质、第二杂质和第三杂质可以包括基本相同的元素。当第二晶体管对应于PMOS晶体管时，第一到第三杂质可以包括例如III族中的元素，例如硼(B)或铟(In)，使得第一到第三杂质分别可以具有P型。当第二晶体管对应于NMOS晶体管时，第一到第三杂质可以包括例如V族中的元素，例如磷(P)或砷(As)，使得第一到第三杂质可以具有N型。
高压半导体器件还包括位于半导体衬底100的高压区中的第二绝缘层图案224和第二导电层图案226a和226b。第二绝缘层图案224形成于高压区中以覆盖第二栅极结构208。第二开口225a和225b经由第二绝缘层图案224形成以分别部分地暴露第二源极/漏极区209a和209b。第二导电层图案226a和226b形成于第二绝缘层图案224上以填满第二开口225a和225b。
在本发明的一些示范性实施例中，高压半导体器件还包括形成于第二栅极结构208和第二栅极绝缘层图案205上的缓冲层215。亦即，缓冲层215形成于第二栅极导电层图案206、第二间隔体220和扩大的第二栅极绝缘层图案206上。在用于形成CMOS器件的工艺期间缓冲层215可以与形成于CMOS区中的蚀刻停止层或硅化防止层一起形成。
此外，在本发明的一些示例实施例中，高压区中的第二栅极绝缘层图案205以及第一栅极绝缘层图案105可以利用诸如氧化硅或金属氧化物的氧化物形成。第一和第二栅极导电层图案106和206可以使用例如多晶硅、金属或金属氮化物形成，且第一和第二间隔体110和220可以使用例如氮化硅或氮氧化硅形成。此外，缓冲层215可以使用例如氮化硅或氮氧化硅形成。此外，第一和第二绝缘层图案114和224可以使用诸如氧化硅的氧化物形成，第一和第二导电层图案116、226a和226b可以使用诸如金属的导电材料形成。
根据本发明的一些示范性实施例，高压半导体器件包括杂质积累区213a和213b，使得即使在缓冲层215和第二栅极绝缘层图案205之间的界面产生电荷俘获点，在高压半导体器件中流动的电流也可以不迅速增大。换言之，由于杂质积累区213a和213b具有基本高于漂移区210a和210b的第三杂质浓度，高压半导体器件可以对电荷俘获点导致的电流增加变得迟钝，由此防止高压半导体器件中的电流迅速增大。
如上所述，根据本发明的示范性实施例的高压半导体器件包括与源极/漏极区相邻的杂质积累区，由此防止由电荷俘获点导致的高压半导体器件中流动的电流的迅速增大。
在下文中，将参考附图描述根据本发明的示范性实施例的高压半导体器件的制造方法。
图3到7为横截面图，示出了根据本发明的示范性实施例的制造高压半导体器件的方法。在图3到7中，高压半导体器件对应于NMOS型高压半导体器件。不过，根据本发明的示范性实施例的方法也可以应用于其他高压半导体器件，例如PMOS型高压半导体器件。
参考图3，为了形成高压半导体器件，通过离子注入工艺将杂质掺入半导体衬底100的高压区中，从而在半导体衬底100的高压区中形成深阱区102。例如，可以以大约1.0×1010ions/cm2的浓度掺入诸如二氟化硼(BF2)的杂质以形成深阱区102。
隔离层104形成于半导体衬底100上以将半导体衬底100的高压区分成有源区和场效应区。隔离层104可以通过STI工艺使用氧化物形成。
参考图4，在高压区的有源区上执行第一离子注入工艺，从而在上部有源区形成漂移区210a和210b。例如，可以通过以大约1.0×1012ions/cm2的第一杂质浓度注入例如磷(P)的第一杂质来形成漂移区210a和210b。漂移区210a和210b通过高压半导体器件的沟道区211而彼此隔开。亦即，高压半导体器件的沟道区211形成于漂移区210a和210b之间。在用于形成漂移区210a和210b的第一离子注入工艺中，可以将第一光致抗蚀剂图案用作离子注入掩模，且可以在第一光致抗蚀剂图案下方的有源区中形成沟道区211。
在本发明的示范性实施例中，在执行用于形成漂移区210a和210b的第一离子注入工艺之后，可以在大约1000℃到大约1200℃的温度下对具有漂移区210a和210b的半导体衬底100进行热处理。
执行第二离子注入工艺以分别在漂移区210a和210b中形成杂质积累区213a和213b。杂质积累区213a和213b具有基本窄于漂移区210a和210b的宽度，并具有基本浅于漂移区210a和210b的深度。可以通过以大约1.0×1013ions/cm2的第二杂质浓度注入如磷(P)的第二杂质来形成杂质积累区213a和213b。在用于形成杂质积累区213a和213b的第二离子注入工艺中，可以使用第二光致抗蚀剂图案作为离子注入掩模，其具有基本宽于沟道区211的宽度的宽度。于是，杂质积累区213a和213b可以与沟道区211隔开预定间距。
在本发明的示范性实施例中，可以在将杂质掺入半导体衬底100的CMOS区以调节形成于CMOS区上的晶体管的阈值电压时同时形成杂质积累区213a和213b。在这种情况下，可以不需要用于形成杂质积累区213a和213b的额外的工艺。
在本发明的示范性实施例中，杂质积累区213a和213b可以形成于高压区的有源区中，然后漂移区210a和210b可以形成于高压区的有源区中。
参考图5，栅极绝缘层和栅极导电层依次形成于半导体衬底100上。
在本发明的示范性实施例中，可以使用诸如氧化硅的氧化物形成栅极绝缘层，且可以使用掺有杂质的多晶硅形成栅极导电层。
此外，在本发明的另一示范性实施例中，可以分别使用金属氧化物和金属氮化物形成栅极绝缘层和栅极导电层。例如，栅极绝缘层可以使用氧化钛、氧化钽、氧化锆、氧化铝和/或氧化铪形成，栅极导电层可以使用氮化钛、氮化钽、氮化锆、氮化铝和/或氮化铪形成。
通过第一光刻工艺部分地蚀刻栅极导电层以在栅极绝缘层上形成栅极导电层图案206。栅极导电层图案206位于沟道区211上方。在用于形成栅极导电层图案206的第一光刻工艺中，在直接位于沟道区211上方的栅极导电层的一部分上形成光致抗蚀剂图案之后，使用光致抗蚀剂图案作为蚀刻掩模形成栅极导电层图案206。
在半导体衬底100上形成氮化硅层以覆盖包括栅极导电层图案206的所得结构。整个地蚀刻氮化硅层以在栅极导电层图案206的侧壁上形成间隔体220。在用于整个蚀刻氮化硅层的蚀刻工艺中，可以不在形成间隔体220期间蚀刻栅极绝缘层，因为栅极绝缘层具有相对于氮化硅层的蚀刻选择性。
在栅极绝缘层、间隔体220和栅极导电层图案206上形成缓冲层215。缓冲层215可以使用氮化硅或氮氧化硅形成。此外，可以在于CMOS区上形成蚀刻停止层或硅化防止层的同时在高压区上形成缓冲层215。当在CMOS区上形成蚀刻停止层或硅化防止层而不在高压区上同时形成缓冲层215时，用于形成高压半导体器件的工艺可能会复杂。于是，可以与在CMOS区上形成蚀刻停止层或硅化防止层的同时在高压区上形成缓冲层215。
在本发明的示范性实施例中，在高压区中形成缓冲层215之后，可以在CMOS区上执行用于形成金属硅化物层的热处理工艺或者用于形成接触的蚀刻工艺。
随后蚀刻缓冲层215和栅极绝缘层，从而暴露用于源极/漏极区209a和209b的高压区的有源区的部分(参见图6)。于是，栅极绝缘层图案205形成于除源极/漏极区209a和209b之外的高压区的有源区上。栅极绝缘层图案205可以具有基本宽于第二栅极导电层图案206的宽度。亦即，栅极绝缘层图案205可以延长以基本长于栅极导电层图案206的长度。结果，当将高电压施加到源极/漏极区209a和209b时，高压半导体器件可以具有改善的稳定性。
如上所述，包括栅极绝缘层图案205和扩大的栅极导电层图案206的栅极结构208形成于半导体衬底100上。在栅极绝缘层图案205和栅极导电层图案206上形成缓冲层215。此外，在栅极导电层图案206的侧壁上形成间隔体220。
参考图6，执行第三离子注入工艺，以在高压区的有源区中形成源极/漏极区209a和209b。使用栅极结构208和缓冲层215作为离子注入掩模执行第三离子注入工艺。例如，可以以大约1.0×1015ions/cm2的杂质浓度掺入诸如磷(P)的第三杂质以形成源极/漏极区209a和209b。源极/漏极区209a和209b可以具有基本窄于杂质积累区213a和213b的宽度。不过，源极/漏极区209a和209b可以形成为具有基本深于杂质积累区213a和213b的深度，因为，当源极/漏极区209a和209b的深度浅于杂质积累区213a和213b时，高压半导体器件的接触电阻可能会劣化。
源极/漏极区209a和209b与杂质积累区213a和213b相邻，而源极/漏极区209a和209b与沟道区211隔开预定间隔。
而且，在本发明的示范性实施例中，可以在高压区的有源区中形成源极/漏极区209a和209b，然后可以将杂质积累区213a和213b形成为与源极/漏极区209a和209b相邻。
此外，在本发明的另一示范性实施例中，可以先在高压区的有源区中形成漂移区210a和210b、杂质积累区213a和213b以及源极/漏极区209a和209b的任一区域，然后可以在高压区的有源区中形成其他区域。
参考图7，在半导体衬底100上形成绝缘层以覆盖包括栅极结构208和缓冲层215的所得结构。该绝缘层可以充当绝缘夹层。该绝缘层可以通过等离子体增强的化学气相淀积(PECVD)工艺使用诸如硼磷硅酸盐玻璃(BPSG)的氧化硅形成。该绝缘层可以通过包括化学机械抛光(CMP)工艺和/或回蚀工艺的平面化工艺进行平面化。
部分地除去绝缘层以形成具有开口225a和225b的第二绝缘层图案224，开口225a和225b部分地暴露源极/漏极区209a和209b。绝缘层图案224可以使用光致抗蚀剂图案作为蚀刻掩模通过光刻工艺形成。
导电层形成于绝缘层图案224上以填满开口225a和225b。部分地蚀刻导电层以在绝缘层图案224上形成填满开口225a和225b的导电层图案226a和226b。导电层图案226a和226b可以分别对应于金属线。导电层图案226a和226b可以通过光刻工艺形成。此外，导电层图案226a和226b的每者均可以包括阻挡金属层图案(barrier metallayer pattern)、接触插塞和连接到接触插塞的金属线。
此外，根据本发明的示范性实施例，可以在导电层图案226a和226b以及绝缘层图案224上形成多种绝缘和导电结构，由此在半导体衬底100的高压区中制成高压半导体器件。
在根据本发明的一些示范性实施例形成高压半导体器件期间，可以在半导体衬底100的CMOS区中形成CMOS器件。CMOS器件可以包括，例如栅极绝缘层图案、栅极导电层图案、绝缘层图案和导电层图案。CMOS器件的元件可以与高压半导体器件的对应元件同时形成。
尽管本发明的上述示范性实施例描述了制造对应于NMOS型高压半导体器件的高压半导体器件，也可以例如通过将P型杂质掺入深阱区102、漂移区210a和210b以及源极/漏极区209a和209b中在根据本发明的示范性实施例的半导体衬底100的高压区中形成诸如PMOS型高压半导体器件的其他高压半导体器件。
对电流随时间变化的测试
图8为曲线图，示出了在常规高压半导体器件和根据本发明的示范性实施例的高压半导体器件中电流相对于时间的变化。
在图8中，第一条曲线I展示了在本发明的示范性实施例的高压半导体器件中电流随时间的变化。第一条曲线I是通过将约30V的电压施加到高压半导体器件的源极区并将约30V的电压施加到高压半导体器件的栅极导电层图案而获得的。第二条曲线II表示在常规高压半导体器件中电流随时间的变化。第二条曲线II是通过将约30V的电压施加到常规高压半导体器件的源极区并将约30V的电压施加到常规高压半导体器件的栅极导电层图案而获得的。
如图8所示，常规高压半导体器件中的电流随着时间流逝而迅速增大。于是，常规高压半导体器件的电流保持饱和值。不过，本发明的本示范性实施例的高压半导体器件中的电流具有与时间无关的基本恒定的值。因此，本发明的本示范性实施例的高压半导体器件可以防止由电荷俘获点导致的电流的迅速增大。
根据本发明的示范性实施例，高压半导体器件包括与源极/漏极区相邻的杂质积累区，其中所述杂质积累区具有基本小于源极/漏极区的杂质浓度。于是，即使在缓冲层和栅极绝缘层图案之间的界面产生电荷俘获点，流动于高压半导体器件中的电流也可能不迅速增大。结果，当半导体衬底的高压区中的缓冲层与形成于半导体衬底的CMOS区中的蚀刻停止层或硅化防止层一起形成时，与常规高压半导体器件相比，高压半导体器件的电学可靠性可以得到显著改善。
此外，对本发明的示范性实施例而言，可以在一个半导体衬底上形成电学可靠性得到改善的高压半导体器件和具有细微结构的CMOS器件。
已经描述了本发明的示范性实施例，还要指出，对于本领域的普通技术人员来说显然的是，可以做出许多改变而不背离由权利要求所限定的本发明的精神和范围。
本申请要求于2005年5月13日提交的韩国专利申请No.2005-39934的优先权，其公开全文引入于此以做参考。

Claims (23)

1.一种高压半导体器件，其包括：
半导体衬底；
形成于所述半导体衬底中的多个漂移区，所述多个漂移区的每个均具有第一杂质、第一杂质浓度和第一深度，其中所述漂移区彼此分开以在所述漂移区之间界定沟道区；
形成于所述漂移区的第一部分的源极区和漏极区，所形成的所述源极区和所述漏极区均具有第二杂质、第二杂质浓度和第二深度，其中所述源极/漏极区的所述第二深度基本小于所述第一深度；
多个杂质积累区，形成于和所述源极/漏极区相邻的所述漂移区的第二部分，所形成的所述多个杂质积累区的每个均具有第三杂质、第三杂质浓度和第三深度，其中所述杂质积累区的所述第三深度基本小于所述第一深度；
形成所述半导体衬底上的栅极结构，其中所述栅极结构包括栅极绝缘层图案和栅极导电层图案，所述栅极绝缘层图案形成于所述半导体衬底上以部分地暴露所述源极/漏极区，所述栅极导电层图案形成于所述沟道区所处的所述栅极绝缘层图案的一部分上；以及
形成于所述栅极结构上的缓冲层。
2.如权利要求1所述的高压半导体器件，其中所述半导体器件还包括用于将所述半导体衬底分成有源区和场效应区的隔离层，其中所述沟道区、所述漂移区和所述栅极结构位于所述有源区上。
3.如权利要求1所述的高压半导体器件，其中所述第一杂质、所述第二杂质和所述第三杂质包括基本相同的元素。
4.如权利要求3所述的高压半导体器件，其中所述第一杂质、所述第二杂质和所述第三杂质包括III族元素。
5.如权利要求3所述的高压半导体器件，其中所述第一杂质、所述第二杂质和所述第三杂质包括V族元素。
6.如权利要求1所述的高压半导体器件，其中所述第二杂质浓度基本大于所述第三杂质浓度，且所述第三杂质浓度基本大于所述第一杂质浓度。
7.如权利要求1所述的高压半导体器件，其中所述第二深度基本大于所述第三深度。
8.如权利要求1所述的高压半导体器件，其中所述源极/漏极区与所述沟道区隔开。
9.如权利要求1所述的高压半导体器件，其中所述杂质积累区与所述源极/漏极区相邻，而所述杂质积累区与所述沟道区隔开。
10.如权利要求1所述的高压半导体器件，其中所述栅极绝缘层图案包括氧化硅或金属氧化物层，所述栅极导电层图案包括金属、金属氮化物或掺有杂质的多晶硅，且所述缓冲层包括氮化硅或氮氧化硅。
11.如权利要求1所述的高压半导体器件，还包括形成于所述半导体衬底中以包围所述沟道区和所述漂移区的深阱区，所述深阱区具有不同于所述第一杂质的第四杂质以及基本小于所述第一杂质浓度的第四杂质浓度，其中所述深阱区具有基本大于所述第一深度的第四深度。
12.一种制造高压半导体器件的方法，所述方法包括：
通过将具有第一杂质浓度的第一杂质掺入半导体衬底中在所述半导体衬底中形成多个漂移区，使得所形成的所述多个漂移区的每个均具有第一杂质、第一杂质浓度和第一深度，且其中所述漂移区彼此隔开以在所述漂移区之间界定沟道区；
通过将具有第二杂质浓度的第二杂质掺入所述漂移区的第一部分中在所述漂移区的所述第一部分形成源极区和漏极区，使得所形成的所述源极区和所述漏极区均具有第二杂质、第二杂质浓度和第二深度，且其中所述源极/漏极区的所述第二深度基本小于所述第一深度；
通过将具有第三杂质浓度的第三杂质掺入与所述源极/漏极区相邻的所述漂移区的第二部分中在所述漂移区的所述第二部分形成多个杂质积累区，使得所形成的所述多个杂质积累区的每个均具有第三杂质、第三杂质浓度和第三深度，且其中所述杂质积累区的所述第三深度基本小于所述第一深度；
在所述半导体衬底上形成栅极绝缘层图案，其中所述栅极绝缘层图案具有部分地暴露所述源极/漏极区的开口；
在所述沟道区所处的所述栅极绝缘层图案的一部分上形成栅极导电层图案；以及
在所述栅极绝缘层图案和所述栅极导电层图案上形成缓冲层。
13.如权利要求12所述的方法，其中所述第一杂质、所述第二杂质和所述第三杂质包括基本相同的元素。
14.如权利要求13所述的方法，其中所述第一杂质、所述第二杂质和所述第三杂质包括III族元素。
15.如权利要求13所述的方法，其中所述第一杂质、所述第二杂质和所述第三杂质包括V族元素。
16.如权利要求12所述的方法，其中所述第二杂质浓度基本大于所述第三杂质浓度，且所述第三杂质浓度基本大于所述第一杂质浓度。
17.如权利要求12所述的方法，其中所述第二深度基本大于所述第三深度。
18.如权利要求12所述的方法，其中所述源极/漏极区与所述沟道区隔开。
19.如权利要求12所述的方法，其中所述杂质积累区与所述源极/漏极区相邻，而所述杂质积累区与所述沟道区隔开。
20.如权利要求12所述的方法，其中所述栅极绝缘层图案包括氧化硅或金属氧化物层，所述栅极导电层图案包括金属、金属氮化物或掺有杂质的多晶硅，且所述缓冲层包括氮化硅或氮氧化硅。
21.如权利要求12所述的方法，还包括：
在所述半导体衬底的上部形成隔离层，以界定有源区和场效应区；以及
通过以基本小于所述第一杂质浓度的杂质浓度掺杂不同于所述第一杂质的杂质在所述半导体衬底中形成深阱区以包围所述沟道区和所述漂移区，其中所述深阱区具有基本大于所述第一深度的第四深度。
22.如权利要求12所述的方法，其中与将用于调节阈值电压的杂质掺入与所述高压半导体器件相邻的所述半导体衬底的一部分中一起执行所述杂质积累区的形成。
23.如权利要求12所述的方法，其中与在所述半导体衬底与所述高压半导体器件相邻的一部分上形成蚀刻停止层或硅化防止层一起执行所述缓冲层的形成。
CNA200610082733XA 2005-05-13 2006-05-15 高压半导体器件及其制造方法 Pending CN1862832A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050039934A KR100669858B1 (ko) 2005-05-13 2005-05-13 고전압 반도체 장치 및 그 제조 방법
KR39934/05 2005-05-13

Publications (1)

Publication Number Publication Date
CN1862832A true CN1862832A (zh) 2006-11-15

Family

ID=37390207

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200610082733XA Pending CN1862832A (zh) 2005-05-13 2006-05-15 高压半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US20060255369A1 (zh)
JP (1) JP2006319331A (zh)
KR (1) KR100669858B1 (zh)
CN (1) CN1862832A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325834A (zh) * 2013-05-02 2013-09-25 上海华力微电子有限公司 晶体管及其沟道长度的形成方法
CN110828452A (zh) * 2018-08-14 2020-02-21 英飞凌科技股份有限公司 具有闩锁免疫的半导体器件
CN115799259A (zh) * 2022-12-19 2023-03-14 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4970185B2 (ja) * 2007-07-30 2012-07-04 株式会社東芝 半導体装置及びその製造方法
TW200931662A (en) 2008-01-10 2009-07-16 Fujitsu Microelectronics Ltd Semiconductor device and manufacturing method thereof
KR101363532B1 (ko) * 2009-10-05 2014-02-14 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 반도체 소자 및 고체 촬상 장치
KR101673908B1 (ko) * 2010-07-14 2016-11-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5504187B2 (ja) * 2011-01-26 2014-05-28 株式会社東芝 半導体装置及びその製造方法
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
US5315144A (en) * 1992-09-18 1994-05-24 Harris Corporation Reduction of bipolar gain and improvement in snap-back sustaining voltage in SOI field effect transistor
EP0789399B1 (en) * 1993-01-12 2001-11-07 Sony Corporation Output circuit device for charge transfer element
KR100189964B1 (ko) * 1994-05-16 1999-06-01 윤종용 고전압 트랜지스터 및 그 제조방법
US6162668A (en) * 1996-03-07 2000-12-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
KR19980083564A (ko) * 1997-05-16 1998-12-05 윤종용 고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법
US6137137A (en) * 1997-09-05 2000-10-24 Advanced Micro Devices, Inc. CMOS semiconductor device comprising graded N-LDD junctions with increased HCI lifetime
KR100297705B1 (ko) * 1999-03-29 2001-10-29 김덕중 낮은 온저항과 높은 항복전압을 갖는 전력용 반도체소자
US6218226B1 (en) * 2000-01-21 2001-04-17 Vanguard International Semiconductor Corporation Method of forming an ESD protection device
US20020072169A1 (en) * 2000-11-29 2002-06-13 Shigeki Onodera CMOS device and method of manufacturing the same
KR100873356B1 (ko) * 2002-08-26 2008-12-10 매그나칩 반도체 유한회사 고전압 트랜지스터의 제조방법
US6767778B2 (en) * 2002-08-29 2004-07-27 Micron Technology, Inc. Low dose super deep source/drain implant

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325834A (zh) * 2013-05-02 2013-09-25 上海华力微电子有限公司 晶体管及其沟道长度的形成方法
CN103325834B (zh) * 2013-05-02 2016-01-27 上海华力微电子有限公司 晶体管及其沟道长度的形成方法
CN110828452A (zh) * 2018-08-14 2020-02-21 英飞凌科技股份有限公司 具有闩锁免疫的半导体器件
CN115799259A (zh) * 2022-12-19 2023-03-14 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法
CN115799259B (zh) * 2022-12-19 2024-01-26 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法

Also Published As

Publication number Publication date
US20060255369A1 (en) 2006-11-16
KR20060117138A (ko) 2006-11-16
JP2006319331A (ja) 2006-11-24
KR100669858B1 (ko) 2007-01-16

Similar Documents

Publication Publication Date Title
CN1862832A (zh) 高压半导体器件及其制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN2704927Y (zh) 可同时具有部分空乏晶体管与完全空乏晶体管的芯片
CN100345301C (zh) 整合型晶体管及其制造方法
CN1191637C (zh) 金属氧化物半导体场效应管半导体器件及其制造方法
CN1282253C (zh) 具有小袋的半导体器件及其制造
CN1797786A (zh) 半导体元件及其制造方法
CN1360735A (zh) 具有多厚度栅极氧化层的槽型半导体器件及其制造方法
CN1866524A (zh) 半导体器件及其制造方法
CN1805153A (zh) 半导体器件及其制造方法
CN1790679A (zh) 形成具有浮栅的非易失性存储器件的方法
CN1674298A (zh) 场效应晶体管
CN1738049A (zh) 微电子元件及其制造方法
CN101047129A (zh) 半导体结构及n型金属氧化物半导体晶体管的形成方法
CN101030541A (zh) 半导体晶体管元件及其制作方法
CN101038874A (zh) 形成硅氧化物膜的方法和制造电容器与半导体装置的方法
CN1695254A (zh) 半导体装置及其制造方法
CN1812060A (zh) 半导体器件的制造方法
CN101076894A (zh) 绝缘膜半导体装置及方法
CN1518127A (zh) 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法
CN1719597A (zh) 制造半导体器件的方法
CN1499577A (zh) 制造半导体器件的方法
CN1669152A (zh) 场效晶体管、其使用及其制造
CN1291484C (zh) 半导体装置及其制造方法
CN1906768A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication