CN1191637C - 金属氧化物半导体场效应管半导体器件及其制造方法 - Google Patents

金属氧化物半导体场效应管半导体器件及其制造方法 Download PDF

Info

Publication number
CN1191637C
CN1191637C CNB001337815A CN00133781A CN1191637C CN 1191637 C CN1191637 C CN 1191637C CN B001337815 A CNB001337815 A CN B001337815A CN 00133781 A CN00133781 A CN 00133781A CN 1191637 C CN1191637 C CN 1191637C
Authority
CN
China
Prior art keywords
semiconductor
density
low
layer
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001337815A
Other languages
English (en)
Other versions
CN1305231A (zh
Inventor
小山内润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN1305231A publication Critical patent/CN1305231A/zh
Application granted granted Critical
Publication of CN1191637C publication Critical patent/CN1191637C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

公开一种以低成本和短的制造周转时间提供耐压性高而电阻低的功率MOSFET半导体器件。在平面型功率MOSFET中，制造方法包括在漂移层中形成沟槽，并在沟槽的侧壁和底部形成体扩散层(形成沟槽并随后进行扩散)以获得一种结构。深体扩散形成对获得高耐压性和低电阻是有效的，但是为了获得该结构，一般要进行多次深体区域的外延生长和选择性形成，致使制造工序增多、成本激增和制造周期延长。但是，本结构可以更简单地带来类似的效果。

Description

金属氧化物半导体场效应管半导体器件及其制造方法
技术领域
本发明涉及一种耐压性高而电阻低的功率MOSFET(金属氧化物半导体场效应晶体管)半导体器件的结构及该结构的制造方法。
背景技术
图6是传统功率MOSFET的剖面图。为了达到高的耐压性和低的导通电阻，在结构漏极的漂移区域内局部地引入所谓体扩散。在MOSFET截止期间，空白层(void layer)从深体扩散的两侧扩展而在中间彼此接触。具体地说，在这种情况下，栅极下面的漂移区域直至基本上等于深体扩散深度的深度都成了空白层。由于空白层的宽度非常大，电场张弛作用就大，因而耐压性得以提高，而不必降低漂移区域的杂质浓度。另一方面，由于漂移区域的密度无需降低，也就不必降低导通状态期间的漂移寄生电阻，于是还可以使MOSFET保持低的导通电阻。
但是，为了实现传统的结构，必须多次进行深体区域的外延生长和选择性形成，而且增加制造工序，致使制造成本激增，制造周期延长。
例如，当实现几百伏或更高的漏极耐压性时，深体区域需要5至12微米的厚度，但是，在这种情况下，深体区域的外延生长和选择性形成需要重复约6次。
发明内容
为了解决上述问题，本发明采用以下措施。
(1)提供一种半导体器件，它包括：高密度的一导电类型的半导体基片；在半导体基片的表面层上形成的低密度的一导电类型的半导体层；在低密度半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度的一导电类型半导体的表面层上形成的相对较浅的相反导电类型半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度的一导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。
(2)在所述半导体器件中用绝缘膜填充在低密度的一导电类型的半导体层中形成的所述沟槽的内部。
(3)在所述半导体器件中用的一导电类型的多晶硅填充在低密度的一导电类型的半导体层中形成的所述沟槽的内部。
(4)一种半导体器件制造方法，它包括以下步骤：用外延生长法在高密度的一导电类型的半导体基片上形成低密度的一导电类型的半导体层；在所述低密度的一导电类型的半导体层中从表面选择性地形成沟槽；在所述沟槽的两侧和底部形成低密度相反导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层中选择性地形成相对较浅的低密度相反导电类型的半导体扩散层，相对较浅的低密度相反导电类型的半导体扩散层与位于所述沟槽侧壁和底部的相反导电类型的半导体扩散层部分地重叠；在所述相对较浅的低密度相反导电类型的半导体扩散层中形成高密度的一导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层和所述相对较浅的低密度相反导电类型的半导体扩散层上形成栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成栅极。
(5)所述半导体器件制造方法还包括用绝缘膜填充在所述低密度的一导电类型的半导体层中形成的所述沟槽的内部的步骤。
(6)所述半导体器件制造方法还包括用多晶硅填充在所述低密度的一导电类型的半导体层中形成的所述沟槽的内部的步骤。
(7)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的氧化膜的固相扩散。
(8)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的多晶硅的固相扩散。
(9)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括分子层掺杂过程。
按照本发明的一个方面，提供一种半导体器件，它包括：高密度的一导电类型的半导体基片；在所述半导体基片的表面层上形成的低密度的一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度的一导电类型的半导体的表面层上形成的相对较浅的低密度相反导电类型的半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度的一导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。
按照本发明的另一方面，提供一种制造半导体器件的方法，它包括以下步骤：用外延生长法在高密度的一导电类型的半导体基片上形成低密度的一导电类型的半导体层；在所述低密度的一导电类型的半导体层中从表面选择性地形成沟槽；在所述沟槽的两侧和底部形成低密度相反导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层中选择性地形成相对较浅的低密度相反导电类型的半导体扩散层，相对较浅的低密度的相反导电类型的半导体扩散层与位于所述沟槽侧壁和底部的相反导电类型的半导体扩散层部分地重叠；在所述相对较浅的低密度相反导电类型的半导体扩散层中形成高密度的一导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层和所述相对较浅的低密度相反导电类型的半导体扩散层上形成栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成栅极。
附图说明
图1是表示本发明半导体器件的第一实施例的示意的剖面图。
图2是表示本发明半导体器件的第二实施例的示意的剖面图。
图3A至3G是按照工序次序的剖面图，表示本发明半导体器件的第一实施例的第一制造方法。
图4A至4C是按照工序次序的剖面图，表示本发明半导体器件的第一实施例的第二制造方法。
图5A至5E是按照工序次序的剖面图，表示本发明半导体器件的第二实施例的第一制造方法。
图6是表示传统半导体器件的一个实例的示意的剖面图。
具体实施方式
下面将参照附图描述本发明的各个实施例。
图1是表示本发明半导体器件的第一实施例的示意的剖面图。在如高密度单晶硅的半导体基片101上设置低密度漂移层102之后，在漂移层上选择性地形成沟槽103，在该沟槽的侧壁和底部形成扩散层104，并形成绝缘膜109以填充该沟槽的内部，并进一步形成源极106、体扩散层105、栅极绝缘膜107和栅极108，以便构成功率MOSFET。体扩散层105与扩散层104部分重叠。
当功率MOSFET是NMOS时，例如，使用包括密度为1×1019/cm3至1×1020/cm3的锑或砷的单晶硅基片，并，例如用带有密度为1×1014/cm3至5×1016/cm3的磷的外延层作为漂移层。外延层的厚度随所要求的耐压性而不同，工作电压高达约几百伏时通常范围在5至12微米。与外延层的厚度相似，沟槽的厚度取决于要求的耐压性，但范围约在3至10微米，略浅于外延层。在沟槽的侧壁和底部形成的扩散层的密度通常在1×1016/cm3至1×1018/cm3的范围内，而深度和横向扩散约为0.5至2μm(微米)。体扩散层、源极和栅极绝缘膜的诸如密度、深度和厚度等参数显示与通常的功率MOSFET类似的数值。
在图1中，该结构产生单元性能效果。具体地说，当MOSFET截止时，空白层从在沟槽侧壁上形成的体扩散层两侧延伸彼此在中间接触，使得栅极下面的漂移区域直至基本上等于深体扩散的深度的深度完全形成空白层。由于空白层的宽度非常大，电场张驰作用就大，耐压性可以提高，而不必降低漂移层的杂质密度。由于漂移层的杂质密度不必降低，MOSFET导通期间的漂移寄生电阻就不必降低，MOSFET的导通电阻就可以保持低。和传统的实例类似地获得这些效果。另外，与传统方法相比，不必进行多次深体扩散的外延生长和选择性形成，沟槽和扩散层的形成可以一次完成，使得制造工序得以显著简化，带来诸如成本降低和制造周期缩短等效果。
另外，在图1的实施例中，扩散层104可以与体扩散层105同时形成，在这种情况下，所述效果得以扩大。后面还将详细描述。
图2是表示本发明半导体器件的第二实施例的示意的剖面图。基本概念与图1的实施例相似，但是第二实施例具有以下特征：沟槽103的内部用包含杂质的多晶硅110填充。使用这样的结构，位于沟槽侧壁和底部的扩散层可以利用从多晶硅110扩散杂质的方法形成，因此有可能进一步减少工序。在这种情况下，在用多晶硅填充的过程中必须同时使用进行掺杂的多处理过程(doped poly-process)等方法来预先把杂质引入多晶硅110。本实施例的制造方法后面还将详细描述。
图3表示按照工序次序的剖面图，表示本发明半导体器件的第一实施例的第一制造方法。作为例子，使用N-型功率MOSFET。
图3A表示一种方法，它包括：在包括密度为1×1019/cm3至1×1020/cm3的锑或砷作为N-型杂质的高密度半导体基片101上用外延生长法形成以密度为1×1014/cm3至5×1016/cm3的磷作为N-型杂质的厚约5至12微米的低密度漂移层102；随后用电炉氧化等方法生长约500埃的氧化膜111；随后用化学汽相淀积法(CVD)淀积约1000埃至2000埃的氮化膜112；用CVD法进一步淀积约2000埃至1微米的掩模氧化膜113；随后用光刻法和蚀刻法使掩模氧化膜113形成图案；以及剥去光致抗蚀剂，并利用形成图案的掩模氧化膜113作为掩模、用干刻蚀法在氮化膜112、氧化膜111和低密度漂移层102中形成沟槽103。在面积方面，沟槽103的宽度狭窄一些较为有利，但考虑到随后的沟槽内部的填充和向沟槽底部和侧壁掺入杂质，宽度宜在约0.5至2微米的范围内。另外，至于沟槽的深度，由于底部需要保持在低密度漂移层状态，所以深度宜为3至10微米。
利用掩模氧化膜113作为掩模对氮化膜112、氧化膜111和沟槽103的干刻蚀可以借助针对每一种待处理的材料的更换气体(changinggas)来进行。此外，掩模氧化膜113可以是非掺杂硅酸盐玻璃(NSG)、磷硅玻璃(PSG)或原硅酸四乙酯(TEOS)的氧化膜。
随后如图3B所示，例如，利用离子注入法，采用倾斜(angle)注入或旋转注入把硼作为P-型杂质引入沟槽的侧壁和底部，随后进行热处理，形成扩散层104。另外，如图中所示，甚至可以用分子层掺杂法来形成扩散层104。扩散层104的硼密度通常在1×1016/cm3至1×1018/cm3的范围内。深度方向和横向扩散约0.5至2微米。
随后，如图3C所示，用湿刻蚀法选择性地剥去掩模氧化膜113，用CVD法在沟槽103的内部和氮化膜112上淀积绝缘膜109。从覆盖的角度看，使用TEOS氧化膜时，绝缘膜109可以容易地填充到沟槽的内部。在这种情况下，由于厚度需要等于或大于沟槽的宽度，所以淀积可以在约0.5至2微米的范围内进行。当这个厚度无法一步完成时，可以分开多次进行淀积。
随后，如图3D所示，用干刻蚀法反向蚀刻绝缘膜109。通过直至暴露氮化膜112的终点检测来结束蚀刻过程。另外，这个步骤可以用化学机械抛光法(CMP)来完成。
接着，通过用磷酸的湿刻蚀法或干刻蚀法去除氮化膜112，进一步用湿刻蚀法去除氧化膜111，接着在电炉中用氧化法形成栅极绝缘膜107，便获得图3E所示的结构。栅极氧化膜的厚度取决于所要求的耐压性，但通常在200至800埃的范围内。
随后，如图3F所示，通过用光刻法和干刻蚀法构成掺有高密度杂质的多晶硅的图案，以形成栅极108，利用栅极108作为掩模，利用离子注入法和热处理选择性地在低密度漂移层102中形成体扩散层105作为功率MOSFET体。对于体扩散层105的垂直和横向的密度和扩散量，类似于扩散层104，使用硼作为P-型杂质时，密度约为1×1016/cm3至1×1018/cm3，扩散量约为0.5至2微米。在形成过程中，例如，BF2离子以约1×1013/cm2至5×1014/cm2的剂量注入，进行1000℃至1100℃的热处理几十分钟，并使用其他条件。此外，使体扩散层105与以前形成的扩散层104可靠地接触。
随后，如图3G所示，利用栅极108作为掩模，进行离子注入和热处理，形成功率MOSFET的源极106。用砷作为N-型杂质，密度约为1×1019/cm3至1×1020/cm3。
用上述制造方法获得本发明第一实施例所示的结构。
图4表示按照工序顺序的剖面图，表示按照本发明的第一实施例的半导体器件的第二制造方法。
进行与图3A直至形成沟槽的那些步骤相似的步骤，随后用图4A所示的湿刻蚀法选择性地剥去掩模氧化膜113，用CVD法或旋涂玻璃法(SOG)在沟槽103内部和氮化膜112上形成包含所述杂质的绝缘膜114。在N-型功率MOSFET的情况下，例如，使用BSG、亦即包括硼的氧化膜作为包括所述杂质的绝缘膜114。
随后，如图4B所示，通过反向蚀刻或CMP去除包含所述杂质的绝缘膜114，直至暴露出氮化膜112为止。
接着，通过进行热处理以便让硼从包含所述杂质的绝缘膜扩散，如图4C所示形成扩散层104。此后，与参照图3所描述的制造方法类似，在沟槽内部留下包含所述杂质的绝缘膜114的同时，去除氮化膜和氧化膜，依次形成栅极氧化膜、栅极、体扩散层和源极。或者，在通过湿刻蚀法一次去除包含所述杂质的绝缘膜114之后，可以与图3类似地进行绝缘膜109的填充步骤。除非出现特殊问题，由于工序数少，所以，在让包含所述杂质的绝缘膜114留在沟槽内的同时进行随后的步骤在成本和工作周期方面都是有利的。
图5表示按照工序顺序的剖面图，表示按照本发明的半导体器件第二实施例的第一制造方法。
图5A表示一种方法，它包括：用外延生长法在N-型高密度半导体基片101上形成N-型低密度漂移层102；随后用CVD法淀积掩模氧化膜113约2000埃至1微米；接着，用光刻法和蚀刻法构成掩模氧化膜113的图案；随后剥去光致抗蚀剂层，并利用已经形成图案的掩模氧化膜113作为掩模用干刻蚀法在低密度漂移层102内形成沟槽103。
高密度半导体基片的密度以及低密度漂移层的密度和厚度，还有沟槽的宽度和深度都与图3所示的相似。
另外，与图3类似，掩模氧化膜113可以是NSG，PSG或TEOS的氧化膜。
接着，如图5B所示，通过用离子注入法或分子层掺杂法引入所述杂质，并随后进行热处理，在沟槽的侧壁或底部形成P-型扩散层104。关于扩散层的密度和扩散量，与图3的实施例相似，密度约为1×1016/cm3至1×1018/cm3，而扩散量约为0.5至2微米。
随后，如图5C所示，用CVD法在沟槽103内部和掩模氧化膜113上淀积多晶硅110。在这种情况下，由于多晶硅的厚度要等于或大于沟槽宽度，所以，要进行约0.5至2微米的淀积。对于多晶硅，膜的应力大，采用一次淀积，半导体基片的挠曲有时可能大，因而为了避免这一点，可以分开多次进行淀积。
接着，如图5D所示，用干刻蚀法反向蚀刻多晶硅110。通过终点检测在暴露掩模氧化膜113时结束蚀刻。另外，这个步骤可以用化学机械抛光法(CMP)完成。
随后，通过与图3的实施例类似地去除掩模氧化膜113并依次地形成栅极氧化膜、栅极体扩散层和源极，即可形成如图5E所示的本发明的半导体器件的第二实施例的结构。
在图5所示的制造方法中，涉及沟槽形成和填充的掩模步骤可以只进行一次，因而与图3的实施例相比，有工序数目减少的优点。
另外，在图5所示的实施例中，扩散层104是在沟槽形成之后形成的，但与图4的实施例相似，也可以用包含所述杂质的多晶硅，就是说，利用掺杂的多处理过程把多晶硅嵌入所述沟槽中，随后进行热处理，以便从多晶硅扩散杂质，在沟槽的侧壁和底部形成扩散层，并在嵌入的多晶硅原样留下的同时进行随后的工序，即可获得图2所示本发明的半导体器件的第二实施例中所示的结构。
已经通过图解说明N-型功率MOSFET来描述上述实施例，但是另外反转所述导电类型也能制造出P-型功率MOSFET。
如上所述，按照本发明的功率MOSFET的结构和制造方法，可以以低的成本和短的制造周转时间提供耐压性高而电阻低的功率MOSFET。

Claims (9)

1.一种半导体器件，它包括：高密度的一导电类型的半导体基片；在所述半导体基片的表面层上形成的低密度的一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度的一导电类型的半导体的表面层上形成的相对较浅的低密度相反导电类型的半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度的一导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。
2.按照权利要求1的半导体器件，其特征在于：用绝缘膜填充在所述低密度的一导电类型的半导体层中形成的所述沟槽的内部。
3.按照权利要求1的半导体器件，其特征在于：用一导电类型的多晶硅填充在所述低密度的一导电类型的半导体层中形成的所述沟槽的内部。
4.一种制造权利要求1的半导体器件的方法，它包括以下步骤：用外延生长法在高密度的一导电类型的半导体基片上形成低密度的一导电类型的半导体层；在所述低密度的一导电类型的半导体层中从表面选择性地形成沟槽；在所述沟槽的两侧和底部形成低密度相反导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层中选择性地形成相对较浅的低密度相反导电类型的半导体扩散层，相对较浅的低密度的相反导电类型的半导体扩散层与位于所述沟槽侧壁和底部的相反导电类型的半导体扩散层部分地重叠；在所述相对较浅的低密度相反导电类型的半导体扩散层中形成高密度的一导电类型的半导体扩散层；在所述低密度的一导电类型的半导体层和所述相对较浅的低密度相反导电类型的半导体扩散层上形成栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成栅极。
5.如权利要求4所述的方法，其特征在于还包括用绝缘膜填充在所述低密度的一导电类型的半导体层中形成的所述沟槽的内部的步骤。
6.如权利要求4所述的方法，其特征在于还包括用多晶硅填充在所述低密度的一导电类型的半导体层中形成的所述沟槽的内部的步骤。
7.如权利要求4所述的方法，其特征在于：在所述沟槽的内侧和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的氧化膜的固相扩散。
8.如权利要求4所述的方法，其特征在于：在所述沟槽的内侧和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的多晶硅的固相扩散。
9.如权利要求4所述的方法，其特征在于：在所述沟槽的内侧和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括分子层掺杂过程。
CNB001337815A 1999-10-25 2000-10-25 金属氧化物半导体场效应管半导体器件及其制造方法 Expired - Fee Related CN1191637C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP302536/1999 1999-10-25
JP30253699 1999-10-25
JP98574/2000 2000-03-31
JP2000098574 2000-03-31
JP286913/2000 2000-09-21
JP2000286913A JP2001345444A (ja) 1999-10-25 2000-09-21 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
CN1305231A CN1305231A (zh) 2001-07-25
CN1191637C true CN1191637C (zh) 2005-03-02

Family

ID=27338542

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001337815A Expired - Fee Related CN1191637C (zh) 1999-10-25 2000-10-25 金属氧化物半导体场效应管半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US6534836B1 (zh)
JP (1) JP2001345444A (zh)
CN (1) CN1191637C (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
US6627949B2 (en) * 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6660571B2 (en) * 2000-06-02 2003-12-09 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
EP1396030B1 (en) * 2001-04-11 2011-06-29 Silicon Semiconductor Corporation Vertical power semiconductor device and method of making the same
US6674124B2 (en) * 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
US6566201B1 (en) * 2001-12-31 2003-05-20 General Semiconductor, Inc. Method for fabricating a high voltage power MOSFET having a voltage sustaining region that includes doped columns formed by rapid diffusion
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
US6750104B2 (en) * 2001-12-31 2004-06-15 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
JP3652322B2 (ja) * 2002-04-30 2005-05-25 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔとその製造方法
CN1311561C (zh) * 2003-03-13 2007-04-18 世界先进积体电路股份有限公司 侧面扩散金属氧化半导体晶体管的结构及其制作方法
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
JP3689419B1 (ja) * 2004-03-29 2005-08-31 新電元工業株式会社 半導体装置、半導体装置の製造方法
JP2005317828A (ja) * 2004-04-30 2005-11-10 Sumitomo Electric Ind Ltd 高電圧車載電力変換用半導体装置の製造方法と高電圧車載電力変換用半導体装置
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US6982216B1 (en) 2004-10-27 2006-01-03 Sony Corporation MOSFET having reduced parasitic resistance and method of forming same
US20090057713A1 (en) * 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
KR100910798B1 (ko) 2007-09-01 2009-08-05 고려대학교 산학협력단 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법
CN101958283B (zh) * 2009-07-09 2014-07-09 上海华虹宏力半导体制造有限公司 获得交替排列的p型和n型半导体薄层结构的方法及结构
CN101834208A (zh) * 2010-04-30 2010-09-15 苏州硅能半导体科技股份有限公司 一种低导通电阻的功率mos场效应管及制造方法
CN102376580B (zh) * 2010-08-26 2013-09-11 上海华虹Nec电子有限公司 超级结半导体器件的制作方法
JP5621441B2 (ja) * 2010-09-14 2014-11-12 株式会社デンソー 半導体装置の製造方法
TW201246542A (en) * 2011-05-02 2012-11-16 Anpec Electronics Corp Power element having super interface
TW201239995A (en) * 2011-03-30 2012-10-01 Anpec Electronics Corp Production method of power transistor with super junction
US8748973B2 (en) 2011-05-19 2014-06-10 Anpec Electronics Corporation Super junction transistor and fabrication method thereof
US8916951B2 (en) * 2011-09-23 2014-12-23 Alpha And Omega Semiconductor Incorporated Lateral PNP bipolar transistor formed with multiple epitaxial layers
US9245754B2 (en) * 2014-05-28 2016-01-26 Mark E. Granahan Simplified charge balance in a semiconductor device
CN104716044B (zh) * 2014-12-19 2018-09-18 成都士兰半导体制造有限公司 半导体器件及其形成方法
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
DE102015122833A1 (de) 2015-12-23 2017-06-29 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung
JP7119449B2 (ja) 2018-03-16 2022-08-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN110808278A (zh) * 2019-10-18 2020-02-18 龙腾半导体有限公司 超结mosfet结构及其工艺制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
JP3667906B2 (ja) * 1996-11-25 2005-07-06 三洋電機株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP2001345444A (ja) 2001-12-14
US6534836B1 (en) 2003-03-18
CN1305231A (zh) 2001-07-25

Similar Documents

Publication Publication Date Title
CN1191637C (zh) 金属氧化物半导体场效应管半导体器件及其制造方法
CN1177357C (zh) 具有最小覆盖电容的金属氧化物半导体场效应晶体管
CN1220273C (zh) 具有双扩散体分布的沟槽mosfet器件及制造方法
CN1194400C (zh) 沟槽隔离结构、具有该结构的半导体器件以及沟槽隔离方法
CN1096107C (zh) 用改进的小型区抑制短沟道的mos晶体管及其制造方法
CN1290203C (zh) 半导体器件的结构及其制造方法
CN1790714A (zh) 半导体器件及制造其的方法
CN1725515A (zh) 具有重叠栅电极的半导体器件及其制造方法
CN1947261A (zh) 沟槽半导体器件及其制造方法
CN1815739A (zh) 半导体器件及其制作方法
CN1897305A (zh) 垂直沟道半导体器件及其制造方法
CN101047129A (zh) 半导体结构及n型金属氧化物半导体晶体管的形成方法
CN1206712C (zh) 半导体装置的制造方法
CN1992181A (zh) 具有凹形沟道的半导体器件的形成方法
CN1770410A (zh) 半导体装置及其制造方法
CN1212454A (zh) 高可靠性的槽式电容器型存储器单元
CN1458683A (zh) 具有增加的有效沟槽长度的半导体器件的制造方法
CN1862832A (zh) 高压半导体器件及其制造方法
CN1101059C (zh) 制作半导体器件的方法
CN1819267A (zh) 半导体器件及其制造方法
CN1112292A (zh) 半导体器件及其制造方法
CN1355934A (zh) 半导体及其制造方法
CN1523675A (zh) 半导体器件及其制造方法
CN1684272A (zh) 半导体器件及其制造方法
CN1303694C (zh) 动态随机存取存储单元及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160307

Address after: Chiba County, Japan

Patentee after: SEIKO INSTR INC

Address before: Chiba County, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Patentee before: SEIKO INSTR INC

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050302

Termination date: 20191025