CN101047129A - 半导体结构及n型金属氧化物半导体晶体管的形成方法 - Google Patents

半导体结构及n型金属氧化物半导体晶体管的形成方法 Download PDF

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Abstract

本发明是关于一种半导体结构及N型金属氧化物半导体晶体管的形成方法，提供具有高应力沟道区的金属氧化物半导体晶体管及其形成方法，包括于半导体基板上依序形成第一半导体板、第二半导体板、栅极堆叠，其中第一半导体板的晶格常数实质上大于第二半导体板的晶格常数，且第一半导体板及第二半导体板的边缘实质上延伸出该栅极结构的边缘。上述方法更包括形成含硅层于半导体基板上，且含硅层较佳与该些半导体板分隔不相邻；形成间隔物；形成淡掺杂区域及源极/漏极区；形成硅化金属区及接触孔蚀刻停止层。本发明所述的方法形成的结构可提供高应力至沟道区，且提高金属硅化区高度可减少电流拥挤效应。

Description

半导体结构及N型金属氧化物半导体晶体管的形成方法
技术领域
本发明是有关于半导体元件，更特别有关于具有应力的沟道区的金属氧化物半导体元件。
背景技术
超大型集成电路(VLSI)的尺寸微缩化一直是本领域的发展重点。在集成电路越来越小及快的情况下，如何提高元件的驱动电流则越来越重要。金属氧化物半导体晶体管的电流与栅极长度、栅极电容及载流子移动力相关。缩小多晶栅极的长度、提高栅极电容、提升载流子移动力可改善晶体管电流的表现。栅极长度随着集成电路的尺寸一起缩小，栅极电容可通过栅极介电层的厚度减少或介电常数增加一类的方式而提高。
除了上述方式，亦可提高载流子移动力以改善元件电流，如具有应力的沟道区。应力可改善基体中电子与空穴的移动力。具有应力表面的沟道可改善金属氧化物半导体晶体管的表现。在固定栅极长度下，应力技术不需额外制程或设计即可提升元件表现。
图1显示美国专利申请号11/115,484的NMOS晶体管的变化型，于半导体基板10上依序为硅锗层2及硅层4。由于硅锗层2及硅层4两者晶格常数不同，硅锗层2将产生压缩应力，硅层4将产生拉伸应力。硅层4的沟道区因此具有拉伸应力。经回火处理后，自由表面6(free surface)将产生高应力。图1另外包括了美国申请号11/115,484未指述的金属硅化区12。
由于图1的晶体管具有高应力沟道区，因此具有较佳表现，特别是90纳米以上的尺寸。然而次时代的集成电路，如65或45纳米的尺寸，其金属硅化区12角落的接点区14因较窄将导致电流拥挤效应。电流拥挤效应将使外部电阻提高，并劣化晶体管表现。以65纳米的集成电路为例，电流拥挤效应将使晶体管电流Ion降低12％，这将抵消应力沟道区的优点。金属硅化区12与半导体基板10的距离D1太短，也会造成这两者之间漏电流的问题。
因此现在急需新的方法以制造次时代集成电路，以解决接点较窄所衍生出的电流拥挤效应及漏电流等问题。
发明内容
本发明为解决已知技术中，因接点区过窄引发的电流拥挤效应及漏电流等问题，提供一种半导体结构的形成方法，包括提供半导体基板；形成第一半导体板于半导体基板上；形成第二半导体板于第一半导体板上，其中第一半导体板的晶格常数实质上大于第二半导体板的晶格常数；形成栅极堆叠于第一及第二半导体板上，其中第一及第二半导体板的边缘实质上延伸出栅极堆叠的边缘，且栅极堆叠包括栅极介电层位于第二半导体板上、栅极位于栅极介电层上；形成含有硅的额外半导体层于半导体基板上，且额外半导体层与第一及第二半导体板分隔不相邻；形成淡掺杂源极/漏极区于第一及第二半导体板与半导体基板，且对准栅极堆叠的边缘；形成栅极间隔物，沿着栅极堆叠、第一及第二半导体板的侧壁；以及形成源极/漏极区，实质上对准栅极间隔物的边缘。
本发明所述的半导体结构的形成方法，形成该栅极堆叠的步骤包括：形成一栅极介电层；形成一栅极层于该栅极介电层上；以及图案化该栅极层及该栅极介电层以形成该栅极堆叠。
本发明所述的半导体结构的形成方法，形成该第一及第二半导体板的步骤包括：沉积一第一半导体层于该半导体基板上；沉积一第二半导体层于该第一半导体层上；形成栅极堆叠之后，于该第二半导体层上形成一第一可移除间隔物，该第一可移除间隔物沿着该栅极堆叠的侧壁；以及移除该栅极堆叠及该第一可移除间隔物未遮蔽的部分该第一及第二半导体层，以形成该第一及第二半导体板。
本发明所述的半导体结构的形成方法，形成该额外半导体层的步骤包括：形成一第二可移除间隔物于该半导体基板上，且沿着该第一及第二半导体板的侧壁；以及形成该额外半导体层于该半导体基板上。
本发明所述的半导体结构的形成方法，该额外半导体层的形成方法包括外延成长法。
本发明所述的半导体结构的形成方法，更包括：形成一金属硅化区于该源极/漏极区上；以及形成一接触孔蚀刻停止层于该栅极间隔物及该金属硅化区上，且该接触孔蚀刻停止层具有一固有拉伸应力。
本发明所述的半导体结构的形成方法，该淡掺杂源极/漏极区及源极/漏极区的形成方法包括离子注入n型掺质。
本发明所述的半导体结构的形成方法，更包括一回火步骤于形成栅极间隔物之前，于形成第一及第二半导体板之后。
本发明所述的半导体结构的形成方法，该栅极间隔物延伸至部分该额外半导体层的表面。
本发明所述的半导体结构的形成方法，该第一及第二半导体板与该额外半导体层相隔的距离约介于20埃-300埃。
本发明还提供一种NMOS晶体管的形成方法，包括提供半导体基板，半导体基板包括硅；形成硅锗层于半导体基板上；形成硅层于硅锗层上；形成栅极介电层于硅层上；形成栅极层于栅极介电层上；形成硬遮罩层于栅极层上；图案化硬遮罩、栅极层及栅极介电层以形成栅极堆叠；形成第一可移除间隔物于硅层上，且沿着栅极堆叠的侧壁；移除栅极堆叠及第一可移除间隔物未遮蔽的硅锗层及硅层；形成第二可移除间隔物于半导体基板上，且沿着第一可移除间隔物、残留的硅锗层及残留的硅层的侧壁；外延成长额外硅层于半导体基板露出的表面上；移除第一及第二可移除间隔物及硬遮罩；离子注入掺质以形成淡掺杂源极/漏极区于残留的硅层、残留的硅锗层、额外硅层及半导体基板；进行回火步骤；形成栅极间隔物，沿着栅极、栅极介电层、保留的硅层及保留的硅锗层的侧壁；以及以栅极间隔物为遮罩，离子注入n型掺质以形成源极/漏极区。
本发明所述的半导体结构的形成方法，包括提供半导体基板；形成结构，包括：第一半导体板，位于半导体基板上；第二半导体板，位于第一半导体板上，其中第一半导体板的晶格常数实质上大于第二半导体板的晶格常数；栅极介电层，位于第二半导体板上；以及栅极，位于栅极介电层上，第一及第二半导体板的边缘实质上延伸出栅极的边缘；形成额外半导体层于半导体基板上，其中额外半导体层与第一及第二半导体板分隔不相邻；以及进行回火步骤，于额外半导体层与第一及第二半导体板之间的空隙被填满之前。
上述方法形成的晶体管利用自由表面使沟道区产生应力，并提高晶体管表现。此外，金属硅化区的高度提高亦可减少沟道拥挤效应。
本发明所述的半导体结构的形成方法，更包括：形成一淡掺杂源极/漏极区于该第一半导体板及第二半导体板与该半导体基板，且对准该栅极堆叠的边缘；形成一栅极间隔物，沿着该栅极堆叠、该第一半导体板及第二半导体板的侧壁；形成一源极/漏极区，实质上对准该栅极间隔物的边缘；以及形成一接触孔蚀刻停止层于该栅极间隔物及该源极/漏极区上。
本发明所述的半导体结构的形成方法，该淡掺杂源极/漏极区及源极/漏极区的形成方法包括离子注入n型掺质。
本发明所述的半导体结构及N型金属氧化物半导体晶体管的形成方法，可提供高应力至沟道区，且提高金属硅化区高度可减少电流拥挤效应(current crowding effect)。
附图说明
图1是一实施例的金属氧化物半导体晶体管剖视图，其沟道区具有应力，且具有自由表面的硅层与硅锗层位于栅极下；
图2是另一实施例的金属氧化物半导体晶体管剖视图，其硅层及硅锗层的边缘延伸出栅极的边缘；
图3至图5、图6A、图6B及图7至图13是本发明较佳实施例的金属氧化物半导体晶体管的制程剖视图。
具体实施方式
为解决图1所示的金属氧化物半导体晶体管结构所造成的问题，可用图2所示的改良结构。图2中，硅层4及硅锗层2实质上延伸出栅极16的边缘。因此接点区14具有较大尺寸，金属硅化区12与半导体基板10的距离D2亦大于图1的D1，可减少电流拥挤效应。然而此方法的制程难以注入。为了形成延伸区域18，需要形成可移除的间隔物。为了有效降低电流拥挤效应，延伸区域18需要较宽的宽度W(如大于500埃)，而可移除的间隔物的宽度与延伸区域相同。然而次时代集成电路的栅极间距离较小，这么宽的可移除间隔物将难以形成及图案化。此外，延伸区域18的宽度越大，自由表面6与栅极边缘的距离越远，并使沟道区的应力越小。
若限制延伸区域18的宽度，则无法以图2的结构改善电流拥挤效应的问题。接下来将以本发明较佳实施例的结构解决上述的问题。
图3至图13是本发明较佳实施例的制程剖面图，不同步骤的图中一样的元件将以同样的符号标示。
图3显示基板40上的层状结构。基板40可为半导体材料，较佳为硅，如基体硅或一般的绝缘层上硅(SOI)。多个浅沟槽绝缘区42(STI)形成于基板中。
层状结构依序为第一半导体层、第二半导体层、栅极介电层48、栅极层50及硬遮罩层52。第一半导体层较佳为硅锗层，其锗原子百分比约介于10％-40％，以下将简称作硅锗层44。
在较佳实施例中，第二半导体层可为硅，以下将简称为硅层46。在其他实施例中，第二半导体层除了硅外，亦可包含锗、碳或其他合适材料，且含锗比例低于硅锗层44的含锗比例。
硅锗层44的晶格常数较佳大于硅层46的晶格常数，以使硅锗层44产生压缩应力，硅层46产生拉伸应力。硅锗层44的锗原子百分比决定其晶格常数，同时影响压缩应力及拉伸应力的大小。一般说来，硅锗层44的锗原子百分比越高，应力就越高，且元件表现亦随之改善。举例来说，具有20％锗原子的硅锗层44与0％锗原子的硅层46两者的组合，其元件表现参数如元件电流与漏电流比(Ion/Ioff)的大小与已知元件相较，可提升约24％。若将硅锗层44的锗原子比例提高至27％，Ion/Ioff可提升36％。较佳实施例中，硅层46的拉伸应力最好大于100MPa。
硅锗层44的厚度较佳介于约10埃-100埃之间，更佳介于约30埃-50埃之间。硅层46的厚度较佳大于晶体管沟道区的深度，较佳介于约30埃-500埃，更佳介于约50埃-150埃。
在较佳实施例中，栅极介电层48可为氧化硅。在其他实施例中，栅极介电层48可为氮氧化物、氮化物、高介电常数材料或其他合适的材料。栅极层50较佳为多晶硅，或其他常用材料如金属、金属硅化物或其他合适材料。硬遮罩层52较佳为氮化硅或其他常见材料。
接着图案化栅极介电层48、栅极层50及硬遮罩层52，以分别形成栅极介电层54、栅极56及硬遮罩层58。图案化后的结构如图4所示。
图5显示形成第一可移除间隔物60的步骤。形成第一可移除间隔物60的方法较佳为毯覆式地形成单层或多层介电层于上述结构，接着以非等向蚀刻移除不要的部分。第一可移除间隔物可为常见的双层结构如氧化硅层601与其上的氮化硅层602，亦可为氧化物/氮化物/氧化物或氧化物/氮化物/氧化物/氮化物等多层结构。第一可移除间隔物60的厚度T1较佳小于500埃，更佳介于约150埃-450埃。T1将决定硅层46与硅锗层44的自由表面与栅极56的边缘的距离。T1越大则电流拥挤效应越小，但施加于沟道区的应力亦随之降低。相对的，T1越小则电流拥挤效应升高，但施加于沟道区的应力亦提高。本领域技术人员自可依需要调整T1的大小。
如图6A所示，以第一可移除间隔物60与硬遮罩层58作遮罩，移除未遮蔽的硅层46及硅锗层44，较佳的移除方式为干蚀刻。此制程形成硅锗板62、硅板64以及硅锗板62与硅板64侧壁的自由表面66。“自由表面”意即回火制程时，实质上无任何材料覆盖其上，因此自由表面下的材料将产生最大扩散或最大收缩；即使最终结构的自由表面上覆盖其他材料如接触孔蚀刻停止层，也不影响回火制程所造成的影响。只要自由表面66未覆盖任何材料，即可进行回火制程。因为硅锗材料的晶格常数大于硅，硅板64具有拉伸应力，硅锗板62具有压缩应力。虽然图6A中，硅板64的边缘与硅锗板62的边缘切齐，但本领域技术人员自可以额外光罩使两者具有不同的大小或图案。
在较佳实施例中，移除硅锗层44的步骤停止于基板40的表面。在其他实施例中，如图6B所示，基板40部分的上表面将被移除以形成凹陷67。
图7显示形成第二可移除间隔物68的步骤。第二可移除间隔物68的材质可与第一可移除间隔物60相同或不同。第二可移除间隔物68的厚度较佳介于20埃-300埃。
图8显示形成含硅的额外层70于基板40露出的表面的步骤。在较佳实施例中，额外层70为一外延成长的硅层。此额外层70亦可为多晶硅或非晶硅。额外层70的厚度T3较佳大于约50埃，更佳介于约50埃-300埃。
如图9所示，接着移除第一可移除间隔物60、第二可移除间隔物68及硬遮罩层58。间隔71将形成于硅锗板62/硅板64与额外层70之间，其宽度较佳介于约20埃-300埃。接着对准栅极56的边缘以注入形成淡掺杂源极/漏极区72，较佳为n型掺质。
如图10所示，形成间隔物74后，以此作为形成源极/漏极区的自我对准遮罩。间隔物74的厚度T4较佳介于约170埃-500埃。间隔物74较佳延伸至部分的额外层70上。此外，间隔物74亦可只延伸至基板40上或硅板64上。虽然间隔物74于图中有两层，但其亦可为氧化物/氮化物/氧化物或氧化物/氮化物/氧化物/氮化物等多层结构。本领域技术人员自可依需要决定间隔物74延伸至何处或何种多层结构。
图11显示形成源极/漏极区76的步骤。较佳的源极/漏极区76可利用间隔物74作为遮罩进行n型掺质的注入。
图12显示形成金属硅化区78的步骤。毯覆性地形成金属层(未图示)于上述结构上，接着以回火制程使金属层与其下的硅层反应，形成金属硅化层78后，移除未反应的金属层。在较佳实施例中，金属硅化制程完全消耗露出的额外层70。金属硅化层78同样形成于栅极56的表面。值得注意的是，若间隔物74延伸至部分的额外层70的表面，将使部分的额外层70残留下来。
图13显示形成接触孔蚀刻停止层80(CESL)、层间介电层82(ILD)及插塞84的步骤。首先毯覆性地沉积接触孔蚀刻停止层80以覆盖上述结构。此层具有两个目的：第一，可提供应力予元件，较佳为NMOS所需的拉伸应力以改善载流子移动力；第二可作为蚀刻接触孔制程的停止层，以保护其下区域使其不受到过蚀刻影响。值得注意的是，间隔物74的厚度T4将影响接触孔蚀刻停止层80提供至晶体管沟道区的应力大小。T4越厚则接触孔蚀刻停止层80提供的应力越低。较佳的T4需顾及电流拥挤效应与应力大小的平衡。接着将层间介电层82沉积于接触孔蚀刻停止层80上。接着形成接触孔，填入导电材料以形成插塞84。
由于本发明具有额外层70，导致金属硅化区78的高度提高，而金属硅化区78与基板40的距离D3亦随之增加。在降低电流拥挤效应的同时，本发明并不需使硅板64及硅锗板62延伸超过栅极56的边缘太远。
本发明较佳实施例已说明如上。本发明以0埃、100埃及250埃等不同厚度的额外层70进行比较。以驱动电流Ion漏电流Ioff的比值Ion/Ioff作标准，此比值越高表示晶体管表现越好。模拟结果显示，没有额外层70(厚度为0埃)的Ion/Ioff因电流拥挤效应降低约7％-10％。而100埃的额外层其Ion/Ioff因电流拥挤效应降低约3.4％。若额外层为250埃，则Ion/Ioff只因电流拥挤效应降低不到3％。由于本发明结合自由表面提供应力及额外层提高表现这两个优点，本发明实施例明显的改善元件表现。本发明的较佳实施例适用于次时代金属氧化物半导体晶体管，特别是在极短沟道及较窄接点等结构。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
2：硅锗层
4：硅层
6、66：自由表面
10：半导体基板
12：金属硅化区
14：接点区
16：栅极
18：延伸区域
40：基板
42：浅沟槽绝缘区
44：硅锗层
46：硅层
48、54：栅极介电层
50：栅极层
56：栅极
52、58：硬遮罩层
60、601、602：第一可移除间隔物
62：硅锗板
64：硅板
67：凹陷
68：第二可移除间隔物
70：额外层
71：间隔
72：淡掺杂源极/漏极区
74：间隔物
76：源极/漏极区
78：金属硅化区
80：接触孔蚀刻停止层
82：层间介电层
84：插塞
D1、D2：金属硅化区12与半导体基板10的距离
D3：金属硅化区78与基板40的距离
W：延伸区域18的宽度
T1：第一可移除间隔物的厚度
T2：第二可移除间隔物的厚度
T3：额外层的厚度
T4：间隔物74的厚度

Claims (14)

1.一种半导体结构的形成方法，其特征在于，该半导体结构的形成方法包括：
提供一半导体基板；
形成一第一半导体板于该半导体基板上；
形成一第二半导体板于该第一半导体板上，其中该第一半导体板的晶格常数实质上大于该第二半导体板的晶格常数；
形成一栅极堆叠于该第一半导体板及第二半导体板上，其中该第一半导体板及第二半导体板的边缘实质上延伸出该栅极堆叠的边缘，且该栅极堆叠包括：
一栅极介电层，位于该第二半导体板上；
一栅极，位于该栅极介电层上；
形成含有硅的一额外半导体层于该半导体基板上，且该额外半导体层与该第一半导体板及第二半导体板分隔不相邻；
形成一淡掺杂源极/漏极区于该第一半导体板及第二半导体板与该半导体基板，且对准该栅极堆叠的边缘；
形成一栅极间隔物，沿着该栅极堆叠、该第一半导体板及第二半导体板的侧壁；以及
形成一源极/漏极区，实质上对准该栅极间隔物的边缘。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成该栅极堆叠的步骤包括：
形成一栅极介电层；
形成一栅极层于该栅极介电层上；以及
图案化该栅极层及该栅极介电层以形成该栅极堆叠。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成该第一半导体板及第二半导体板的步骤包括：
沉积一第一半导体层于该半导体基板上；
沉积一第二半导体层于该第一半导体层上；
形成栅极堆叠之后，于该第二半导体层上形成一第一可移除间隔物，该第一可移除间隔物沿着该栅极堆叠的侧壁；以及
移除该栅极堆叠及该第一可移除间隔物未遮蔽的部分该第一半导体层及第二半导体层，以形成该第一半导体板及第二半导体板。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成该额外半导体层的步骤包括：
形成一第二可移除间隔物于该半导体基板上，且沿着该第一半导体板及第二半导体板的侧壁；以及
形成该额外半导体层于该半导体基板上。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，该额外半导体层的形成方法包括外延成长法。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，更包括：
形成一金属硅化区于该源极/漏极区上；以及
形成一接触孔蚀刻停止层于该栅极间隔物及该金属硅化区上，且该接触孔蚀刻停止层具有一固有拉伸应力。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，该淡掺杂源极/漏极区及源极/漏极区的形成方法包括离子注入n型掺质。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，更包括一回火步骤于形成栅极间隔物之前，于形成第一半导体板及第二半导体板之后。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，该栅极间隔物延伸至部分该额外半导体层的表面。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，该第一半导体板及第二半导体板与该额外半导体层相隔的距离介于20埃-300埃。
11.一种N型金属氧化物半导体晶体管的形成方法，其特征在于，该N型金属氧化物半导体晶体管的形成方法包括：
提供一半导体基板，该半导体基板包括硅；
形成一硅锗层于该半导体基板上；
形成一硅层于该硅锗层上；
形成一栅极介电层于该硅层上；
形成一栅极层于该栅极介电层上；
形成一硬遮罩层于该栅极层上；
图案化该硬遮罩、该栅极层及该栅极介电层以形成一栅极堆叠；
形成一第一可移除间隔物于该硅层上，且沿着该栅极堆叠的侧壁；
移除该栅极堆叠及该第一可移除间隔物未遮蔽的该硅锗层及该硅层；
形成一第二可移除间隔物于该半导体基板上，且沿着该第一可移除间隔物、残留的该硅锗层及残留的该硅层的侧壁；
外延成长一额外硅层于该半导体基板露出的表面上；
移除该第一可移除间隔物及第二可移除间隔物及该硬遮罩；
离子注入一掺质以形成一淡掺杂源极/漏极区于残留的该硅层、残留的该硅锗层、该额外硅层及该半导体基板；
进行一回火步骤；
形成一栅极间隔物，沿着该栅极、该栅极介电层、保留的该硅层及保留的该硅锗层的侧壁；以及
以该栅极间隔物为遮罩，离子注入一n型掺质以形成源极/漏极区。
12.一种半导体结构的形成方法，其特征在于，该半导体结构的形成方法包括：
提供一半导体基板；
形成一结构，包括：
一第一半导体板，位于该半导体基板上；
一第二半导体板，位于该第一半导体板上，其中该第一半导体板的晶格常数实质上大于该第二半导体板的晶格常数；
一栅极介电层，位于该第二半导体板上；以及
一栅极，位于该栅极介电层上，其中该第一半导体板及第二半导体板的边缘实质上延伸出该栅极的边缘；
形成一额外半导体层于该半导体基板上，其中该额外半导体层与该第一半导体板及第二半导体板分隔不相邻；以及
进行一回火步骤，于该额外半导体层与该第一半导体板及第二半导体板之间的空隙被填满之前。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，更包括：
形成一淡掺杂源极/漏极区于该第一半导体板及第二半导体板与该半导体基板，且对准该栅极堆叠的边缘；
形成一栅极间隔物，沿着该栅极堆叠、该第一半导体板及第二半导体板的侧壁；
形成一源极/漏极区，实质上对准该栅极间隔物的边缘；以及
形成一接触孔蚀刻停止层于该栅极间隔物及该源极/漏极区上。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，该淡掺杂源极/漏极区及源极/漏极区的形成方法包括离子注入n型掺质。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983174A (zh) * 2012-12-18 2013-03-20 电子科技大学 具有槽型结构的应变pmosfet及其制作方法
CN102983174B (zh) * 2012-12-18 2016-11-30 电子科技大学 具有槽型结构的应变pmosfet及其制作方法
CN113539805A (zh) * 2020-04-13 2021-10-22 华邦电子股份有限公司 半导体结构及其形成方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154051B2 (en) * 2006-08-29 2012-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. MOS transistor with in-channel and laterally positioned stressors
US7538387B2 (en) * 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US7592225B2 (en) * 2007-01-15 2009-09-22 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US7773403B2 (en) * 2007-01-15 2010-08-10 Sandisk Corporation Spacer patterns using assist layer for high density semiconductor devices
US8232186B2 (en) * 2008-05-29 2012-07-31 International Business Machines Corporation Methods of integrating reverse eSiGe on NFET and SiGe channel on PFET, and related structure
JP2010093029A (ja) * 2008-10-07 2010-04-22 Toshiba Corp 半導体装置およびその製造方法
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
US8236709B2 (en) * 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US8389352B2 (en) 2011-02-11 2013-03-05 International Business Machines Corporation Silicon germanium film formation method and structure
US9012956B2 (en) * 2013-03-04 2015-04-21 Globalfoundries Inc. Channel SiGe removal from PFET source/drain region for improved silicide formation in HKMG technologies without embedded SiGe
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
CN104576756B (zh) * 2014-12-30 2019-03-12 深圳市华星光电技术有限公司 薄膜晶体管及薄膜晶体管的制备方法
CN104576754B (zh) * 2014-12-30 2018-12-21 深圳市华星光电技术有限公司 薄膜晶体管及薄膜晶体管的制备方法
US9564363B1 (en) * 2015-08-19 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming butted contact

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
FR2812764B1 (fr) * 2000-08-02 2003-01-24 St Microelectronics Sa Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu
US6730551B2 (en) 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
US6703271B2 (en) 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6600170B1 (en) * 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
CN100438070C (zh) * 2002-02-07 2008-11-26 台湾积体电路制造股份有限公司 栅极组件及其制造方法
US7138310B2 (en) * 2002-06-07 2006-11-21 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6900521B2 (en) 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
JP4421811B2 (ja) * 2002-06-25 2010-02-24 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6955952B2 (en) 2003-03-07 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
CA2530065C (en) * 2003-06-26 2011-12-20 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
US6855963B1 (en) * 2003-08-29 2005-02-15 International Business Machines Corporation Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
JP4102334B2 (ja) * 2004-06-16 2008-06-18 株式会社東芝 半導体装置及びその製造方法
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
JP4327104B2 (ja) * 2005-01-20 2009-09-09 富士通マイクロエレクトロニクス株式会社 Ｍｏｓ型電界効果トランジスタの製造方法及びｍｏｓ型電界効果トランジスタ
US7465972B2 (en) * 2005-01-21 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS device design
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
US7238555B2 (en) * 2005-06-30 2007-07-03 Freescale Semiconductor, Inc. Single transistor memory cell with reduced programming voltages
US7238561B2 (en) * 2005-08-02 2007-07-03 Freescale Semiconductor, Inc. Method for forming uniaxially strained devices
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7422950B2 (en) * 2005-12-14 2008-09-09 Intel Corporation Strained silicon MOS device with box layer between the source and drain regions
US7538002B2 (en) * 2006-02-24 2009-05-26 Freescale Semiconductor, Inc. Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors
US7452784B2 (en) * 2006-05-25 2008-11-18 International Business Machines Corporation Formation of improved SOI substrates using bulk semiconductor wafers
KR100841337B1 (ko) * 2007-01-12 2008-06-26 삼성전자주식회사 반도체 소자 및 그 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983174A (zh) * 2012-12-18 2013-03-20 电子科技大学 具有槽型结构的应变pmosfet及其制作方法
CN102983174B (zh) * 2012-12-18 2016-11-30 电子科技大学 具有槽型结构的应变pmosfet及其制作方法
CN113539805A (zh) * 2020-04-13 2021-10-22 华邦电子股份有限公司 半导体结构及其形成方法

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Publication number Publication date
US7649233B2 (en) 2010-01-19
CN100490098C (zh) 2009-05-20
US20070231999A1 (en) 2007-10-04
US20080087892A1 (en) 2008-04-17
TW200737411A (en) 2007-10-01
TWI302017B (en) 2008-10-11
US7323392B2 (en) 2008-01-29

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