CN1841684A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置的制造方法。以往的半导体装置的制造方法，在将栅极氧化膜减薄并由DDD结构形成漏极区域时，存在难以谋求将漏极区域的电场缓和的问题。在本发明的半导体装置的制造方法中，在形成作为背栅极区域使用的P型扩散层(7、17)时，使各杂质浓度的峰值错开形成。而且，在背栅极区域，使形成了N型扩散层(25)的区域的浓度分布平缓地形成。而且，在将形成N型扩散层(25)的杂质离子注入之后，进行热处理，由此使N型扩散层(25)在栅极电极(22)下方γ形状地扩散。根据该制造方法，可实现漏极区域的电场缓和。

Description

半导体装置的制造方法
技术领域
本发明涉及将栅极氧化膜的膜厚减薄并将漏极区域的电场缓和的半导体装置的制造方法。
背景技术
在现有的半导体装置的制造方法中，例如公知有如下技术。在P型硅衬底上形成栅极氧化膜。在栅极氧化膜上形成由多晶硅构成的栅极电极。而且，使用栅极电极通过自匹配技术将砷离子注入到衬底上，形成LDD(LightlyDoped Drain)结构的低浓度扩散层。然后，在栅极电极的侧面形成侧壁衬垫，形成LDD结构的高浓度扩散层。根据该制造方法，形成具有具备高绝缘性和可靠性的栅极氧化膜的半导体装置(例如参照专利文献1)。
在现有的半导体装置的制造方法中，例如公知有如下技术。在半导体层上形成栅极氧化膜，并在栅极氧化膜上堆积多晶硅膜。然后，将多晶硅膜选择地除去，在栅极氧化膜上形成栅极电极。其次，将栅极电极作为掩模使用，通过蚀刻选择地除去栅极氧化膜。此时，在栅极电极的端部侧，使蚀刻液绕入其下侧，将栅极氧化膜除去。然后，进行热氧化，在半导体层的露出部分形成氧化膜。然后，使用栅极电极，通过自匹配技术形成DDD(DoubleDiffusion Drain)结构的源极区域及漏极区域。根据该制造方法，形成可实现漏极区域的电场缓和的半导体装置(例如参照专利文献2)。
在现有的半导体装置的制造方法中，例如公知有如下技术。在同一衬底上形成高耐压电路和低耐压电路时，首先，在衬底上面形成100nm左右的牺牲氧化膜。在形成高耐压电路的区域，从牺牲氧化膜上面以150keV左右的加速电压离子注入杂质。然后，在高耐压电路的形成有PMOS晶体管等的区域形成阱区域。然后，将牺牲氧化膜除去，在形成有两个电路的区域的衬底上面形成13nm左右的第一栅极氧化膜。其次，在低耐压电路的形成有PMOS晶体管等的区域形成阱区域。然后，在形成有两个电路的区域的衬底上面形成8nm左右的第二栅极氧化膜，并形成两个电路的PMOS晶体管等(例如参照专利文献3)。
专利文献1：特开平11-289088号公报(第8-10页，第1图)
专利文献2：特开2001-250941号公报(第6-7页，第3图)
专利文献3：特开2004-104141号公报(第6-7、9页，第1-3、11图)
如上所述，在现有的半导体装置的制造方法中，通过使漏极区域形成为LDD结构，实现漏极区域的电场缓和。因此，首先，使用栅极电极，通过自匹配技术形成构成漏极区域的低浓度漏极区域。其次，在栅极电极的侧面形成侧壁衬垫。然后，使用侧壁衬垫，通过自匹配技术形成高浓度漏极区域。但是，在该制造方法中，为形成LDD结构而需要形成侧壁衬垫的工序。因此，存在掩模数量及制造工序增加且耗费制造成本的问题。另外，存在制造工艺复杂的问题。
另外，在现有的半导体装置的制造方法中，在由DDD结构形成漏极区域的情况下，使位于栅极电极和漏极区域之间的栅极氧化膜厚地形成。在该制造方法中，在半导体层上形成栅极氧化膜及栅极电极后，使用栅极电极作掩模，蚀刻除去栅极氧化膜。然后，为使栅极电极和漏极区域之间的栅极氧化膜的膜厚加厚而需要热氧化工序。但是，在该制造方法中，存在制造工序增加且耗费制造成本的问题。另外，存在制造工艺复杂的问题。
在现有的半导体装置的制造方法中，由于在同一衬底上形成CMOS晶体管，因而在形成N型阱区域之后，在N型阱区域上形成P型阱区域。而且，在两个阱区域，为了抑制短沟道效果等，在沟道区域离子注入杂质，调节半导体层的表面区域的杂质浓度。然后，在两个阱区域分别形成源极区域及漏极区域。但是，在该制造方法中，形成有漏极区域的区域的杂质浓度较高，漏极区域不仅难以向沟道方向扩散，而且也难以向深部方向扩散。因此，构成漏极区域的电子电流密度升高且寄生NPN晶体管容易进行ON动作(导通动作)的结构。而且，存在半导体装置进行ON动作时的耐压特性恶化的问题。
发明内容
本发明是鉴于上述各情况而构成的，本发明的半导体装置的制造方法，其特征在于，具有：在半导体层上形成背栅极扩散层，且在所述半导体层上形成栅极氧化膜及栅极电极的工序；在向所述背栅极扩散层离子注入杂质后使其扩散，形成源极扩散层及漏极扩散层的工序，在形成所述漏极扩散层的工序中，所述漏极扩散层相对所述半导体层表面具有倾斜，使该倾斜的切线与所述半导体层表面所成的角度随着接近所述半导体层表面而减小地形成所述漏极扩散层。因此，在本发明中，漏极扩散层随着接近半导体层表面而大地扩散。而且，漏极扩散层使半导体层表面附近的杂质浓度成为低浓度。根据该制造方法，可降低掩模数量及制造工序，抑制制造成本且可实现漏极扩散层的电场缓和。
本发明的半导体装置的制造方法，其特征在于，在形成所述背栅极扩散层的工序中，在形成了在所述半导体层深部具有杂质浓度峰值的第一扩散层之后，重叠形成与所述第一扩散层的杂质浓度非峰值相比在靠近所述半导体层表面侧具有杂质浓度峰值的第二扩散层。因此，在本发明中，在第一扩散层上形成第二扩散层，形成背栅极扩散层。根据该制造方法，背栅极扩散层在深部具有杂质浓度的峰值，且可实现随着接近半导体表面而缓慢降低的浓度分布。
本发明的半导体装置的制造方法，其特征在于，在形成所述漏极扩散层的工序中，在形成所述第二扩散层之后，将所述栅极电极作为掩模使用，形成所述漏极扩散层。因此，在本发明中，可相对栅极电极位置精度良好地形成漏极扩散层的低浓度区域。根据该制造方法，可实现漏极扩散层的电场缓和。
另外，本发明的半导体装置的制造方法，其特征在于，所述栅极氧化膜的膜厚形成为50～340。因此，在本发明中，通过减薄栅极氧化膜的膜厚，可进行低驱动电压动作。
在本发明中，使深部具有杂质浓度的峰值地形成背栅极区域。形成漏极区域，相对背栅极区域越接近半导体层表面越大地扩散。根据该制造方法，可形成漏极区域，以使杂质浓度在栅极电极下方为低浓度。而且，可降低掩模数量及制造工序，抑制制造成本，且可在漏极区域缓和来自栅极电极的垂直方向的电场及沟道方向的电场。
另外，在本发明中，通过将扩散层重叠形成，形成具有如下的浓度分布的背栅极区域，即，在深部具有杂质浓度的峰值，随着接近半导体层表面而缓慢降低。根据该制造方法，可形成随着接近半导体层表面而大地扩散的漏极区域。
在本发明中，将栅极电极作为掩模使用，形成漏极区域及源极区域。根据该制造方法，可在栅极电极下方形成漏极区域及源极区域的低浓度区域。而且，可维持半导体元件的耐压特性，且可提高电流能力。
另外，在本发明中，形成栅极氧化膜，使其膜厚为50～340。根据该制造方法，可进行低驱动电压的动作。
附图说明
图1是说明本发明实施例的半导体装置的制造方法的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图；
图9(A)是用于说明本发明实施例的半导体装置的漏极区域及其附近区域的剖面图，(B)是用于说明现有实施例的半导体装置的漏极区域及其附近区域的剖面图；
图10(A)是用于说明本发明及现有实施例的半导体装置的背栅极区域的浓度分布的图，(B)是用于说明本发明及现有实施例的半导体装置的漏极区域的浓度分布的图；
图11是关于本发明及现有实施例的半导体装置，是用于说明图9(A)、(B)所示的A-A剖面及B-B剖面的浓度分布的图；
图12(A)是用于说明本发明实施例的半导体装置的漏极-源极间的电流值和耐压特性的关系的图，(B)是用于说明现有实施例的半导体装置的漏极-源极间的电流值和耐压特性的关系的图；
图13是用于说明本发明实施例的电流能力的图。
附图标记
1P型单晶硅衬底
4N型外延层
7P型扩散层
10氧化硅膜
11多晶硅膜
12氮化硅膜
17P型扩散层
19多晶硅膜
20钨硅膜
21氧化硅膜
22栅极电极
24N型扩散层
25N型扩散层
具体实施方式
下面，参照图1～图8详细说明本发明一实施例的半导体装置的制造方法。图1～图8是用于说明本实施例的半导体装置的制造方法的剖面图。另外，在以下的说明中，对在由隔离区域划分的一个元件形成区域例如形成N沟道型MOS晶体管的情况进行说明，但不限于该情况。例如，也可以为在其它元件形成区域形成P沟道型MOS晶体管、NPN型晶体管、纵型PNP型晶体管等，形成半导体集成电路装置的情况。
首先，如图1所示，准备P型单晶硅衬底1。从衬底1的表面，使用公知的光刻技术离子注入N型杂质，例如磷(P)，形成N型埋入扩散层2。其次，使用公知的光刻技术从衬底1的表面离子注入P型杂质，例如硼(B)，形成P型埋入扩散层3。然后，将衬底1配置在外延成长装置的接受器(サセプタ)上。然后，由灯加热向衬底1施加例如1200℃左右的高温，同时，向反应管内导入SiHCl3气体和H2气体。由该工序在衬底1上成长例如电阻率0.1～2.0Ω·cm、厚度1.5～10.0μm左右的外延层4。
另外，本实施例中的衬底1及外延层4与本发明的“半导体层”对应。而且，在本实施例中表示在衬底1上形成有一层外延层4的情况，但不限于该情况。例如，作为本发明的“半导体层”，也可以仅为衬底，还可以为在衬底上面层积有多个外延层的情况。另外，衬底也可以为N型单晶硅衬底、化合物半导体衬底。
其次，如图2所示，在外延层4上堆积例如400～600左右的氧化硅膜5。在氧化硅膜5上形成光致抗蚀剂6。然后，使用公知的光刻技术，在形成P型扩散层7的区域上的光致抗蚀剂6上形成开口。然后，离子注入P型杂质，例如硼(B)，形成P型扩散层7。
此时，在本实施例中，以140～180keV的加速电压，1.0×1011～1.0×1013/cm2的导入量离子注入硼(B)。然后，在除去光致抗蚀剂6后，使离子注入的杂质扩散。通过该制造方法，P型扩散层7在外延层4的深部具有杂质浓度的峰值。
其次，如图3所示，在除去氧化硅膜5后，使用公知的光刻技术，从外延层4的表面离子注入P型杂质，例如硼(B)，形成P型扩散层8。而且，通过将P型埋入扩散层3和P型扩散层8连接，形成隔离区域9。如上所述，由隔离区域9将衬底1及外延层4划分成多个岛区域。然后，在外延层4上依次堆积氧化硅膜10、多晶硅膜11、氮化硅膜12。
其次，如图4所示，选择地除去多晶硅膜11及氮化硅膜12，以在形成LOCOS氧化膜16(参照图5)的部分设置开口。然后，在外延层4上形成用于形成N型扩散层13的光致抗蚀剂14。之后，使用公知的光刻技术，在形成N型扩散层13的区域上面的光致抗蚀剂14上形成开口部。
此时，使用已配置于外延层4上的多晶硅膜11及氮化硅膜12的开口部15，通过自匹配技术形成N型扩散层13。然后，从光致抗蚀剂14上面离子注入N型杂质，例如磷(P)，形成N型扩散层13。通过该制造方法，可对LOCOS氧化膜16位置精度良好地形成N型扩散层13。
其次，如图5所示，使用开口部15，在外延层4上形成LOCOS氧化膜16。然后，将氮化硅膜12除去，在外延层4上形成用于形成P型扩散层17的光致抗蚀剂18。使用公知的光刻技术，在形成P型扩散层17的区域上的光致抗蚀剂18上形成开口部。然后，离子注入P型杂质，例如硼(B)，形成P型扩散层17。
此时，在本实施例中，以140～180keV的加速电压，1.0×1011～1.0×1013/cm2的导入量离子注入硼(B)。并且，离子注入是以如下方式进行的，即，使P型扩散层17的杂质浓度的峰值与P型扩散层7的杂质浓度的峰值相比，靠近于外延层4的表面侧存在。然后，在将光致抗蚀剂18除去后，使离子注入的杂质扩散。利用该制造方法，如下文中的图9(A)后示，由P型扩散层7、17形成的背栅极区域具有平缓的浓度分布。
其次，如图6所示，在外延层4上面顺序堆积多晶硅膜19、钨硅膜20及氧化硅膜21，以覆盖在残存的氧化硅膜10、多晶硅膜11之上。此时，将在外延层4表面残存的氧化硅膜10用作为栅极氧化膜。另外，在残存的多晶硅膜11上面还堆积多晶硅膜19及钨硅膜20，形成作为栅极电极使用所希望的膜厚。
即，在本实施例中，将作为栅极氧化膜使用的氧化硅膜10及作为栅极电极使用的多晶硅膜11兼用作形成LOCOS氧化膜16时的掩模。通过该制造方法，可将LOCOS氧化膜16形成时使用的氧化硅膜堆积并除去的工序省略，可使制造工序简化，且可抑制制造成本。
另外，在形成氧化硅膜10后，在其上面堆积多晶硅膜11，由此，可由多晶硅膜11保护氧化硅膜10。而且，氧化硅膜10的膜厚被维持在适合作为栅极氧化膜使用的范围内。在图7之后，多晶硅膜11与多晶硅膜19一体图示。
其次，如图7所示，选择地除去多晶硅膜19等，将作为栅极电极22使用的区域的多晶硅膜19、钨硅膜20及氧化硅膜21残留。然后，堆积光致抗蚀剂23。使用公知的光刻技术离子注入N型杂质，例如磷(P)，形成N型扩散层24、25。N型扩散层24被用作为源极区域，N型扩散层25被用作为漏极区域。如图所示，N型扩散层24、25使用LOCOS氧化膜16及栅极电极22，通过自匹配技术形成。
此时，在本实施例中，在离子注入磷(P)后，将光致抗蚀剂23除去，例如进行一小时左右的热处理，使磷(P)扩散。然后，如图8的圆标记39所示，栅极电极22下方的N型扩散层25在向源极区域侧扩展的同时进行扩散。具体地说，在成为漏极区域的N型扩散层25上，N型扩散层25的切线与外延层4表面所成的角度随着接近表面而减小。即，在栅极电极22下方，N型扩散层25γ形状地扩散。根据该扩散形状，在栅极电极22下方，N型扩散层25具有宽范围的低杂质浓度区域。另外，成为源极区域的N型扩散层24同样也形成γ形状。
最后，如图8所示，在外延层4上堆积例如BPSG(Boron Phospho SilicateGlass)膜、SOG(Spin On Gloss)膜等作为绝缘层26。然后，使用公知的光刻技术，例如由使用CHF3+O2类气体的干式蚀刻在绝缘层26上形成接触孔27、28、29、30。
其次，使用公知的光刻技术，形成N型扩散层31、32。同样，形成P型扩散层33、34。此时，通过使用接触孔27、28、29、30，可位置精度良好地形成。N型扩散层31、32分别成为浓度比N型扩散层24、25高的高浓度杂质区域。通过该制造方法，源极区域及漏极区域构成DDD结构。
其次，在接触孔27、28、29、30内壁等形成阻挡金属膜(バリアメタル膜)35。然后，将接触孔27、28、29、30内由钨(W)膜36埋设。然后，在W膜36上面由CVD法堆积铝铜(AlCu)膜、阻挡金属膜。然后，使用公知的光刻技术，选择地除去AlCu膜及阻挡金属膜，形成源极电极37及漏极电极38。另外，在图8所示的剖面中，向栅极电极连接的配线层未作图示，但在其它区域与配线层连接。
其次，参照图9～图13，对由上述的制造方法形成的半导体装置进行说明。图9(A)是用于说明本实施例的半导体装置的漏极区域及其附近区域的剖面图。图9(B)是用于说明现有的半导体装置的漏极区域及其附近区域的剖面图。图10(A)是用于说明本实施例及现有的半导体装置的背栅极区域的浓度分布的图。图10(B)是用于说明本实施例及现有的半导体装置的漏极区域的浓度分布的图。图11是用于说明图9(A)所示的本实施例的A-A截面及图9(B)所示的现有的半导体装置的B-B截面的浓度分布的图。图12(A)是用于说明本实施例的半导体装置的耐压特性的图。图12(B)是用于说明现有半导体装置的耐压特性的图。图13是用于说明本实施例及现有的半导体装置的电流能力的图。另外，图9(A)中，与图1～图8所示的各构成要素相同的构成要素使用相同的符号。
如图9(A)所示，在本实施例中，在作为漏极区域使用的N型扩散层25上，使扩散区域从外延层4的深度朝向表面扩展。具体地说，N型扩散层25的切线与外延层4表面构成的角θ随着接近表面而减小。如图所示，形成N型扩散层25，使N型扩散层25的切线与外延层4表面构成的角度为θ1＞θ2＞θ3。而且，在栅极电极9的下方，N型扩散层25朝向N型扩散层24侧收敛于外延层4表面。即，由圆标记40所示的N型扩散层25的曲率改变，γ形状地扩散。另外，作为源极区域使用的N型扩散层24也同样γ形状地扩散。
如图9(B)所示，目前，在N沟道型MOS晶体管的结构中，由圆标记41所示的N型扩散层42扩散实质上曲率不改变地变化。具体地说，N型扩散层42的切线与外延层43表面构成的角度θ即使逐渐接近表面也大致相同。或者，根据扩散时间等制造条件的不同，所成的角度θ多少地增大或减小。例如，N型扩散层42的切线与外延层43表面构成的角度为θ4θ5。
其次，参照图10说明形成图9(A)所示的结构的理由。图10中，实线表示本实施例的背栅极区域的浓度分布。点划线表示构成本实施例的背栅极区域的扩散层7、17的浓度分布。虚线表示现有的背栅极区域的浓度分布。
如图10(A)所示，本实施例的背栅极区域如下形成，在距外延层4表面0.6μm左右的区域存在杂质浓度峰值。其在使P型扩散层17的杂质浓度峰值比P型扩散层7的杂质浓度峰值靠表面侧的条件下进行离子注入，而扩散形成的。而且，通过将P型扩散层7、17重叠形成，实现图示的浓度分布。另一方面，在现有的背栅极区域，形成P型扩散层44，以使外延层43的表面附近存在杂质浓度的峰值。另外，P型扩散层7、17重叠形成，下面作为P型扩散层7进行说明。
如图10(B)所示，在本实施例的漏极区域，形成N型扩散层25，以使外延层4的表面附近存在杂质浓度峰值。而且，漏极区域形成到外延层4的深部。另一方面，在现有例的漏极区域，同样也形成N型扩散层42，以使外延层43的表面附近存在杂质浓度的峰值。
其次，参照图11说明漏极区域的浓度分布。另外，在横轴上以栅极电极为中心，以向漏极区域侧离开的距离为正，以向源极区域侧离开的距离为负进行表示。另外，本实施例的A-A截面和现有例的B-B截面是具有同一元件尺寸时的同一区域的截面。
如图所示，在本实施例的A-A截面的浓度分布中，N型扩散层24、25的杂质浓度从距栅极电极22的中心0.3(μm)左右的区域到距栅极电极22的中心0.7(μm)左右的区域缓慢升高。而且，在从栅极电极22的中心离开0.7(μm)左右的区域之后，其杂质浓度迅速升高。另一方面，在现有例的B-B截面的浓度分布中，N型扩散层42、45的杂质浓度在从栅极电极44的中心离开0.7(μm)左右的区域之后，迅速升高。
即，成为本实施例的源极区域或漏极区域的N型扩散层24、25在外延层4的表面附近形成低浓度扩散区域向栅极电极22中心扩展的结构。根据该结构，通过使栅极氧化膜10为例如50～340()的膜厚，使来自栅极电极的垂直方向的电场增大，但可通过漏极区域的低浓度区域谋求电场缓和。另外，从源极区域向漏极区域的沟道方向的电场在漏极区域的端部最大。对沟道方向的电场也同样，根据上述结构，可通过漏极区域的低浓度区域谋求电场缓和。
最后，参照图12及图13说明具有图10及图11所说明的浓度分布的结构的效果。
图12(A)表示图9(A)所示的本实施例的结构的耐压特性。图12(B)表示图9(B)所示的现有结构的耐压特性。如图9(A)所示，伴随N沟道型MOS晶体管的ON动作，N型扩散层24、25及由P型扩散层7得到的寄生NPN晶体管进行ON动作。
在此，寄生NPN晶体管由于以下两个动作而进行ON动作。首先，通过由栅极电极22下方的漏极区域附近的高电场引起的碰撞电离，在N型扩散层25上产生与自由载流子(电子)成对的自由载流子(空穴)。然后，该自由载流子(空穴)流入P型扩散层7内，通过使寄生NPN晶体管的发射极-基极间顺向偏压，使寄生NPN晶体管进行ON动作。其次，当由浅扩散层形成作为漏极区域的N型扩散层25时，N型扩散层25的电子电流密度提高，构成容易产生自由载流子(空穴)的状态。而且，在N型扩散层25上产生的自由载流子(空穴)流入P型扩散层7，通过使寄生NPN晶体管的发射极-基极间顺向偏压，使寄生NPN晶体管进行ON动作。
如上所述，在本实施例中，作为漏极区域的N型扩散层25在栅极电极22的下方扩散，其扩散区域为低浓度区域。而且，在MOS晶体管ON动作时，将漏极区域的电场缓和，抑制碰撞电离的产生，抑制自由载流子(空穴)的产生。另外，使作为漏极区域的N型扩散层25的扩散深度加深，并使自由载流子(电子)的流路增大。而且，在MOS晶体管ON动作时，使N型扩散层25的电子电流密度降低，抑制自由载流子(空穴)的产生。其结果抑制寄生NPN晶体管的ON动作，提高MOS晶体管ON动作时的耐压特性。
具体地说，如图12(A)所示，在本实施例的结构中，作为源极-漏极间电压，可使用到8(V)左右。另外，根据栅极-源极间电压的大小的不同而多少存在差异，但源极-漏极间电压在2(V)左右～8(V)左右的范围内，倾斜平直或接近平直，可得到稳定的驱动特性。
另一方面，如图12(B)所示，在现有例的结构中，作为源极-漏极间电压，可使用到6(V)左右。但是，与图12(A)比较，2(V)左右的耐压特性变差。另外，根据栅极-源极间电压的大小的不同而多少存在差异，但源极-漏极间电压在2(V)左右～6(V)左右的范围内，倾斜减缓。但与图12(A)相比，由于倾斜不平直或不接近平直，故热载流子容易产生，难以得到稳定的驱动特性。
如图13所示，在本实施例的结构中，与现有例的结构相比，电流能力提高。这是由于，如图11所说明，成为源极区域、漏极区域的N型扩散层24、25朝向栅极电极22的中心部扩散，使沟道长度缩短。即，特别是在施加高电压的漏极区域，形成沟道区域和PN结区域的N型扩散层25为低浓度的扩散区域。因此，可使耗尽层向漏极区域侧扩展，可维持所希望的耐压特性，且可提高电流能力。
另外，在本实施例中，由于由DDD结构形成漏极区域，从而可省略在栅极电极侧壁形成衬垫绝缘膜的工序。因此，也可以降低掩模数量，且可降低制造成本。另外，也可以使制造工艺简化。
在本实施例中，对由DDD结构形成漏极区域的情况进行了说明，但不限于该情况。例如，也可以为由单漏极结构形成漏极区域的情况。另外，在形成背栅极区域时，形成P型扩散层7、17，但不限于该情况。例如，在形成漏极区域的扩散层时，在倾斜注入杂质后，进行热处理，由此，也可以实现图9所示的扩散结构。另外，若为可实现由图9说明的漏极区域的扩散结构的浓度分布，则可对背栅极区域的扩散结构进行任意变更。另外，作为栅极电极，也可以为层积多晶硅膜和钨膜等金属膜的结构的情况。另外，在不脱离本发明主旨的范围内，可进行各种变更。

Claims (4)

1、一种半导体装置的制造方法，其特征在于，具有：在半导体层上形成背栅极扩散层，且在所述半导体层上形成栅极氧化膜及栅极电极的工序；在向所述背栅极扩散层离子注入杂质后使其扩散而形成源极扩散层及漏极扩散层的工序，
在形成所述漏极扩散层的工序中，所述漏极扩散层相对所述半导体层表面具有倾斜并且该倾斜的切线与所述半导体层表面所成的角度随着接近所述半导体层表面而减小地形成所述漏极扩散层。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述背栅极扩散层的工序中，在形成了在所述半导体层深部具有杂质浓度峰值的第一扩散层之后，重叠形成与所述第一扩散层的杂质浓度的峰值相比在靠近所述半导体层表面侧具有杂质浓度峰值的第二扩散层。
3、如权利要求2所述的半导体装置的制造方法，其特征在于，在形成所述漏极扩散层的工序中，在形成所述第二扩散层之后，将所述栅极电极作为掩模使用，形成所述漏极扩散层。
4、如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述栅极氧化膜的工序中，其膜厚形成为50～340。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842603A (zh) * 2011-06-23 2012-12-26 中国科学院微电子研究所 Mosfet及其制造方法
CN103703556A (zh) * 2011-07-29 2014-04-02 瑞萨电子株式会社 半导体器件及其制造方法
CN105047670A (zh) * 2015-06-29 2015-11-11 上海华虹宏力半导体制造有限公司 Sonos器件的制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5302493B2 (ja) * 2005-03-30 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US7714381B2 (en) * 2005-04-01 2010-05-11 Semiconductor Components Industries, Llc Method of forming an integrated power device and structure
KR101212266B1 (ko) 2005-12-22 2012-12-14 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
JP2009272453A (ja) * 2008-05-08 2009-11-19 Sanyo Electric Co Ltd トランジスタ、半導体装置及びその製造方法
JP7077194B2 (ja) * 2018-09-14 2022-05-30 キオクシア株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005395B1 (ko) * 1988-08-17 1991-07-29 삼성전관 주식회사 Ccd형 고체촬영소자의 스미어 특성 측정장치
JPH04103161A (ja) 1990-08-22 1992-04-06 Toshiba Corp バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置
JP2760709B2 (ja) * 1992-07-15 1998-06-04 株式会社東芝 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法
JPH06112478A (ja) * 1992-09-30 1994-04-22 Toshiba Corp 半導体装置及びその製造方法
US5622880A (en) * 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
JP3319721B2 (ja) 1998-02-03 2002-09-03 松下電器産業株式会社 半導体装置の製造方法
JP2001250941A (ja) 2000-03-06 2001-09-14 Rohm Co Ltd 半導体装置およびその製法
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
JP2002083941A (ja) 2000-09-06 2002-03-22 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002299475A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置及びその製造方法
JP2002368212A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP2003197791A (ja) 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP5302493B2 (ja) * 2005-03-30 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US20070074613A1 (en) * 2005-10-04 2007-04-05 Ben Yu Worktable having adjustable shield

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842603A (zh) * 2011-06-23 2012-12-26 中国科学院微电子研究所 Mosfet及其制造方法
WO2012174769A1 (zh) * 2011-06-23 2012-12-27 中国科学院微电子研究所 Mosfet及其制造方法
CN102842603B (zh) * 2011-06-23 2015-03-25 中国科学院微电子研究所 Mosfet及其制造方法
CN103703556A (zh) * 2011-07-29 2014-04-02 瑞萨电子株式会社 半导体器件及其制造方法
CN103703556B (zh) * 2011-07-29 2017-02-22 瑞萨电子株式会社 半导体器件及其制造方法
CN105047670A (zh) * 2015-06-29 2015-11-11 上海华虹宏力半导体制造有限公司 Sonos器件的制造方法
CN105047670B (zh) * 2015-06-29 2018-04-17 上海华虹宏力半导体制造有限公司 Sonos器件的制造方法

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