CN1941373A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种半导体装置及其制造方法。在以往的半导体装置中，由于向构成隔离区域的P型的扩散层的横方向的扩散变宽，有难以缩小设备大小的问题。在本发明的半导体装置中，在P型的单晶硅基板(6)上形成有N型的外延层(8)。基板(6)及外延层(8)由隔离区域(3)划分为多个元件形成区域。连结P型的埋入扩散层(47)和P型的扩散层(48)而形成隔离区域(3)。而且，P型的埋入扩散层(47)与N型的埋入扩散层(7、30)形成PN结。另一方面，P型的扩散层(48)与N型的扩散层(19、40)形成PN结。通过该结构，P型的埋入扩散层(47)及P型扩散层(48)，能够抑制横方向的扩散变宽，缩小设备大小。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种抑制隔离区域的扩散变宽、缩小设备大小的半导体装置及其制造方法。
背景技术
以往的半导体装置中，在P型的单晶硅基板上形成有N型的外延层。基板及外延层被P型的隔离区域划分为多个岛区域。在岛区域例如形成有N沟道型MOS晶体管、P沟道型MOS晶体管、NPN型双极晶体管等。而且，P型的隔离区域利用热扩散法向基板及外延层的深度方向、横方向扩散，形成N型的外延层和PN结(例如，参照专利文献1。)。
专利文献1：日本特开2003-197793号公报(第5-6页、图1)
发明内容
如上所述，在以往的半导体装置中，构成隔离区域的扩散层向深度方向及横方向扩散。而且，对被隔离区域划分的区域，形成N沟道型MOS晶体管等的各种元件。此时，构成隔离区域的P型的扩散层形成了形成元件的浓度最低的N型区域、例如形成外延层和PN结。然而，构成隔离区域的P型的扩散层是与浓度最低的N型区域接触的结构，因此，存在如下问题，即P型的扩散层不能抑制其扩散变宽，其横方向扩散宽度变宽，难以缩小设备大小。
另外，在以往的半导体装置的制造方法中，从基板与外延层的边界形成P型的埋入扩散层，从外延层的表面形成P型的扩散层，连接两扩散层形成隔离区域。而且，P型的埋入扩散层，其杂质浓度高、热处理时间变长，因此存在横方向扩散宽度变宽、难以缩小设备大小的问题。
在鉴于所述各种情况而完成的本发明的半导体装置中，特征在于，具有：隔离区域，将半导体层划分为多个元件形成区域；第一半导体元件，形成在一个所述元件形成区域中；以及第二半导体元件，与所述一个元件形成区域邻接，形成在另一个所述元件形成区域中，位于所述一个元件形成区域和所述另一个元件形成区域之间的所述隔离区域，连接多个第一导电型的扩散层而形成，各所述第一导电型的扩散层与构成所述第一半导体元件的第二导电型的扩散层以及形成所述第二半导体元件的第二导电型的扩散层形成PN结。因此，在本发明中，通过抑制构成隔离区域的第一导电型的扩散层的扩散变宽，能够缩小设备大小。
另外，在本发明的半导体装置中，特征在于，构成所述隔离区域、从所述半导体层表面形成的第一导电型的扩散层由杂质浓度不同的多个扩散层重叠而形成，利用杂质浓度最低的扩散层形成所述PN结。因此，在本发明中，可通过使PN结附近的第一导电型的扩散层的杂质浓度为低浓度，提高耐压特性。
另外，在本发明的半导体装置中，特征在于，从所述半导体层表面形成的第一导电型的扩散层，重叠了所述多个扩散层，使得越接近所述第一导电型的扩散层的中心部，杂质浓度越高。因此，在本发明中，可通过提高隔离区域的半导体表面附近区域的杂质浓度，防止由隔离区域中的低电阻化、金属布线层引起的隔离区域表面的反转。
并且，在本发明的半导体装置的制造方法中，准备第一导电型的半导体基板，在所述基板上形成用于隔离区域的第一导电型的埋入扩散层及用于半导体元件的第二导电型的埋入扩散层，在所述基板上形成第二导电型的外延层，之后，从所述外延层表面形成用于所述隔离区域的第一导电型的扩散层以及用于所述半导体元件的第二导电型的扩散层，所述半导体装置的制造方法的特征在于，通过利用所述第一导电型的埋入扩散层和所述第二导电型的埋入扩散层来形成PN结，从而利用所述第二导电型的埋入扩散层抑制所述第一导电型的埋入扩散层的横方向扩散，通过利用所述第一导电型的扩散层和所述第二导电型的扩散层来形成PN结，从而利用所述第二导电型的扩散层抑制所述第一导电型的扩散层的横方向扩散。因此，在本发明中，构成隔离区域的第一导电型的埋入扩散层以及扩散层，被第二导电型的埋入扩散层以及扩散层抑制横方向扩散。而且，可通过抑制隔离区域变宽，缩小设备大小。
另外，在本发明的半导体装置的制造方法中，特征在于，所述第一导电型的扩散层使杂质浓度不同的多个扩散层重叠，宽度最宽地形成杂质浓度最低的扩散层，与所述第二导电型的扩散层形成PN结。因此，在本发明中，第一导电型的扩散层可通过使杂质浓度最低的扩散层位于最外周、降低PN结附近的第一导电型的扩散层的杂质浓度，从而提高耐压特性。
在本发明中，构成隔离区域的第一导电型的扩散层与构成半导体元件的第二导电型的扩散层形成了PN结。可利用该结构，抑制第一导电型的扩散层的横方向扩散，缩小设备大小。
另外，本发明中，在隔离区域中，从外延层表面形成的第一导电型的扩散层由杂质浓度不同的多个扩散层形成。而且，利用杂质浓度最低的扩散层形成了PN结。可利用该结构，提高隔离区域中的耐压特性。
另外，本发明中，在隔离区域中，从外延层表面形成的第一导电型的扩散层，形成为越接近中心部、杂质浓度越高。可利用该结构，防止由隔离区域中的低电阻化、金属布线层引起的隔离区域的表面反转。
另外，在本发明中，利用第二导电型的扩散层，抑制构成隔离区域的第一导电型的扩散层向横方向的扩散变宽，并且，形成第一导电型的扩散层。根据该制造方法，可利用第二导电型的扩散层调整隔离区域的形成区域，能够缩小设备大小。
附图说明
图1是说明本发明的实施方式中的半导体装置的截面图。
图2的(A)是说明本发明的实施方式中的半导体装置的截面图，(B)是说明以往的实施方式中的半导体装置的截面图。
图3是说明本发明的实施方式中的半导体装置的制造方法的截面图。
图4是说明本发明的实施方式中的半导体装置的制造方法的截面图。
图5是说明本发明的实施方式中的半导体装置的制造方法的截面图。
图6是说明本发明的实施方式中的半导体装置的制造方法的截面图。
图7是说明本发明的实施方式中的半导体装置的制造方法的截面图。
附图标记说明
1：N沟道型DMOS晶体管；2：N沟道型LDMOS晶体管；3：隔离区域；6：P型的单晶硅基板；7：N型的埋入扩散层；8：N型的外延层；19：N型的扩散层；30：N型的埋入扩散层；40：N型的扩散层；47：P型的埋入扩散层；48：P型的扩散层；49：P型的扩散层；50：P型的扩散层。
具体实施方式
下面参照图1至图2详细说明作为本发明的一个实施方式的半导体装置。图1是用于说明本实施方式的半导体装置的截面图。图2的(A)是用于说明本实施方式的半导体装置的截面图。图2的(B)是用于说明以往的半导体装置的截面图。
如图1所示，在由隔离区域3、4、5划分的一个元件形成区域中形成N沟道型DMOS(Double Diffused Metal OxideSemiconductor：双扩散金属氧化物半导体)晶体管1，在另一个元件形成区域中形成N沟道型LDMOS(Lateral Double DiffusedMetal Oxide Semiconductor：横向双扩散金属氧化物半导体)晶体管2。此外，本实施方式的N沟道型DMOS晶体管1对应于本发明的“第一半导体元件”，本实施方式的N沟道型LDMOS晶体管2对应于本发明的“第二半导体元件”。而且，在本实施方式中，并不限于N沟道型DMOS晶体管1以及N沟道型LDMOS晶体管2。例如，也可以是NPN晶体管、PNP晶体管。
首先，N沟道型DMOS晶体管1主要由P型的单晶硅基板6、N型的埋入扩散层7、N型的外延层8、用作背栅区域的P型的扩散层9、10、用作源区的N型的扩散层11、12、用作漏区的N型的扩散层13、14、以及栅电极15构成。
N型的外延层8形成在P型的单晶硅基板6上。在基板6和外延层8中形成有N型的埋入扩散层7。此外，本实施方式中的基板6及外延层8对应于本发明的“半导体层”。而且，在本实施方式中，虽然示出在基板6上形成有一层的外延层8的情况，但并不限于该情况。例如，作为本发明的“半导体层”，既可以是仅为基板的情况，也可以是在基板上面层叠有多个外延层的情况。另外，基板也可以是N型的单晶硅基板、化合物半导体基板。
P型的扩散层9形成在外延层8上。在P型扩散层9上与其形成区域重叠地形成有P型的扩散层10。P型的扩散层9、10用作背栅区域。此外，P型的扩散层9、10重叠而形成，下面把它们作为P型的扩散层9进行说明。
N型的扩散层11、13形成在P型的扩散层9上。N型的扩散层11用作源区。N型的扩散层13用作漏区。在N型的扩散层11上形成有N型的扩散层12，在N型扩散层13上形成有N型的扩散层14。通过该结构，漏区成为DDD(Double Diffused Drain：双扩散漏极)结构。而且，位于N型的扩散层11、13之间的P型的扩散层9用作沟道区域。沟道区域上方的外延层8上面的硅的氧化物膜16用作栅极氧化膜。
栅电极15形成在栅极氧化膜上面。栅电极15形成为通过多晶硅膜和钨的硅化物膜成为所希望的膜厚。在钨的硅化物膜的上面形成有硅的氧化物膜。
LOCOS(Local Oxidation of Silicon：硅的局部氧化)氧化膜17、18形成在外延层8上。在LOCOS氧化膜17、18的平坦部，其膜厚为例如3000～10000的尺寸。在P型的扩散层9与P型隔离区域3、4之间的LOCOS氧化膜17、18的下方，形成有N型的扩散层19、20。N型的扩散层19、20防止外延层8表面反转、P型的扩散层9与P型的隔离区域3、4之间短路。
绝缘层21形成在外延层8上面。绝缘层21由BPSG(BoronPhospho Silicate Glass：硼磷硅玻璃)膜、SOG(Spin On Glass：旋转涂布玻璃)膜等形成。而且，使用公知的光刻法技术，例如通过使用了CHF3+O2类的气体的干蚀刻，在绝缘层21上形成接触孔22、23、24。
在接触孔22、23、24中埋设有势垒金属膜25及钨(W)膜26。在钨膜26的表面上选择性地形成有铝合金(例如Al-Cu、Al-Si-Cu)膜及势垒金属膜，形成源电极27、漏电极28以及背栅电极29。此外，在图1所示的截面没有示出向栅电极15的布线层，但在其他区域与布线层连接。
另一方面，N沟道型LDMOS晶体管2主要由P型的单晶硅基板6、N型的埋入扩散层30、N型的外延层8、用作背栅区域的P型的扩散层31、32、用作源区的N型的扩散层33、用作漏区的N型的扩散层34、35、以及栅电极36构成。
N型的外延层8形成在P型的单晶硅基板6上。基板6和外延层8上形成有N型的埋入扩散层30。
P型的扩散层31形成在外延层8上。P型的扩散层31上与其形成区域重叠地形成有P型的扩散层32。而且，P型的扩散层31、32用作背栅区域。
N型的扩散层33形成在P型的扩散层31上。N型的扩散层33用作源区。而且，N型的扩散层33和P型的扩散层32与源电极45连接，成为同电位。
N型的扩散层34、35形成在外延层8上。N型的扩散层34、35用作漏区。而且，位于栅电极36下方、位于N型的扩散层33和N型的扩散层34之间的P型的扩散层31用作沟道区域。沟道区域上方的外延层8上面的硅的氧化物膜37用作栅极氧化膜。
栅电极36形成在栅极氧化膜上面。栅电极36例如由多晶硅膜和钨的硅化物膜形成为所希望的膜厚。在钨的硅化物膜的上面形成有硅的氧化物膜。
LOCOS氧化膜38、39形成在外延层8上。在LOCOS氧化膜38、39的平坦部，其膜厚成为例如3000～10000左右。在N型的扩散层34与P型的隔离区域3、5之间的LOCOS氧化膜38、39的下方，形成有N型的扩散层40、41。N型的扩散层40、41防止外延层8表面进行反转。
接触孔42、43、44形成在绝缘层21上。在接触孔42、43、44中埋设有势垒金属膜25及钨(W)膜26。在钨膜26的表面上选择性地形成有铝合金(例如Al-Cu、Al-Si-Cu)膜及势垒金属膜，形成源电极45、漏电极46。此外，在图1所示的截面中，没有示出向栅电极36的布线层，但在其他区域中与布线层连接。
如图2的(A)所示，隔离区域3由跨过基板6和外延层8这两个区域形成的P型的埋入扩散层47，和从外延层8表面形成的P型的扩散层48、49、50构成。
P型的埋入扩散层47形成为包围DMOS晶体管1的元件形成区域、LDMOS晶体管2的元件形成区域。在DMOS晶体管1的元件形成区域和LDMOS晶体管2的元件形成区域邻接的区域中，P型的埋入扩散层47配置成被DMOS晶体管1的N型的埋入扩散层7和LDMOS晶体管2的N型的埋入扩散层30这两个扩散层夹住。而且，P型的埋入扩散层47与N型的埋入扩散层7、30形成PN结。
在此，以导入量1.0×1011～1.0×1013/cm2离子注入P型杂质、例如硼(B)而形成P型的埋入扩散层47。另一方面，以导入量1.0×1012～1.0×1014/cm2离子注入N型杂质、例如磷(P)而形成N型的埋入扩散层7、30。由于该杂质的导入量不同，分别扩散形成的P型的埋入扩散层47和N型的埋入扩散层7、30所重叠的区域，P型的杂质浓度和N型的杂质浓度被相抵。而且，由N型的埋入扩散层7、30抑制P型的埋入扩散层47的横方向扩散，P型的埋入扩散层47的扩散宽度W1缩小。而且，P型的埋入扩散层47的杂质浓度和N型的埋入扩散层7、30的杂质浓度，考虑由两扩散层形成的PN结的耐压特性，决定其杂质浓度。
此外，图1及图2的(A)中仅示出了1的截面，但N型的埋入扩散层7、30跨过各元件形成区域而形成。因此，包围DMOS晶体管1、LDMOS晶体管2的元件形成区域的P型的埋入扩散层，同样其横方向扩散被抑制。
P型的扩散层48形成为包围DMOS晶体管1的元件形成区域、LDMOS晶体管2的元件形成区域。而且，P型的扩散层48形成在P型的埋入扩散层47的形成区域上，通过连接两个扩散层而形成隔离区域3。在DMOS晶体管1的元件形成区域和LDMOS晶体管2的元件形成区域邻接的区域中，P型的扩散层48配置成被DMOS晶体管1的N型的扩散层19和LDMOS晶体管2的N型的扩散层40这两个扩散层夹住。而且，P型的扩散层48与N型的扩散层19、40形成PN结。
在此，以导入量1.0×1012～1.0×1014/cm2离子注入P型杂质、例如硼(B)，形成P型的扩散层48。另一方面，以导入量1.0×1012～1.0×1014/cm2离子注入N型杂质、例如磷(P)，形成N型的扩散层19、40。由于该杂质的导入量不同，分别扩散形成的P型的扩散层48和N型的扩散层19、40进行重叠的区域中，P型的杂质浓度和N型的杂质浓度相抵。而且，由N型的扩散层19、40抑制P型的扩散层48的横方向扩散，P型的扩散层48的扩散宽度W2缩小。而且，P型的扩散层48的杂质浓度和N型的扩散层19、40的杂质浓度，考虑由两个扩散层形成的PN结的耐压特性，决定其杂质浓度。
P型的扩散层49、50在P型的扩散层48上使其形成区域重叠地形成。P型的扩散层49形成在P型的扩散层48的形成区域中，P型的扩散层50形成在P型的扩散层49的形成区域中，P型的扩散层48、49、50形成为三重扩散结构。也就是说，形成为P型的扩散层48的扩散宽度最宽、P型的扩散层50的扩散宽度最窄。
在此，以导入量5.0×1012～1.0×1014/cm2离子注入P型杂质、例如硼(B)，形成P型的扩散层49。以导入量1.0×1013～1.0×1015/cm2离子注入P型杂质、例如硼(B)，形成P型的扩散层50。
通过该结构，在形成了隔离区域3的P型的扩散层48、49、50的区域中，越接近其中心部、杂质浓度越高，能够防止由隔离区域的低电阻化、金属布线层引起的隔离区域表面的反转。另外，越接近隔离区域3的外周部侧、杂质浓度越低，从而，可由低的杂质浓度区域形成PN结，因此能够提高耐压特性。
另一方面，如图2的(B)所示，以往的隔离区域3a由跨过基板6a和外延层8a两个区域而形成的P型的埋入扩散层47a、和从外延层8a表面形成的P型的扩散层48a构成。P型的埋入扩散层47a及P型的扩散层48a与N型的外延层8a形成PN结。在以往的隔离区域3a的结构中，N型的外延层8a是低杂质浓度区域，考虑到隔离区域中的低电阻化等，P型的埋入扩散层47a及P型的扩散层48a的杂质浓度被设为高浓度。因此，通过N型的扩散层不能抑制P型的扩散层48a的横方向扩散，其扩散宽度W4变宽。另一方面，通过N型的埋入扩散层7a、30a不能抑制P型的埋入扩散层47a的横方向扩散，其扩散宽度W3变宽。也就是说，在以往的隔离区域3a中，有如下的问题，即难以抑制P型的扩散层48a的扩散宽度W4及P型的埋入扩散层47a的扩散宽度W3的变宽，难以缩小设备大小。特别是，有如下的问题，即P型的埋入扩散层47a由于热处理时间也多、高杂质浓度，其横方向扩散易于变宽，使P型的埋入扩散层47a的扩散宽度W3难以变窄。
也就是说，如图2的(A)及(B)所示，通过抑制隔离区域3的横方向扩散，能够缩小设备大小，使得在P型的埋入扩散层47、47a中满足W3＞W1的关系、在P型的扩散层48、48a中满足W4＞W2的关系。而且，通过将P型的埋入扩散层47及P型的扩散层48的杂质浓度设定得低，能够将隔离区域3的PN结的耐压特性维持在所希望的范围内。此外，隔离区域4、5的结构是与所述的隔离区域3相同的结构，省略说明。
下面，参照图3至图7，详细说明作为本发明的一实施方式的半导体装置的制造方法。图3至图7是用于说明本实施方式中的半导体装置的制造方法的截面图。
首先，如图3所示，准备P型的单晶硅基板51。从基板51的表面，利用公知的光刻法技术，以导入量1.0×1012～1.0×1014/cm2离子注入N型杂质、例如磷(P)，形成N型的埋入扩散层52、53。
然后，在基板51上形成光阻材料(photoresist)54。而且，利用公知的光刻法技术，在P型的埋入扩散层55、56、57形成的区域上的光阻材料54上形成开口部。之后，从基板51的表面，以加速电压140～180keV、导入量1.0×1011～1.0×1013/cm2离子注入P型杂质、例如硼(B)，形成P型的埋入扩散层55、56、57。
然后，如图4所示，将基板51配置在外延生长装置的基座(サセプタ)上。而且，利用灯加热，向基板51提供例如1200℃左右的高温，并且向反应管内导入SiHCl3气体和H2气体。通过该工序，使例如电阻率为0.1～0.2Ω·cm、厚度为1.0～10.0μm左右的外延层58生长在基板51上。
然后，从外延层58的表面，利用公知的光刻法技术，以加速电压140～180keV、导入量1.0×1012～1.0×1014/cm2，离子注入P型杂质、例如硼(B)，形成P型的扩散层59、60、61、62。而且，在外延层58上形成光阻材料63。而且，利用公知的光刻法技术，在P型扩散层64、65、66、67形成的区域上的光阻材料63上形成开口部。之后，以加速电压140～180keV、导入量5.0×1012～1.0×1014/cm2，离子注入P型杂质、例如硼(B)，形成P型的扩散层64、65、66、67。
此时，选择性地去除形成在外延层58上的光阻材料63时，形成光阻材料63的开口部，使得P型的扩散层65、66、67的扩散宽度比P型的扩散层60、61、62的扩散宽度窄。另外，进行离子注入，使得P型的扩散层65、66、67的杂质浓度的峰值与P型的扩散层60、61、62的杂质浓度的峰值相比，存在于外延层58表面侧。
然后，如图5所示，在外延层58表面上依次堆积硅的氧化物膜68、多晶硅膜69、硅的氮化物膜70。选择性地去除多晶硅膜69及硅的氮化物膜70，使得在形成LOCOS氧化膜78、79、80、81(参照图6)的部分设置开口部。而且，以加速电压140～180keV、导入量1.0×1012～1.0×1014/cm2，离子注入N型杂质、例如磷(P)，形成N型的扩散层71、72、73、74。此外，通过连结P型的埋入扩散层55、56、57与P型的扩散层60、61、62，形成隔离区域75、76、77。另外，N型的扩散层71、72和P型扩散层59所重叠的区域中，N型的杂质浓度和P型杂质浓度被相抵，成为P型的扩散层59。
然后，利用形成在多晶硅膜69、硅的氮化物膜70上的开口部，如图6所示，形成LOCOS氧化膜78、79、80、81。此时，通过利用形成在多晶硅膜69、硅的氮化物膜70上的开口部，能够相对LOCOS氧化膜78、79、80、81高位置精度地形成N型的扩散层71、72、73、74。而且，去除残留在LOCOS氧化膜78、79、80、81之间的硅的氧化物膜68、多晶硅膜69及硅的氮化物膜70，在外延层58的上面依次堆积硅的氧化物膜68a、多晶硅膜69a、钨的硅化物膜82及硅的氧化物膜83。之后，利用公知的光刻法技术，选择性地去除多晶硅膜69a及钨的硅化物膜82，形成栅电极84、85、86。此外，栅电极84、85、86下方的硅的氧化物膜68a用作栅极氧化膜。
然后，在外延层58上形成光阻材料87。而且，利用公知的光刻法技术，在P型的扩散层88、89、90、91形成的区域上的光阻材料87上形成开口部。之后，以加速电压140～180keV、导入量1.0×1013～1.0×1015/cm2，离子注入P型杂质、例如硼(B)，形成P型的扩散层88、89、90、91。
此时，选择性地去除形成在外延层58上的光阻材料87时，形成光阻材料87的开口部，使得P型的扩散层89、90、91的扩散宽度与P型的扩散层65、66、67的扩散宽度相比变窄。另外，进行离子注入，使得P型的扩散层89、90、91的杂质浓度的峰值与P型的扩散层65、66、67的杂质浓度的峰值相比，存在于外延层58表面侧。
然后，如图7所示，利用公知的光刻法技术，离子注入N型杂质、例如磷(P)，形成N型的扩散层92、93、94、95。之后，利用公知的光刻法技术，离子注入N型杂质、例如磷(P)，形成N型的扩散层96、97、98、99、100。另外，利用公知的光刻法技术，离子注入P型杂质、例如硼(B)，形成P型的扩散层101、102。
之后，在外延层58上作为绝缘膜103，例如堆积BPSG(BoronPhospho Silicate Glass：硼磷硅玻璃)膜、SOG(Spin On Glass：旋转涂布玻璃)膜等。而且，利用公知的光刻法技术，通过使用了例如CHF3+O2类气体的干蚀刻，在绝缘层103上形成接触孔104、105、106、107、108、109。在接触孔104、105、106、107、108、109内壁等上形成势垒金属膜110。之后，用钨(W)膜111埋设接触孔104、105、106、107、108、109内。而且，在钨膜111的上面，利用溅射法，堆积铝合金(例如，Al-Cu、Al-Si-Cu)膜、势垒金属膜。之后，利用公知的光刻法技术，选择性地去除铝合金膜及势垒金属膜，形成源电极112、116、漏电极113、115、117以及背栅电极114。此外，在图7所示的截面没有示出向栅电极的布线层，但在其它区域与布线层连接。
此外，在本实施方式中，说明了形成在外延层上的隔离区域的P型的扩散层成为三重扩散结构的情况，但并不限于该情况。例如，既可以是一个P型的扩散层的情况，也可以是二重扩散结构的情况，还可以是四个以上的扩散层重叠的情况。另外，在本实施方式中，说明了在P型的基板上形成N型的外延层、并形成P型的隔离区域的情况进行了说明，但并不限于该情况。例如，也可以是在N型的基板上形成P型的外延层、形成N型的隔离区域的情况。另外，在不脱离本发明主旨的范围内，可以进行各种变更。

Claims (5)

1.一种半导体装置，其特征在于，具有：
隔离区域，将半导体层划分为多个元件形成区域；
第一半导体元件，形成在一个所述元件形成区域中；以及
第二半导体元件，与所述一个元件形成区域邻接，形成在另一个所述元件形成区域中，
位于所述一个元件形成区域和所述另一个元件形成区域之间的所述隔离区域，连接多个第一导电型的扩散层而形成，
各所述第一导电型的扩散层与构成所述第一半导体元件的第二导电型的扩散层以及形成所述第二半导体元件的第二导电型的扩散层形成PN结。
2.根据权利要求1所述的半导体装置，其特征在于，
构成所述隔离区域、从所述半导体层表面形成的第一导电型的扩散层由杂质浓度不同的多个扩散层重叠而形成，利用杂质浓度最低的扩散层形成所述PN结。
3.根据权利要求2所述的半导体装置，其特征在于，
从所述半导体层表面形成的第一导电型的扩散层，重叠了所述多个扩散层，使得越接近所述第一导电型的扩散层的中心部，杂质浓度越高。
4.一种半导体装置的制造方法，
准备第一导电型的半导体基板，在所述基板上形成用于隔离区域的第一导电型的埋入扩散层及用于半导体元件的第二导电型的埋入扩散层，在所述基板上形成第二导电型的外延层，之后，
从所述外延层表面形成用于所述隔离区域的第一导电型的扩散层以及用于所述半导体元件的第二导电型的扩散层，
所述半导体装置的制造方法的特征在于，
通过利用所述第一导电型的埋入扩散层和所述第二导电型的埋入扩散层来形成PN结，从而利用所述第二导电型的埋入扩散层，抑制所述第一导电型的埋入扩散层的横方向扩散，
通过利用所述第一导电型的扩散层和所述第二导电型的扩散层来形成PN结，从而利用所述第二导电型的扩散层，抑制所述第一导电型的扩散层的横方向扩散。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
所述第一导电型的扩散层使杂质浓度不同的多个扩散层重叠，宽度最宽地形成杂质浓度最低的扩散层，与所述第二导电型的扩散层形成PN结。
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