CN1258817C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种在半导体衬底上形成晶体管而构成的半导体器件中，是以具备：半导体衬底(21)内形成的低浓度源漏层(26)、该源漏层(26)内形成的高浓度源漏层(30)、上述衬底(21)上隔着栅氧化膜(25)形成的栅电极(38E)、在该栅电极(38E)下方形成，构成位于上述源漏层(26)与(30)间的沟道的P型体层(32)、多列接触上述源漏层(30)的针形接触部(47)、以及通过该针形接触部(47)接触连接上述源漏层(30)的源漏电极为特征。并且，在接触覆盖下层布线(2层布线)(59)的层间绝缘膜(55)内形成的通孔(61)的半导体器件中，是以在构成焊盘部的金凸形电极(63)下以外的区域形成上述通孔(61)为特征。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。进一步说，涉及实现接触连接上层和下层时降低接触电阻的技术。并且，有关凸形电极的形成。
背景技术
以下，边参照附图边说明现有半导体器件及其制造方法。
图14中，1是半导体衬底，该衬底1上隔着栅氧化膜2形成栅电极3，并形成源漏层4使其跟该栅电极3邻接。而且，形成覆盖上述栅电极的层间绝缘膜5，通过形成于该层间绝缘膜5的接触孔6，形成与上述源漏层4接触的源漏电极7。
图15和图16中，11是半导体衬底，该衬底11上形成由LOCOS氧化膜构成的绝缘膜12，再在该绝缘膜12上形成下层布线13。
并且，形成层间绝缘膜14使其覆盖上述下层布线13，通过形成于该层间绝缘膜14的通孔15，形成上层布线16以便接触上述下层布线13。
而且，形成钝化膜17，使其覆盖上述上层布线16，并在对该钝化膜17进行开口而成的焊盘部17A上形成金凸形电极18。
在这里，图14所示的半导体器件中，形成上述源漏电极之际，用溅射法淀积Al等金属膜时，随着接触孔缩小，接触孔内金属膜的台阶覆盖层也减少。因此，最近用CVD法，在接触孔内埋入钨膜等具有导电性的膜，其上布图形成Al等金属膜作为金属布线层正在实用化。
采用这种栓塞接触技术，构成各种晶体管时，接触孔大小如果不一致，埋入后深蚀刻时的凹槽量也会变得不一致，极端点说，往往会恶化到与未埋入金属膜的台阶覆盖层同等程度。
因此，例如用0.35μm等微细化工艺构成各种晶体管时，各接触孔尺寸需要跟最小设计规则晶体管的接触孔尺寸同样，如果某晶体管接触电阻增大，就有导通电阻上升的问题。
并且，图15和图16所示的半导体器件中，上述焊盘部下一有通孔15时，金凸形电极18的表面上也会留下该通孔15的表面高低差。因此，随着金凸形电极18的表面高低差，例如，将变成向TAB(Tape automated Bonding：带状自动焊接)等装配点装配时成品率下降的原因。
特别是，例如用0.35μm微细化工艺构成各种晶体管时，由于各通孔(接触孔)的尺寸应用最小尺寸，焊盘部的孔径也以微细的多个通孔构成。因此，如上述金凸形电极18的表面那样会留下表面高低差。
发明内容
因此，本发明的半导体器件及其制造方法，其特征是，在半导体衬底上形成晶体管而构成的半导体器件中，将用于接触连接下层布线或扩散层和上层布线的接触孔配置成多个列。
并且，本发明的半导体器件及其制造方法，其特征是，在半导体衬底上形成第1晶体管和第2晶体管而构成的半导体器件中，配置成使用于接触连接上述第1晶体管的下层布线或扩散层和上层布线的接触孔，与用于接触连接上述第2晶体管的下层布线或扩散层和上层布线的接触孔的接触形成总数不同。
进而，本发明的半导体器件及其制造方法，其特征是，在上述第1晶体管将用于接触连接下层布线或扩散层和上层布线的接触孔配置成1列，在上述第2晶体管将用于接触连接下层布线或扩散层和上层布线的接触孔配置成多个列。
并且，本发明的半导体器件及其制造方法是，其特征是，上述第2晶体管具有源漏层使其邻接栅电极，并在该栅电极下方配置构成沟道的半导体层。
进而，本发明的半导体器件及其制造方法，其特征是，在上述第2晶体管的栅电极下方，配置跟上述源漏层同一导电型的低浓度层，使其连到该源漏层并接到上述半导体层。
并且，本发明的半导体器件及其制造方法，其特征是，在上述第2晶体管的栅电极下方，在上述半导体表层浅扩展形成跟上述源漏层同一导电型的低浓度层，使其连到该源漏层并接连上述半导体层。
进而，本发明的半导体器件及其制造方法，其特征是，上述接触孔用于将源漏层接触连接于下层布线或扩散层和上层布线的。
并且，本发明的半导体器件及其制造方法，其特征是，上述接触孔是用于接触连接于下层布线或扩散层和上层布线。
进而，本发明的半导体器件及其制造方法，其特征是，在上述接触孔埋入有具有导电性的膜。
并且，本发明的半导体器件及其制造方法，其特征是，在通过在覆盖下层布线的层间绝缘膜形成的通孔并接触上层布线构成的半导体器件中，上述通孔形成于构成焊盘部的凸形电极下以外区域。
并且，其特征是，上述凸形电极下配置有下层布线。
而且，其制造方法，其特征是，具备下述工序，即形成层间绝缘膜使其覆盖上述下层布线，在该层间绝缘膜的焊盘形成部以外的区域形成通孔以后，通过该通孔形成上述上层布线使其接触上述下层布线，进而，在焊盘部形成凸形电极的工序。
因此，在上述焊盘部构成的凸形电极下没有形成通孔，所以能使凸形电极表面平坦化。
并且，通过在上述凸形电极下配置下层布线，不会损坏焊盘部周围的平坦性。
进而，本发明的半导体器件的特征是具备一导电型半导体上通过栅氧化膜形成的栅电极；与上述栅电极邻接地形成的源漏层；在上述栅电极下方形成并构成沟道的半导体层；接触连接上述源漏层的下层布线；在覆盖上述下层布线的层间绝缘膜形成的，并在构成焊盘部的凸形电极下以外区域形成的通孔；以及通过上述通孔，与上述下层布线接触连接的上层布线。
而且，其制造方法的特征是具备以下工序：向一导电型的半导体内离子注入相相反电型杂质，形成低浓度相反导电型源漏层的工序；通过离子注入反向导电型杂质，形成与上述低浓度相反导电型源漏层相连的低浓度相反导电型层的工序；通过离子注入相反导电型杂质，在上述低浓度的相反导电型源漏层内形成高浓度相反导电型源漏层的工序；通过离子注入一导电型杂质，在上述栅电极下方形成隔断上述相反导电型层的一导电型体层的工序；隔着覆盖上述栅电极的层间绝缘膜，形成与上述源漏层接触连接的下层布线的工序；形成层间绝缘膜使其覆盖下层布线以后，在构成该层间绝缘膜的焊盘部的凸形电极下以外区域形成通孔的工序；以及通过上述通孔形成与上述下层布线接触连接的上层布线工序。
一种半导体器件，其特征是具备：一导电型的半导体内形成的低浓度相反导电型源漏层；上述低浓度相反导电型源漏层内形成的高浓度相反导电型源漏层；上述半导体上隔着栅氧化膜形成的栅电极；形成于上述栅电极下方，并位于上述低浓度相反导电型源漏层间构成沟道的一导电型半导体层；接触上述源漏层的多个排列的、埋入有具有导电性的膜的接触孔；以及通过上述接触孔，接触连接于上述源漏层的源漏电极。
一种在半导体衬底上形成晶体管而构成的半导体器件的制造方法，其特征是将用于接触连接下层布线或扩散层和上层布线的接触孔形成为多个列。
一种在半导体衬底上形成第1晶体管和第2晶体管而构成的半导体器件的制造方法，其特征是形成为用于接触连接上述第1晶体管的下层布线或扩散层和上层布线的接触孔，与用于接触连接上述第2晶体管的下层布线或扩散层和上层布线的接触孔的接触形成总数是不同的。
一种在一导电型的半导体上隔着栅氧化膜形成栅电极而构成的半导体器件的制造方法，其特征是具备向半导体内离子注入相反导电型杂质，形成低浓度相反导电型源漏层的工序；通过离子注入相反导电型杂质，形成连到上述低浓度相反导电型源漏层间的低浓度相反导电型层的工序；通过离子注入相反导电型杂质，在上述低浓度的相反导电型源漏层内形成高浓度的相反导电型源漏层的工序；通过离子注入一导电型杂质，在上述栅电极下方形成隔断上述相反导电型层的一导电型体层的工序；以及介以覆盖上述栅电极的层间绝缘膜，按多个列形成用于接触连接于上述低浓度相反导电型源漏层或上述高浓度相反导电型源漏层的、埋入有具有导电性的膜的接触孔的工序。
附图说明
图1A和图1B是表示本发明的半导体器件制造方法的剖面图。
图2A和图2B是表示本发明的半导体器件制造方法的剖面图。
图3A和图3B是表示本发明的半导体器件制造方法的剖面图。
图4A和图4B是表示本发明的半导体器件制造方法的剖面图。
图5A和图5B是表示本发明的半导体器件制造方法的剖面图。
图6A和图6B是表示本发明的半导体器件制造方法的剖面图。
图7A和图7B是表示本发明的半导体器件制造方法的剖面图。
图8A和图8B是表示本发明的半导体器件制造方法的剖面图。
图9A和图9B是表示本发明的半导体器件制造方法的剖面图。
图10A和图10B是表示本发明的半导体器件制造方法的剖面图。
图11是表示本发明第一实施例半导体器件制造方法的剖面图。
图12是表示本发明第一实施例半导体器件制造方法的平面图。
图13是表示本发明第二实施例半导体器件制造方法的剖面图。
图14是表示现有半导体器件制造方法的剖面图。
图15是表示现有半导体器件制造方的剖面图。
图16是表示现有半导体器件制造方法的剖面图。
具体实施方式
以下，就本发明的半导体器件及其制造方法，边参照附图边说明有关应用于构成液晶驱动用驱动器或EL(Electro Luminescence：电发光)驱动用驱动器等各种显示器驱动用驱动器的各种MOS晶体管混装成的半导体器件中的情况。
上述显示器驱动用驱动器由从图10A左侧起逻辑系列的(例如，3V)N沟道型MOS晶体管和P沟道型MOS晶体管、电平移位器用的(例如，30V)N沟道型MOS晶体管，高压系列的(例如，30V)N沟道型MOS晶体管，从图10B左侧起谋求低导通电阻的高耐压系列的(例如，30V)N沟道型MOS晶体管、高耐压系列的(例如，30V)P沟道型MOS晶体管以及谋求低导通电阻的高耐压系列的(例如，30V)P沟道型MOS晶体管构成。还有，为说明方便，使上述高耐压系列的MOS晶体管与谋求低导通电阻的高压系列MOS晶体管有差别，以下的说明中，把谋求低导通电阻的高耐压系列MOS晶体管称作SLED(Slit channel by counter doping withextended shallow drain：带扩展浅漏区相反掺杂的窄沟道)MOS晶体管。
在构成这种显示器驱动用驱动器的各种MOS晶体管混装而成的半导体器件中，如图10A和图10B所示，构成上述高耐压系列的P沟道型MOS晶体管与谋求上述低导通电阻的高耐压系列的P沟道型SLEDMOS晶体管的N型阱23变成台阶差高部，构成其它各种MOS晶体管的P型阱22构成为台阶差低部。换句话说，要这样构成，使其微细的逻辑系列的(例如，3V)N沟道型MOS晶体管和P沟道型MOS晶体管配置于台阶差低部。
首先，说明有关构成上述显示显示器驱动用驱动器的各种MOS晶体管混装而成的半导体器件制造方法。
首先，在图1A和1B，为了划定用于构成各种MOS晶体管的区域，例如在P型半导体衬底(P-sub)21内，用LOCOS法形成P型阱(PW)22和N型阱(NW)23。即，虽然省略了图示说明，但是上述衬底21的N型阱形成区域上形成缓冲氧化膜和氮化硅膜，并以该缓冲氧化膜和氮化硅膜为掩模，例如，在大约80KeV的加速电压，8×1012/cm2的注入条件下离子注入硼离子，形成离子注入层。然后，以上述氮化硅膜为掩模，用LOCOS法使衬底表面场氧化形成LOCOS膜。这时，离子注入到LOCOS膜形成区域下的硼离子扩散到衬底内部，形成P型层。
其次，除去上述缓冲氧化膜和氮化硅膜以后，以上述LOCOS膜为掩模，在大约80KeV的加速电压，9×1012/cm2的注入条件下离子注入磷离子，形成离子注入层。而且，除去上述LOCOS膜以后，对注入上述衬底的各杂质离子进行热扩散，由于形成P型阱和N型阱，如图1A和1B所示，把上述衬底21内形成的P型阱22配置在台阶差低部，N型阱23则配置在台阶差高部。
而且，在图2A和2B，为了对各个MOS晶体管进行器件隔离，一般用LOCOS法形成约500nm的器件隔离膜24，该器件隔离膜24以外的有源区域上，一般用热氧化法形成约80nm高耐压用厚的栅氧化膜25。
接着，以光刻胶膜为掩模，形成第1低浓度N型和P型源漏层(以下称作LN层26、LP层27。还有，例如LN层26的L是低浓度(low concentration)的简称)。就是，首先，在用图中未示出的光刻胶膜覆盖N型形成区域上以外区域的状态下，在衬底表层，在大约120KeV的加速电压，8×1012/cm2的注入条件下离子注入例如磷离子，形成LN层26。然后，在用光刻胶膜(PR)覆盖LP层形成区域上以外区域的状态下，在衬底表层，在大约120KeV的加速电压，8.5×1012/cm2的注入条件下离子注入例如磷离子，形成LP层27。还有，实际上经过后工序的退火工序(例如100℃的N2气氛中，2小时)，使上述离子注入后的各种离子热扩散变成LN层26和LP层27。
接着，在图3A和图3B，在P沟道型和N沟道型SLEDMOS晶体管形成区域中形成的上述LN层26和LP层27之间，以光刻胶膜作为掩模，分别形成第2低浓度的N型和P型源漏层(以下，称为SLN层28和SLP层29。还有，例如SLN层28的SL是第2低浓度(second low concentration)的简称。)。就是，首先，在用图未示出的光刻胶膜覆盖SLN层形成区域上以外区域的状态下，在衬底表层上，在大约120KeV的加速电压，1.5×1012/cm2的注入条件下离子注入例如磷离子，形成连到上述LN层26的SLN层28。而后，在用光刻胶膜(PR)覆盖SLP层形成区域上以外区域的状态下，在衬底表层上，在大约140KeV的加速电压，2.5×1012/cm2的注入条件下离子注入例如硼离子(49BF2 +)，形成连到上述LP层27的SLP层29。还有，可以设定，上述LN层26和上述SLN层28或上述LP层27和上述SLP层29的杂质浓度或者大致同等，或者使某一方提高。
进而，在图4A和图4B，以光刻胶膜作为掩模，形成高浓度的N型和P型的源漏层(以下，称为N+层30、P+层31)。就是，首先，在用图未示出的光刻胶膜覆盖N+层形成区域上以外区域的状态下，在衬底表层上，在大约80KeV的加速电压，2×1015/cm2的注入条件下离子注入例如磷离子，形成N+层30。而后，在用光刻胶膜(PR)覆盖P+层形成区域上以外区域的状态下，在衬底表层上，在大约140KeV的加速电压，2×1015/cm2的注入条件下离子注入例如氟硼离子，形成P+层31。
其次，在图5A和图5B，把具有比上述SLN层28和SLP层29形成用的掩模孔径小的孔径的光刻胶膜作为掩模，通过在连到上述LN层26的SLN层28中央部和连到上述LP层27的SLP层29中央部，分别离子注入相反导电型杂质，形成隔断该SLN层28和SLP层29的P型体层32和N型体层33，即首先，在用图未示出的光刻胶膜覆盖P型层形成区域上以外区域的状态下，在衬底表层上，在大约120KeV的加速电压，5×1012/cm2的注入条件下离子注入例如氟化硼离子，形成P型体层32。而后，在用光刻胶膜(PR)覆盖N型层形成区域上以外区域的状态下，在衬底表层上，在大约190KeV的加速电压，5×1012/cm2的注入条件下离子注入例如磷离子，形成N型体层33。还有，有关上述图3～图5所示的离子注入工序的作业工序顺序是可以适当变更的，并由上述P型体层32和N型体层33的表层部构成沟道。
进而，在图6A和图6B，在上述通常耐压用的微细化N沟道型和P沟道型MOS晶体管形成区域的衬底(P型阱22)内，形成第2P型阱(SPW)34和第2N型阱(SNW)35。
即，把上述通常耐压的N沟道型MOS晶体管形成区域上具有开口的图未示出的光刻胶膜作为掩模，在上述P型阱22内，在大约190KeV的加速电压，1.5×1013/cm2的第1注入条件下离子注入例如硼离子后，同样在大约50KeV的加速电压，2.6×1012/cm2的第2注入条件下离子注入例如硼离子，形成第2P型阱34。并且，把上述通常耐压的P沟道型MOS晶体管形成区域上具有开口的光刻胶膜(PR)作为掩模，在上述P型阱22内，在大约380KeV的加速电压，1.5×1013/cm2的注入条件下离子注入例如磷离子，形成第2N型阱35。还有，没有约380KeV的高加速电压发生装置时，也可以在大约190KeV的加速电压，1.5×1013/cm2的注入条件下离子注入二价磷离子的双带电方式。接着，在大约140KeV的加速电压，4.0×1012/cm2的注入条件下离子注入例如磷离子。
其次，除去通常耐压用的N沟道型与P沟道型MOS晶体管形成区域上和电平移位器用的N沟道型MOS晶体管形成区域上的上述栅氧化膜25以后，如图7A和图7B所示，在该区域上形成新的所需膜厚的栅氧化膜。
即，首先用热氧化法，全面地形成电平移位器用的N沟道型MOS晶体管用大约14nm左右(在该阶段，大约为7nm左右，然而后述的通常耐压用的栅氧化膜形成时厚度要增大)的栅氧化膜36。接着，在除去通常耐压用N沟道型和P沟道型MOS晶体管形成区域上所形成的上述电平移位器用的N沟道型MOS晶体管的栅氧化膜36以后，用热氧化法，在该区域上形成通常耐压用的薄栅氧化膜37(大约7nm左右)。
接着，在图8A和图8B，全面形成大约100nm左右的多晶硅膜，把POCl3作为热扩散源向该多晶硅膜上热扩散使其导电化以后，在该多晶硅膜上层叠大约100nm的硅化钨膜，进而大约150nm的SiO2膜，再用图未示出的光刻胶膜制成图案，形成各MOS晶体管用的栅电极38A、38B、38C、38D、38E、38F、38G。还有，上述SiO2膜作为退火时的硬掩模起作用。
接着，在图9A和图9B，形成上述通常耐压用的N沟道型和P沟道型MOS晶体管用低浓度源漏层。
即，首先，把覆盖通常耐压用的N沟道型MOS晶体管用低浓度源漏层形成区域上以外的区域的图未示出的光刻胶膜作为掩模，在大约20KeV的加速电压，6.2×1013/cm2的注入条件下离子注入例如磷离子，形成低浓度的N-型源漏层39。并且，把覆盖通常耐压用的P沟道型MOS晶体管用低浓度源漏层形成区域上以外的区域的光刻胶膜(PR)作为掩模，在大约20KeV的加速电压，2×1013/cm2的注入条件下，离子注入例如氟化硼离子，形成低浓度的P-型源漏层40。
进而，在图10A和图10B，用PUCVD法形成大约250nm左右的TEOS膜41，使其全面覆盖上述栅电极38A、38B、38C、38D、38E、38F、38G，并把上述通常耐压用的N沟道型和P沟道型MOS晶体管形成区域上具有开口的光刻胶膜(Prpu作为掩模，对上述TEOS膜41进行各向异性蚀刻。因此，如图10所示，上述栅电极38A、38B的两侧壁部分上形成侧壁隔膜41A，并在用上述光刻胶膜(RP)覆盖的区域上照样残留TEOS膜41。
而且，把上述栅电极38A与侧壁隔膜41A和上述栅电极38B与侧壁隔膜41A作为掩模，形成通常耐压用的N沟道型与P沟道型MOS晶体管用高浓度的源漏层。
即，把覆盖通常耐压用的N沟道型MOS晶体管用高浓度源漏层形成区域上以外区域的图未示出的光刻胶膜作为掩模，在大约100KeV的加速电压，5×1015/cm2的注入条件下离子注入例如砷离子，形成高浓度的N+型源漏层42。并且，把覆盖通常耐压用的P沟道型MOS晶体管用高浓度源漏层形成区域上以外区域的图未示出的光刻胶膜作为掩模，在大约40KeV的加速电压，2×1015/cm2的注入条件下离子注入例如氟化硼离子，形成高浓度的P+型源漏层43。
以下，全面地形成由TEOS膜和BPSG膜等构成大约600nm左右的层间绝缘膜以后，通过形成跟上述高浓度的源漏层30、31、42、43接触连接的金属布线层，完成构成上述液晶驱动用驱动器的通常耐压用的N沟道型MOS晶体管和P沟道型MOS晶体管、电平移位器用的N沟道型MOS晶体管、高耐压用的N沟道型MOS晶体管和P沟道型MOS晶体管、谋求低导通电阻的高耐压用的N沟道型SLEDMOS晶体管和P沟道型SLEDMOS晶体管。
(第一实施例)
本发明的第一实施例的特征在于将金属布线层48接触连接到上述各源漏层30、31、42、43上的接触部的构成及其形成方法。
以下，边参照图11边说明本发明的接触部的构成。还有，图11中，虽然举例说明各N沟道型通常耐压的MOS晶体管(A)、高耐压的MOS晶体管)(B、及SLEDMOS晶体管(C )，但是有关各P沟道型的通常耐压的MOS晶体管、高耐压的MOS晶体管、及SLEDMOS晶体管也同样。
本发明中，如图11所示，在层间绝缘膜45中形成接触上述源漏层30、42的接触孔46，该接触孔46内，通过埋入例如钨膜等具有导电性的膜形成针形接触部47，该针形接触部47上形成由Al膜等构成的金属布线层48，并形成源漏电极。
这时，按照构成显示显示器驱动用驱动器的各种晶体管，使针形接触部47的配置不同。本实施例中，至少对通常耐压的MOS晶体管(A)的源漏层42把针形接触部47配置成1列，对高耐压MOS晶体管(B)和SLEDMOS晶体秘管(C)的源漏层30，则把针形接触部47配置成多个列(例如，2列)(参照图12)。
因此本发明中，采用增加针形接触部47个数的办法，就能谋求减少接触电阻，并降低晶体管的导通电阻。
这样，本发明中，在具有各种晶体管，用设计规则的最小尺寸形成接触孔中，通过给各个晶体管设定最佳接触数并对其进行配置，就能谋求减少接触电阻，并降低晶体管的导通电阻。
并且，不限于钨膜，也可以埋入多晶硅膜等，进而，也可以不进行背蚀刻照样作为布线，而代替通过对导电膜进行背蚀刻埋入接触孔46内。
还有，本实施例中，对通常耐压的MOS晶体管虽然1列配置针形接触部47，但是即使在该通常耐压的MOS晶体管，也可以多列配置针形接触部47，例如，在靠近电源焊盘处配置的通常耐压MOS晶体管中，采用多列配置针形接触部47的办法，提高可靠性，并且，要是只传输“H”、“L”信号，用1列配置针形接触部47的构成就足够了。
并且，本实施例中，虽然对用于接触连接源漏层的接触部进行说明，但是本发明不限于此，即使在用于连接下层布线和上层布线的接触部也是可以应用的，特别是正如SLEDMOS晶体管一样谋求其高耐压和低导通电阻，由于也应用到用于接触连接下层布线和上层布线(例如，本工艺为3层布线构造，因此是2层布线和3层布线)的接触部，就能达到更加低电阻化。
(第二实施例)
本发明的第二实施例的特征在于在通过形成于覆盖下层布线的层间绝缘膜中的通孔接触上层布线方面，由于上述通孔是不在构成焊盘部的凸形电极下形成，所以可使凸形电极表面平坦化。
并且，通过在上述凸形电极下也形成下层布线，也不会损坏焊盘部周围的平坦性。
以下，边参照图13边说明本发明的半导体器件构成。还有，图13中，虽然介绍将本发明应用于N沟道型SLEDMOS晶体管的一个例子，但是对于其它的晶体管也可以同样形成。
图13中，在上述N沟道型SLEDMOS晶体管的源漏层30(图13中，省去有关漏区侧的构成)上，通过形成于层间绝缘膜55的第1接触孔56形成(第)一层布线57，并在该一层布线57上通过第2接触孔58形成(第)二层布线59，在该二层布线59上通过通孔60形成(第)三层布线61。
而且，在对离开上述通孔60形成区域的区域上延伸的该三层布线61上的钝化膜62进行开口并形成的接触部上，形成金凸形电极63。
这时，上述三层布线61将变成电源线，因而要宽幅形成，跟这种宽幅的布线61接触连接时，以降低接触电阻为目的就需要打开宽大的接触孔，可是例如用0.35μm等的微细化工艺构成各种晶体管的场合，为了各通孔(接触孔)的尺寸都适用最小尺寸，焊盘部的孔径也变成由微细的多个通孔构成。因此，象现有(图15)的一样，如果在金凸形电极18下具有多个微细的通孔15，则该金凸形电极18表面上就会残留台阶差。
因而，本发明中，不在焊盘部形成的金凸形电极63下形成通孔60，由于在离开该金凸形电极63的区域形成通孔60，就没有象现有那样的金凸形电极表面上反映通孔的表面台阶差。从而，能够抑制由金凸形电极63表面台阶差造成TAB等装配时的成品率下降。
即，正如本实施例那样，用0.35μm工艺构成显示显示器驱动用驱动器的各晶体管时，由于各通孔(接触孔)的尺寸适用最小尺寸，所以焊盘部的孔径也象现有的(图15和图16所示)一样由微细的多个通孔15构成。因此，本发明中，对于微细化工艺，由于不在凸形电极下形成通孔，可使凸形电极表面平坦化。
进一步说，由于在不与上层布线(上述三层布线61)接触的焊盘部下的区域也形成了下层布线(上述二层布线59或上述59和上述三层布线57)，在该焊盘部周围没有该下层布线，所以没有产生台阶，不会损坏平坦性。
还有，本实施例中，虽然介绍了应用到具有3层构造半导体器件里的例子，但是进一步也可以应用到多层构造的半导体器件里。
本发明除应用于液晶(LCD)驱动用驱动器或EL驱动用驱动器以外，也可以应用到构成，例如LED显示器、PDP(等离子显示器)、FEED(场致发射显示器)等各种平板显示器的驱动用驱动器里。
第一方面，倘若采用本发明，通过增加接触部的个数，可以实现接触电阻的减少，并降低晶体管的导通电阻。
并且，本发明中具有各种晶体管，在用设计规则上的最小尺寸形成接触孔中，通过对各晶体管的每一个设定最佳接触数，并加以配置，就可以实现接触电阻的减少，并降低晶体管的电阻。
进而，不限于接触连接到源漏层的接触部，由于在用于连接下层布线和上层布线的接触部中也加以应用，就进一步达到低电阻化。
第二方面，倘若采用本发明，因为不在焊盘部形成的凸形电极下形成通孔，所以能使凸形电极表面平坦化。
并且，尽管在不与上层布线接触的焊盘部下的区域上形成下层布线，也可以不会损坏焊盘部周围的平坦性。

Claims (17)

1.一种半导体器件，是在半导体衬底上形成晶体管而构成的，其特征是将用于接触连接下层布线或扩散层和上层布线的接触孔配置成多个列。
2.一种半导体器件，是在半导体衬底上形成第1晶体管和第2晶体管而构成的，其特征是，用于接触连接上述第1晶体管的下层布线或扩散层和上层布线的接触孔，与用于接触连接上述第2晶体管的下层布线或扩散层和上层布线的接触孔的接触形成总数是不同的。
3.根据权利要求2所述的半导体器件，其特征是，对于上述第1晶体管，将用于接触连接下层布线或扩散层和上层布线的接触孔配置成1列；以及
对于上述第2晶体管，将用于接触连接下层布线或扩散层和上层布线的接触孔配置成多个列。
4.根据权利要求2所述的半导体器件，其特征是，上述第2晶体管具有源漏层使其邻接栅电极，该栅电极下方形成有构成沟道的半导体层。
5.根据权利要求4所述的半导体器件，其特征是，在上述第2晶体管的栅电极下方，形成跟上述源漏层同一导电型的低浓度层，使其连到该源漏层并接连上述半导体层。
6.根据权利要求4所述的半导体器件，其特征是，在上述第2晶体管的栅电极下方，在上述半导体表层浅扩展形成跟上述源漏层同一导电型的低浓度层，使其连到该源漏层并接连上述半导体层。
7.根据权利要求1所述的半导体器件，其特征是，上述接触孔是用于将源漏层接触连接于下层布线或扩散层和上层布线的。
8.根据权利要求1所述的半导体器件，其特征是，上述接触孔是用于接触连接于下层布线或扩散层和上层布线的。
9.根据权利要求1所述的半导体器件，其特征是，在上述接触孔中埋入有具有导电性的膜。
10.一种半导体器件，其特征是，具备：
一导电型的半导体内形成的低浓度相反导电型源漏层；
上述低浓度相反导电型源漏层内形成的高浓度相反导电型源漏层；
上述半导体上隔着栅氧化膜形成的栅电极；
形成于上述栅电极下方，并位于上述低浓度相反导电型源漏层间构成沟道的一导电型半导体层；
接触上述源漏层的多个排列的、埋入有具有导电性的膜的接触孔；以及
通过上述接触孔，接触连接于上述源漏层的源漏电极。
11.一种在半导体衬底上形成晶体管而构成的半导体器件的制造方法，其特征是，将用于接触连接下层布线或扩散层和上层布线的接触孔形成为多个列。
12.一种在半导体衬底上形成第1晶体管和第2晶体管而构成的半导体器件的制造方法，其特征是，形成为用于接触连接上述第1晶体管的下层布线或扩散层和上层布线的接触孔，与用于接触连接上述第2晶体管的下层布线或扩散层和上层布线的接触孔的接触形成总数是不同的。
13.根据权利要求12所述的半导体器件的制造方法，其特征是，对于上述第1晶体管，将用于接触连接下层布线或扩散层和上层布线的接触孔配置成1列；以及
对于上述第2晶体管，将用于接触连接下层布线或扩散层和上层布线的接触孔配置成多个列。
14.根据权利要求11所述的半导体器件的制造方法，其特征是，上述接触孔是用于将源漏层接触连接于下层布线或扩散层和上层布线的。
15.根据权利要求11所述的半导体器件的制造方法，其特征是，上述接触孔是用于接触连接于下层布线或扩散层和上层布线的。
16.一种在一导电型的半导体上隔着栅氧化膜形成栅电极而构成的半导体器件的制造方法，其特征是，具备：
向半导体内离子注入相反导电型杂质，形成低浓度相反导电型源漏层的工序；
通过离子注入相反导电型杂质，形成连到上述低浓度相反导电型源漏层间的低浓度相反导电型层的工序；
通过离子注入相反导电型杂质，在上述低浓度的相反导电型源漏层内形成高浓度的相反导电型源漏层的工序；
通过离子注入一导电型杂质，在上述栅电极下方形成隔断上述相反导电型层的一导电型体层的工序；以及
介以覆盖上述栅电极的层间绝缘膜，按多个列形成用于接触连接于上述低浓度相反导电型源漏层或上述高浓度相反导电型源漏层的、埋入有具有导电性的膜的接触孔的工序。
17.根据权利要求11所述的半导体器件的制造方法，其特征是，在上述接触孔内埋入形成具有导电性的膜。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214561A (ja) * 2003-01-08 2004-07-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005347622A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置、回路基板及び電子機器
US7067365B1 (en) * 2005-05-26 2006-06-27 United Microelectronics Corp. High-voltage metal-oxide-semiconductor devices and method of making the same
CN100416780C (zh) * 2005-06-03 2008-09-03 联华电子股份有限公司 高压金属氧化物半导体晶体管元件及其制造方法
CN100423212C (zh) * 2005-06-03 2008-10-01 联华电子股份有限公司 高压金属氧化物半导体晶体管元件及其制造方法
US7683288B2 (en) * 2005-08-12 2010-03-23 Thermatool Corp. System and method of computing the operating parameters of a forge welding machine
US20070095878A1 (en) * 2005-11-03 2007-05-03 Paul Scott Method and system for monitoring and controlling characteristics of the heat affected zone in a weld of metals
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
US20110040605A1 (en) * 2009-08-17 2011-02-17 Geoffrey Prentix Evertz Electronic voting system
JP6252022B2 (ja) 2013-08-05 2017-12-27 セイコーエプソン株式会社 半導体装置
US10002826B2 (en) * 2014-10-27 2018-06-19 Taiwan Semiconductor Manufacturing Company Semiconductor device structure with conductive pillar and conductive line and method for forming the same
JP6921085B2 (ja) * 2015-12-22 2021-08-18 サーマツール コーポレイション ワークピース加熱用の微調整された出力を有する高周波電源システム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256048B2 (ja) 1993-09-20 2002-02-12 富士通株式会社 半導体装置及びその製造方法
JP2681756B2 (ja) 1994-10-31 1997-11-26 株式会社リコー Ｍｏｓ型半導体装置
JP2822951B2 (ja) * 1995-08-28 1998-11-11 日本電気株式会社 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法
JPH09148526A (ja) 1995-11-21 1997-06-06 Seiko Epson Corp 半導体装置及びその製造方法
KR100200700B1 (ko) * 1996-02-29 1999-06-15 윤종용 다층 패드를 구비하는 반도체장치 및 그 제조방법
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3077630B2 (ja) * 1997-06-05 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
JPH113984A (ja) * 1997-06-13 1999-01-06 Hitachi Ltd 半導体集積回路装置
JP2000174268A (ja) 1998-12-03 2000-06-23 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
US6383868B1 (en) * 2000-08-31 2002-05-07 Micron Technology, Inc. Methods for forming contact and container structures, and integrated circuit devices therefrom

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