CN1763959A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。根据本发明，使用具有良好电性特性和应力特性的金属材料作为阻挡金属层，最小化单元区域中形成的存储单元和外围电路区域中形成的晶体管之间的台阶，以及最小化该存储单元中的栅极高度。因此，可有助于后续工艺，可形成高的栅极并且从而可改善该器件的电性特性。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体的是涉及一种半导体器件及其制造方法，其中可减小存储单元与晶体管之间的台阶。
背景技术
在NAND闪存装置的制造工艺中，采用了SAFG(自对准浮动栅，Self-Aligned Floating Gate)方法。这种SAFG方法是一种技术，其中在半导体衬底上依次形成隧道氧化膜和多晶硅层；去除元件隔离区中的多晶硅层和隧道氧化膜；在字线方向上蚀刻该半导体衬底，以在该元件隔离区中形成沟槽；以及用绝缘材料来掩埋所述沟槽，以在对该多晶硅层构成图案的同时形成元件隔离膜。
使用SAFG方法的制造方法会有下列问题。
第一，该SAFG方法在该字线方向是有利的，然而不利的是因为使用现有反应离子蚀刻(RIE)模式，所以很难在位线方向上缩小该器件。也就是，在同时蚀刻具有高台阶的堆叠结构(其由多晶硅1/ONO/多晶硅2/WSi/氮化物/氮氧化物等组成)的工艺中，如果设计规格很小，则很难使用现有技术来蚀刻该堆叠结构。
第二，为了在外围区域中形成晶体管，在去除自对准浮动栅及隧道氧化膜之后，必须再次执行用于形成栅极氧化膜的氧化工艺。
第三，形成控制栅的多晶硅层、使用硬掩模通过蚀刻工艺蚀刻该控制栅的多晶硅层并且随后通过自对准蚀刻模式的方式形成浮动栅的下多晶硅层的工艺具有可使该浮动栅对准的优点。然而，此工艺的缺点在于：因为同时蚀刻数层，所以会因副产物而产生残留物，以及会限制在后清洗工艺中化学制品的选择。
第四，如果通过现有反应离子蚀刻(RIE)方法来蚀刻该浮动栅的多晶硅层，则当由于高台阶而增加蚀刻厚度时，就难以设定目标蚀刻厚度或蚀刻终止时间。因此，在该半导体衬底中会产生蚀刻损坏。并且，因为栅极线之间的间隙变深，所以难以用绝缘材料掩埋于所述栅极线之间。
第五，如果在RIE模式中执行该自对准蚀刻工艺，为了使用间隔氮化膜来保护所述栅极线并形成金属接点(SAC工艺)，需要在氧化物与氮化物间具有高选择比的蚀刻技术。
第六，如果采用SAC工艺，则因为该间隔氮化膜会减少该金属接点的底部的面积，所以难以将电阻降低至目标值。
第七，由于在该外围区域中形成的存储单元及晶体管的结构以及两者间的高度差，而在该外围电路区域中形成相对较厚的层间绝缘膜。因此，在形成接触孔的工艺中，在该外围电路区域中保留该层间绝缘膜。因此，会有无法形成该接触孔的问题。
发明内容
因此，鉴于上述问题而提出本发明，本发明的目的在于提供一种半导体器件及其制造方法，其中采用具有良好电性特性和应力特性的金属材料作为阻挡金属层，最小化形成于单元区域中的存储单元和形成于外围电路区域中的晶体管之间的台阶，并最小化该存储单元中的栅极高度，由此可有助于后续工艺，可形成高的栅极并从而改善该器件的电性特性。
为了达成上述目的，根据本发明的实施例，提供一种半导体器件，包括：层间绝缘膜，其形成于整个表面上及具有形成于其中的镶嵌图案(damascenepattern)；金属层，其形成于该镶嵌图案中；以及阻挡金属层，其形成于该金属层与该层间绝缘膜之间，其中该阻挡金属层系由WN或TiSiN构成。
在以上说明中，TiSiN中氮气的含量比优选为25％-35％。
根据本发明的另一实施例，提供一种半导体器件，包括：元件隔离膜，其形成于半导体衬底的元件隔离区域中，其中该元件隔离膜的顶部高于该半导体衬底突出；栅绝缘膜，其形成于所述元件隔离膜的突出部之间的半导体衬底上；圆柱结构的第一多晶硅层，其形成于所述元件隔离膜的突出部之间的栅绝缘膜上；第二多晶硅层，其形成于该圆柱结构的第一多晶硅层的内壁上，其中该第二多晶硅层形成于该浮动栅的凹部上；金属层，其形成于该第二多晶硅层中；以及源/漏极，其形成于第一多晶硅层的边缘处的半导体衬底上。
在以上说明中，该半导体器件可进一步包括介电膜，其形成于该第一多晶硅层与该第二多晶硅层之间。此时，该介电层可形成于该第二多晶硅层的整个外壁上。
根据本发明的实施例，提供一种半导体器件的制造方法，包括下列步骤：使用绝缘材料在半导体衬底的元件隔离区域中形成顶部突出的元件隔离膜，并且同时形成在有源区域上以开口形状确定浮动栅区域的绝缘膜图案；在该浮动栅区域的半导体衬底上形成栅绝缘膜和第一多晶硅层的堆叠结构，该堆叠结构由该绝缘膜图案和该元件隔离膜的突出部隔离；在包括该第一多晶硅层的整个表面上形成其中确定字线区域的牺牲绝缘膜；依次在包括该牺牲绝缘膜的整个表面上形成介电膜、第二多晶硅层和金属层；允许该介电膜、该第二多晶硅层和该金属层仅保留于该牺牲绝缘膜之间的空间中；去除该牺牲绝缘膜和该绝缘膜图案；以及在该第一多晶硅层的边缘处在半导体衬底上形成源/漏极。
在以上说明中，形成该元件隔离膜及该绝缘膜图案的步骤包括下列步骤：在该半导体衬底上形成衬垫氧化膜和衬垫氮化膜；在位线方向上蚀刻该元件隔离区域的衬垫氮化膜和衬垫氧化膜；在该元件隔离区域的半导体衬底中形成沟槽；在字线方向上蚀刻该衬垫氮化膜和该衬垫氧化膜，以便该衬垫氮化膜仅保留于将要形成浮动栅的区域中；使用绝缘材料来掩埋所述衬垫氮化膜和所述沟槽之间的空间，从而形成该元件隔离膜和该绝缘膜图案；以及去除该衬垫氮化膜和该衬垫氧化膜，以暴露将要形成该浮动栅的区域。
同时，该方法可进一步包括下列步骤：在形成所述沟槽之后，执行氧化工艺，以减轻在所述沟槽的侧壁及底部上产生的蚀刻损坏。
该方法可进一步包括下列步骤：在去除该衬垫氮化膜和该衬垫氧化膜之后，在从该半导体衬底向上突出的部分上蚀刻该元件隔离膜和该绝缘膜图案，以使将要形成该浮动栅的区域变宽。此时，可通过湿法蚀刻工艺蚀刻该元件隔离膜和该绝缘膜图案的突出部分。
该方法可进一步包括下列步骤：在形成该牺牲绝缘膜之前，在包括该第一多晶硅层的整个表面上形成蚀刻终止膜。在此情况中，以与该牺牲绝缘膜相同的图案蚀刻该蚀刻终止膜。
该方法可进一步包括下列步骤：在形成该介电膜之前，通过使用该牺牲绝缘膜作为蚀刻掩模的蚀刻工艺蚀刻该第一多晶硅层，从而形成具有圆柱结构的第一多晶硅层。
该金属层可使用钨来形成。同时，该方法可进一步包括下列步骤：在形成该金属层之前，在包括该第二多晶硅层的整个表面上形成阻挡金属层。该阻挡金属层可使用WN或TiSiN形成。此时，TiSiN中氮气的含量比优选的地设定为25％-35％。此外，优选地在相同腔室中连续形成该阻挡金属层和该金属层。
根据本发明的另一实施例，提供一种半导体器件的制造方法，包括下列步骤：使用绝缘材料在半导体衬底的元件隔离区域中形成顶部突出的元件隔离膜，并且同时形成在单元区域上以开口形状确定浮动栅区域并且在外围电路区域以开口形状确定栅极区域的绝缘膜图案；在该浮动栅区域与栅极区域的半导体衬底上形成栅绝缘膜和第一多晶硅层的堆叠结构，该堆叠结构由该绝缘膜图案和该元件隔离膜的突出部隔离；在包括该第一多晶硅层的整个表面上形成确定字线区域和该栅极区域的牺牲绝缘膜，在包括该牺牲绝缘膜的该单元区域上形成介电膜；依次在包括该牺牲绝缘膜的整个表面上形成第二多晶硅层和金属层；允许该介电膜、该第二多晶硅层和该金属层仅保留于该牺牲绝缘膜之间的空间中；去除该牺牲绝缘膜和该绝缘膜图案；以及在该第一多晶硅层的边缘处的半导体衬底上形成源/漏极。
在以上说明中，形成该元件隔离膜和该绝缘膜图案的步骤包括下列步骤：在该半导体衬底上形成衬垫氧化膜和衬垫氮化膜；蚀刻该元件隔离区域的衬垫氮化膜和衬垫氧化膜；在该元件隔离区域的半导体衬底中形成沟槽；去除在该单元区域的浮动栅区域和该外围区域的栅极区域中的衬垫氮化膜；使用绝缘材料来掩埋所述衬垫氮化膜与所述沟槽之间的空间，从而形成该元件隔离膜和该绝缘膜图案；以及去除该衬垫氮化膜和该衬垫氧化膜，以暴露该浮动栅区域和该栅极区域。
同时，所述栅绝缘膜在该单元区域和该外围电路区域中具有不同厚度。
该方法可进一步包括下列步骤：在形成所述沟槽之后，执行氧化工艺，以减轻在所述沟槽的侧壁及底部上产生的蚀刻损伤。
该方法可进一步包括下列步骤：在去除该衬垫氮化膜和该衬垫氧化膜之后，蚀刻该元件隔离膜的突出部分和该绝缘膜图案，以使将要形成该浮动栅的区域变宽。此时，可通过湿法蚀刻工艺来蚀刻该元件隔离膜的突出部分和该绝缘膜图案。
该方法可进一步包括下列步骤：在形成该牺牲绝缘膜之前，在包括该第一多晶硅层的整个表面上形成蚀刻终止膜。在此情况中，以与该牺牲绝缘膜相同的图案来蚀刻该蚀刻终止膜。
该方法可进一步包括下列步骤：在形成该介电膜之前，通过使用该牺牲绝缘膜作为蚀刻掩模的蚀刻工艺蚀刻该第一多晶硅层，从而按圆柱结构形成第一多晶硅层。
该金属层可使用钨来形成。同时，该方法可进一步包括下列步骤：在形成该金属层之前，在包括该第二多晶硅层的整个表面上形成阻挡金属层。该阻挡金属层可使用WN或TiSiN来形成。在此，TiSiN中氮气的含量比优选地设定为25％-35％。此外，优选地在相同腔室中连续地形成该阻挡金属层和该金属层。
附图说明
图1是用于说明根据本发明实施例的半导体器件的阻挡金属层的剖面图；
图2A和2B是示出TiSiN的电性特性的特性图；
图3是示出根据本发明的半导体器件中的闪存单元区域的布局图；以及
图4至21是用于说明根据本发明实施例的闪存装置的制造方法的剖面图。
具体实施方式
现在，将参照附图说明根据本发明的优选实施例。因为为了使本领域技术人员了解本发明而提供优选实施例，所以可以不同方式来修改这些优选实施例，并且本发明的范围并非局限于稍后说明的优选实施例。此外，附图中，为了便于说明以及清楚起见，夸大各层的厚度及尺寸。相同附图标记用于表示相同或相似部分。同时，在说明一膜位于另一膜或半导体衬底"上″的情况下，所述膜可直接接触所述的另一膜或所述半导体衬底，或者第三膜可介于所述膜与所述另一膜或所述半导体衬底之间。
图1是用于说明根据本发明实施例的半导体器件的阻挡金属层的剖面图。
参照图1，层间绝缘膜104形成于半导体衬底101上，而在该半导体衬底101中形成有下导电层103。镶嵌图案104a(例如，沟槽或通孔)形成于该层间绝缘膜104中。可使用多晶硅或者普通金属材料形成该下导电层103。在此，附图标记102表示下层间绝缘膜。
为了将下导电层103连接至外围元件(未示出)上，可在该镶嵌图案104a中形成金属层106。此时，该金属层106通常用钨形成，然而也可用铜或铝形成。
同时，为了防止由于该金属层106的金属成分扩散至该层间绝缘膜104中而造成电性特性降低，在该金属层106与该层间绝缘膜104之间形成阻挡金属层105。
通常，该阻挡金属层105具有Ti/TiN的堆叠结构。在本发明中，该阻挡金属层105是用WN或TiSiN形成的。其中，TiSiN是具有比Ti/TiN的堆叠结构更好的电性特性和应力特性的材料。可通过控制氮的含量比来控制该TiSiN膜的特定电阻(specific resistance)及应力特性。
图2A和图2B是示出TiSiN的电性特性的特性图。
从图2A可清楚看出，TiSiN膜中氮的含量比越低，则特定电阻越低。
同时，从图2B可看出，当TiSiN膜中氮的含量比约30％时，应力为最低，并且应力特性突然下降约30％。
优选地，如果根据该特性优先考虑特定电阻特性，则最小化氮的含量比，而如果优先考虑应力特性，则将氮的含量比设定为约30％。如果同时考虑特定电阻特性和应力特性，则优选将氮的含量比设定为25％-35％。
即使当用WN形成该阻挡金属层105时，优选的是考虑电性特性和应力特性来设定氮的含量比。
由此，根据本发明，通过用WN或TiSiN形成该阻挡金属层105，可获得优于由Ti/TiN的堆叠结构构成的传统阻挡金属层的电性特性。
现在，将说明采用前述阻挡金属层的闪存装置的制造方法。
图3是示出根据本发明的该半导体器件中的闪存单元区域的布局图。图4至21是用于说明根据本发明实施例的闪存装置的制造方法的剖面图。
参照图4，在半导体衬底201上依次形成衬垫氧化膜202及衬垫氮化膜203。此时，该衬垫氮化膜203的厚度可以按下列方式来决定：使在随后工艺中将要形成的元件隔离膜突出得高于该半导体衬底201。因此，该衬垫氮化膜203的厚度优选地考虑上述事实来决定。例如：该衬垫氮化膜203可形成具有500-1500的厚度。
参照图5，对该衬垫氮化膜203和该衬垫氧化膜202构成图案，以在元件隔离区域中暴露该半导体衬底201，其中元件隔离膜将形成于元件隔离区域中。此时，在该单元区域中，在位线方向上对该衬垫氮化膜203构成图案。在对该衬垫氮化膜203构成图案之后，蚀刻已暴露的半导体衬底201，以形成多个沟槽204。由此，在该单元区域及外围区域的元件隔离区域中形成所述沟槽204。
接下来，再次对该衬垫氮化膜203构成图案。也就是，如图6所示，在该单元区域中，第二次对该衬垫氮化膜203构成图案，以便在字线方向上对该衬垫氮化膜203构成图案。此时，在该外围电路区域中，蚀刻该衬垫氮化膜203，以便晶体管的栅极区具有开口形状。此时，也可蚀刻该衬垫氧化膜202。由此，在字线方向A-A′及位线方向B-B′对该单元区域的衬垫氮化膜203构成图案。在该单元区域中，当在该字线方向上蚀刻该衬垫氮化膜203一次时，就部分暴露该半导体衬底201。
以上说明中，在字线方向A-A′上再次对该单元区域的衬垫氮化膜203构成图案是为了确定在该单元区域中将形成浮动栅的多晶硅层的区域。也就是，在该单元区域中，保留该衬垫氮化膜203的区域成为将形成该闪存的浮动栅的区域。同时，在该外围区域中，保留该衬垫氮化膜203的区域成为将形成该晶体管的栅电极的多晶硅层的区域。
参照图7，为了补偿在用于形成沟槽204的蚀刻工艺中产生蚀刻损坏，氧化沟槽204的侧壁，以形成衬层氧化膜(liner oxide film)205。当由该衬垫氧化膜205覆盖在沟槽204的侧壁及底部上产生的受损层时，可去除该受损层并且该衬层氧化膜205成为元件隔离膜的部分。
参照图8，用绝缘材料掩埋沟槽204，以形成元件隔离膜206。该元件隔离膜206可通过使用高密度等离子体(HDP)氧化物掩埋沟槽204来形成。此时，沉积在该衬垫氮化膜203上的绝缘材料可通过化学机械抛光(CMP)来去除，其中可使用高选择性抛光液(HSS)作为抛光剂。
同时，如图9所示，在该单元区域中，使用绝缘材料来掩埋沟槽204，其中已在位线方向B-B′上对该衬垫氮化膜203构成图案。因此，甚至在该位线方向B-B′上衬垫氮化膜203之间的空间也是使用该元件隔离膜的绝缘材料206来掩埋的。由此，掩埋于衬垫氮化膜203之间的空间中的该元件隔离膜206的绝缘材料成为用以确定在随后工艺中将形成浮动栅的区域的绝缘膜图案。
参照图10，去除该衬垫氮化膜(图8和9中的203)。当去除该衬垫氮化膜(图8和9中的203)时，保留该元件隔离膜206，以便突出部206a高于该半导体衬底201突出。此外，在该单元区域中，该绝缘材料层(图9中的206)在该位线方向上保留于该半导体衬底201上。其保留为绝缘膜图案的形式，其中在该绝缘膜图案中以开口形状确定该浮动栅区域。
即使在该外围电路区域中也具有相同情况。也就是，虽然未显示于图中，但是该绝缘材料层甚至保留于该外围区域的有源区域上，并且保留为绝缘膜图案的形式，其中在该绝缘膜图案中以开口形状确定该晶体管的栅极区。
参照图11，以给定厚度蚀刻该元件隔离膜206的突出部206a，其中突出部206a高于该半导体衬底201突出。该元件隔离膜206的突出部206a可通过湿法蚀刻工艺来蚀刻。在该湿法蚀刻工艺中，可用氟基溶液作为蚀刻剂。
由此，使该元件隔离膜206的突出部206a的宽度变窄并使其高度变低。此时，如图12所示，使在该单元区域中在位线方向B-B′上保留的绝缘材料206的宽度变窄并且也使其高度变低。由此，如果使该元件隔离膜206的突出部206a的宽度变窄并使相邻突出部206a的距离变宽，则增加了其中将形成浮动栅的多晶硅层的面积。
同时，在蚀刻该元件隔离膜206的突出部206a的流程中，也去除保留在该半导体衬底201的上衬垫氧化膜(图11中的202)。
参照图13，在突出部206a间的半导体衬底201上依次形成栅绝缘膜207和第一多晶硅层208。将对此进行更详细地说明。在突出部206a间的半导体衬底201上形成栅绝缘膜207。在以充分掩埋突出部206a间的空间的方式在整个表面上形成多晶硅层之后，通过CMP剥离该衬垫氮化膜203上的多晶硅层，以便第一多晶硅层208只保留在突出部206a之间的空间中。
此时，在该单元区域中形成的栅绝缘膜207成为该闪存单元的隧道氧化膜，而在外围区域中形成的栅绝缘膜207成为该晶体管的栅极氧化膜。由于隧道氧化膜和栅极氧化膜具有极为不同的厚度，所以优选通过不同工艺来形成。由此，在该本领域中以不同工艺形成隧道氧化膜和栅极氧化膜是公知的。从而省略其说明。
同时，如图14所示，通过在半导体衬底201上保留元件隔离膜206的突出部206a和绝缘材料206的方式，使该单元区域的第一多晶硅层208在位线方向B-B′和字线方向上彼此隔离。因此，即使没有进一步的构成图案的工艺，也可使用第一多晶硅层208作为浮动栅。
此外，第一多品硅层208的边缘叠置形成于该元件隔离膜206上，并且即使在位线方向B-B′上也形成为窄的距离。从而，可最大化第一多晶硅层208的面积。
通过以上方法，当在该元件隔离区域中形成该元件隔离膜206时，可在该半导体衬底201上形成在字线方向A-A′及该位线方向B-B′上彼此隔离的第一多晶硅层208。该方法称为自对准浮动栅(SAFG)工艺。
此时，形成于单元区域中的第一多晶硅层208用于形成闪存单元的浮动栅，而形成于外围区域中的第一多晶硅层208用于形成晶体管的栅极。
参照图15，在包括第一多晶硅层208的整个表面上依次形成蚀刻终止膜209及牺牲绝缘膜210。此时，该牺牲绝缘膜210用于确定在随后工艺中将形成第二多晶硅层的区域。此外，将在随后工艺中形成的第二多晶硅层的厚度是根据该牺牲绝缘膜210的厚度决定的。因此，优选的是考虑上述事实来设定该牺牲绝缘膜210的厚度。
同时，该蚀刻终止膜209用于防止在随后蚀刻工艺中蚀刻下面的元件(例如，多晶硅层)。然而，如果在蚀刻该牺牲绝缘膜210时控制与下面元件相对的蚀刻选择比，则可省略该蚀刻终止膜209。
以下，为了便于理解，将参照图3的布局图中沿位线方向的线B-B′的剖面图进行说明。因此，随后图中并未示出元件隔离膜。
参照图16，通过使用栅掩模(gate mask)的蚀刻工艺对该牺牲绝缘膜210构成图案。此时，如果形成该蚀刻终止膜209，则该蚀刻终止膜209用作蚀刻终止层。在蚀刻该牺牲绝缘膜210之后，额外地蚀刻该蚀刻终止膜209。由此，在该单元区域中，从中蚀刻该牺牲绝缘膜210的区域成为将形成控制栅的区域。
参照图17，通过使用牺牲绝缘膜210作为蚀刻掩模的蚀刻工艺将单元区域中的第一多晶硅层208的暴露部分蚀刻给定厚度。因此，该单元区域的第一多晶硅层208形成为具有凹状。因为该表面面积增加，所以可增加该闪存单元的耦合率(coupling ratio)。
此工艺可以仅在单元区域中执行，并且甚至可同时在外围电路区域中执行。
参照图18，在单元区域中形成介电膜211。此时，如果即使在该外围区域中也形成该介电膜211，则将要在随后工艺中形成的多晶硅层与该第一多晶硅层208电性隔离。可形成与该闪存单元相同的结构。因此，仅在该单元区域中形成该介电膜211，以便将要在随后工艺中形成的多晶硅层与该第一多晶硅层208可在该外围区域中电性连接。
该介电膜211可形成为具有ONO(氧化物-氮化物-氧化物)结构。
参照图19，在该单元区域及该外围区域的整个表面上形成控制栅的第二多晶硅层212。在该第二多晶硅层212上形成金属层214。
以上说明中，第二多晶硅层212优选地形成具有可达到以下程度的厚度，即第二多晶硅层212可形成为凹状，同时由牺牲绝缘膜210维持台阶而没有完全掩埋牺牲绝缘膜210之间的空间。例如，第二多晶硅层212可形成具有300-1000的厚度。
同时，因为第二多晶硅层212形成于单元区域中的具有凹状的第一多晶硅层208上，所以第一多晶硅层208和第二多晶硅层212即使在第一多晶硅层208的侧壁上也会交叠。因此，可增加该闪存单元的整个耦合率。此外，在该外围电路区域中，因为形成第二多晶硅层212而没有形成介电膜211，所以可使第二多晶硅层212与第一多晶硅层208直接接触。因此，第一多晶硅层208和第二多晶硅层212成为晶体管的栅极。
同时，该金属层214优选地用钨来形成。在此情况中，优选地，阻挡层213形成于金属层214与第二多晶硅层212之间。该阻挡层213优选地使用WN或TiSiN形成。
如果该阻挡层213用WN来形成，则可以按以下方式形成，即当通过在钨沉积中供应含氮气体(例如，NH3或N2)来沉积WN时，停止供应含氮气体并形成钨层。此时，控制含氮气体的供应时间，以便使WN沉积具有约10-50的厚度。此外，钨优选地形成为具有可完全掩埋牺牲绝缘膜210之间的空间的厚度，优选为500-2000的厚度。
如果使用TiSiN来形成阻挡层213，则在首先沉积TiSiN而同时仅更换该沉积装置中的供应气体之后，可直接就地形成金属层214，而不需要破坏真空或时间延迟。如果用TiSiN形成该阻挡层213，则可形成为具有20-200的厚度。如参照图2A和2B所述，通过控制N2的含量比来控制特定电阻或应力特性。
参照图20，去除牺牲绝缘膜210上的金属层214、阻挡层213和第二多晶硅层212，以便第二多晶硅层212、阻挡层213和金属层214仅保留牺牲绝缘膜210之间的空间中。此工艺可以按以下方式来执行，即由CMP抛光金属层214、阻挡层213和第二多晶硅层212，直到暴露包含于单元区域的介电膜211或外围区域的牺牲绝缘膜210中的绝缘膜的表面为止。
此时，该抛光工艺可以按以下方式来执行，即当抛光金属层214和阻挡层213时，将第二多晶硅层212用作第一蚀刻终止膜，抛光金属层214和阻挡层213并且然后执行过度抛光，以抛光至第二多晶硅层212。同时，当抛光第二多晶硅层212时，优选的是确保最大抛光选择比，以便防止在金属层214中发生抛光损失(碟状(dishing)或腐蚀(erosion))。
由此，在单元区域中，由牺牲绝缘膜210以预定固案隔离金属层214、阻挡层213和第二多晶硅层212。它们成为闪存单元的控制栅。而且，在该外围区域中，金属层214、阻挡层213、第二多晶硅层212和第一多晶硅层208成为晶体管的栅电极。
参照图21，去除所有保留在第一多晶硅层208之间的半导体衬底201上的材料。然后，将杂质注入已暴露的半导体衬底201的有源区域中，从而形成源/漏极215。此时，即使在外围区域中，将杂质注入在去除绝缘材料时所暴露的半导体衬底201中，从而形成晶体管的源/漏极。由此，在单元区域中形成闪存单元并且在外围电路区域中形成晶体管。
除了大致以该介电膜211的厚度产生的台阶之外，可发现在已完成的闪存单元和晶体管中很少产生台阶。如果在移除位于牺牲绝缘膜210上的介电膜211之后，则可使闪存单元和晶体管的台阶相同。
此外，因为该控制栅形成于第一多晶硅层208的凹部中，所以可减小闪存单元的整个高度。由于金属层214也形成于第二多晶硅层212的凹部中，可进一步减小整个高度。这使得可更容易实施随后工艺。
而且，不仅在抛光工艺(非蚀刻工艺)中执行用于形成控制栅的图案化工艺，而且事先对第一多晶硅层208构成图案。因此，可仅抛光金属层214和第二多晶硅层212。因此，可减少该图案化工艺的蚀刻负担，并且可防止由蚀刻副产物产生残余物。
同时，在由随后工艺在整个表面上形成层间绝缘膜之后，形成接触孔，并且用导电材料来掩埋该接触孔，以形成接触插塞(contact plug)。随着第二多晶硅层212的侧壁由介电膜211包围而执行此工艺。因此，可防止在第二多晶硅层212的侧壁上产生蚀刻损坏或防止第二多晶硅层212与接触插塞接触。也就是，在本发明中，介电膜211甚至用作第二多晶硅层212的绝缘膜间隔器。
如上所述，根据本发明，使用具有良好电性及应力特性的金属材料作为阻挡金属层，最小化形成于单元区域中的存储单元和形成于外围电路区域中的晶体管之间的台阶，并且最小化存储单元的高度。因此，本发明具有以下优点：便于随后工艺，可解决由于形成高栅极而造成的问题，以及可改善该器件的电性特性。
虽然参照优选实施例进行了上述说明，但是值得理解的是，在不脱离本发明和所附权利要求的精神和范围的情况下，本领域技术人员可对本发明进行改变和修改。

Claims (30)

1.一种半导体器件，包括：
层间绝缘膜，其形成于整个表面上并具有形成于其中的镶嵌图案；
金属层，其形成于该镶嵌图案中；以及
阻挡金属层，其形成于该金属层与该层间绝缘膜之间，其中该阻挡金属层由WN或TiSiN构成。
2.如权利要求1所述的半导体器件，其中TiSiN中氮的含量比为25％-35％。
3.一种半导体器件，包括：
元件隔离膜，其形成于半导体衬底的元件隔离区域中，其中该元件隔离膜的顶部高于该半导体衬底突出；
栅绝缘膜，其形成于所述元件隔离膜的突出部之间的半导体衬底上；
圆柱结构的第一多晶硅层，其形成于所述元件隔离膜的突出部之间的栅绝缘膜上；
第二多晶硅层，其形成于该圆柱结构的第一多晶硅层的内壁上，其中该第二多晶硅层形成于浮动栅的凹部上；
金属层，其形成于该第二多晶硅层中；以及
源/漏极，其形成于第一多晶硅层的边缘处的半导体衬底上。
4.如权利要求3所述的半导体器件，还包括介电膜，其形成于该第一多晶硅层与该第二多晶硅层之间。
5.如权利要求4所述的半导体器件，其中该介电膜形成于该第二多晶硅层的整个外壁上。
6.一种半导体器件的制造方法，包括下列步骤：
(a)使用绝缘材料在半导体衬底的元件隔离区域中形成顶部突出的元件隔离膜，并且同时形成在有源区域上以开口形状确定浮动栅区域的绝缘膜图案；
(b)在该浮动栅区域的半导体衬底上形成栅绝缘膜和第一多晶硅层的堆叠结构，所述堆叠结构由该绝缘膜图案和该元件隔离膜的突出部隔离；
(c)在包括该第一多晶硅层的整个表面上形成其中确定字线区域的牺牲绝缘膜；
(d)依次在包括该牺牲绝缘膜的整个表面上形成介电膜、第二多晶硅层和金属层；
(e)允许该介电膜、该第二多晶硅层和该金属层仅保留于该牺牲绝缘膜之间的空间中；
(f)去除该牺牲绝缘膜和该绝缘膜图案；以及
(g)在该第一多晶硅层的边缘处在半导体衬底上形成源/漏极。
7.如权利要求6所述的方法，其中形成该元件隔离膜及该绝缘膜图案的步骤(a)包括下列步骤：
(a-1)在该半导体衬底上形成衬垫氧化膜和衬垫氮化膜；
(a-2)在位线方向上蚀刻该元件隔离区域的衬垫氮化膜和衬垫氧化膜；
(a-3)在该元件隔离区域的半导体衬底中形成沟槽；
(a-4)在字线方向上蚀刻该衬垫氮化膜和该衬垫氧化膜，以便该衬垫氮化膜仅保留于将要形成浮动栅的区域中；
(a-5)使用绝缘材料来掩埋所述衬垫氮化膜和所述沟槽之间的空间，从而形成该元件隔离膜和该绝缘膜图案；以及
(a-6)去除该衬垫氮化膜和该衬垫氧化膜，以暴露将要形成该浮动栅的区域。
8.如权利要求7所述的方法，还包括下列步骤：在形成所述沟槽之后，执行氧化工艺，以减轻在所述沟槽的侧壁及底部上产生的蚀刻损坏。
9.如权利要求7所述的方法，还包括下列步骤：在去除该衬垫氮化膜和该衬垫氧化膜之后，在从该半导体衬底向上突出的部分上蚀刻该元件隔离膜和该绝缘膜图案，以使将要形成该浮动栅的区域变宽。
10.如权利要求9所述的方法，其中通过湿法蚀刻工艺来蚀刻该元件隔离膜和该绝缘膜图案的突出部分。
11.如权利要求6所述的方法，还包括下列步骤：在形成该牺牲绝缘膜之前，在包括该第一多晶硅层的整个表面上形成蚀刻终止膜，其中以与该牺牲绝缘膜相同的图案蚀刻该蚀刻终止膜。
12.如权利要求6所述的方法，还包括下列步骤：在形成该介电膜之前，通过使用该牺牲绝缘膜作为蚀刻掩模的蚀刻工艺蚀刻该第一多晶硅层，从而按圆柱结构形成该第一多晶硅层。
13.如权利要求6所述的方法，其中该金属层是使用钨形成的。
14.如权利要求6所述的方法，还包括下列步骤：在形成该金属层之前，在包括该第二多晶硅层的整个表面上形成阻挡金属层。
15.如权利要求14所述的方法，其中该阻挡金属层是使用WN或TiSiN形成的。
16.如权利要求15所述的方法，其中TiSiN中氮气的含量比为25％-35％。
17.如权利要求14所述的方法，其中该阻挡金属层和该金属层是在相同腔室中连续形成的。
18.一种半导体器件的制造方法，包括下列步骤：
(a)使用绝缘材料在半导体衬底的元件隔离区域中形成顶部突出的元件隔离膜，并且同时形成在单元区域上以开口形状确定浮动栅区域并且在外围电路区域以开口形状确定栅极区域的绝缘膜图案；
(b)在该浮动栅区域与栅极区域的半导体衬底上形成栅绝缘膜和第一多晶硅层的堆叠结构，所述堆叠结构由该绝缘膜图案和该元件隔离膜的突出部隔离；
(c)在包括该第一多晶硅层的整个表面上形成其中确定字线区域和该栅极区域的牺牲绝缘膜；
(d)在包括该牺牲绝缘膜的该单元区域上形成介电膜；
(e)依次在包括该牺牲绝缘膜的整个表面上形成第二多晶硅层和金属层；
(f)允许该介电膜、该第二多晶硅层和该金属层仅保留于该牺牲绝缘膜之间的空间中；
(g)去除该牺牲绝缘膜和该绝缘膜图案；以及
(h)在该第一多晶硅层的边缘处的半导体衬底上形成源/漏极。
19.如权利要求18所述的方法，其中形成该元件隔离膜和该绝缘膜图案的步骤(a)包括下列步骤：
(a-1)在该半导体衬底上形成衬垫氧化膜和衬垫氮化膜；
(a-2)蚀刻该元件隔离区域的衬垫氮化膜和衬垫氧化膜；
(a-3)在该元件隔离区域的半导体衬底中形成沟槽；
(a-4)去除在该单元区域的浮动栅区域和该外围区域的栅极区域中的衬垫氮化膜；
(a-5)使用绝缘材料来掩埋所述衬垫氮化膜与所述沟槽之间的空间，从而形成该元件隔离膜和该绝缘膜图案；以及
(a-6)去除该衬垫氮化膜和该衬垫氧化膜，以暴露该浮动栅区域和该栅极区域。
20.如权利要求18所述的方法，其中所述栅绝缘膜在该单元区域和该外围电路区域中具有不同厚度。
21.如权利要求19所述的方法，还包括下列步骤：在形成所述沟槽之后，执行氧化工艺，以便减轻在所述沟槽的侧壁及底部上产生的蚀刻损伤。
22.如权利要求19所述的方法，还包括下列步骤：在去除该衬垫氮化膜和该衬垫氧化膜之后，蚀刻该元件隔离膜的突出部分和该绝缘膜图案，以使将要形成该浮动栅的区域变宽。
23.如权利要求22所述的方法，其中通过湿法蚀刻工艺来蚀刻该元件隔离膜的突出部分和该绝缘膜图案。
24.如权利要求18所述的方法，还包括下列步骤：在形成该牺牲绝缘膜之前，在包括该第一多晶硅层的整个表面上形成蚀刻终止膜，其中以与该牺牲绝缘膜相同的图案蚀刻该蚀刻终止膜。
25.如权利要求18所述的方法，还包括下列步骤：在形成该介电膜之前，通过使用该牺牲绝缘膜作为蚀刻掩模的蚀刻工艺蚀刻该单元区域的第一多晶硅层，从而按圆柱结构形成该单元区域的第一多晶硅层。
26.如权利要求18所述的方法，其中该金属层是使用钨形成的。
27.如权利要求18所述的方法，还包括下列步骤：在形成该金属层之前，在包括该第二多晶硅层的整个表面上形成阻挡金属层。
28.如权利要求27所述的方法，其中该阻挡金属层是使用WN或TiSiN形成的。
29.如权利要求28所述的方法，其中TiSiN中氮气的含量比为25％-35％。
30.如权利要求28所述的方法，其中该阻挡金属层和该金属层是在相同腔室中连续形成的。
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