TWI252512B - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TWI252512B
TWI252512B TW093138675A TW93138675A TWI252512B TW I252512 B TWI252512 B TW I252512B TW 093138675 A TW093138675 A TW 093138675A TW 93138675 A TW93138675 A TW 93138675A TW I252512 B TWI252512 B TW I252512B
Authority
TW
Taiwan
Prior art keywords
film
insulating film
forming
region
polysilicon layer
Prior art date
Application number
TW093138675A
Other languages
English (en)
Other versions
TW200614335A (en
Inventor
Cheol-Mo Jeong
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040084179A external-priority patent/KR100671583B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Application granted granted Critical
Publication of TWI252512B publication Critical patent/TWI252512B/zh
Publication of TW200614335A publication Critical patent/TW200614335A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1252512 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置及其製造方法，以及更 特別地係有關於一種半導體裝置其製造方法，其中可減少記 憶體單元與電晶體間之步驟（step)。 【先前技術】
在一 NAND快閃記憶體裝置之製程中，使用一自行對準 浮動閘（Self-Aligned Floating Gate, SAFG)方法。此 SAFG 方法係一種技術，其中在一半導體基板上依序形成一通道氧 化膜及一多晶矽層；去除在一元件隔離區中之多晶矽層及通 道氧化膜；朝著一字元線方向蝕刻該半導體基板，以在該元 件隔離區中形成溝槽；以及使用一絕緣材料來掩埋該等溝 槽，以形成一元件隔離膜，同時圖案化該多晶矽層。 使用SAFG方法之製造方法會有下列問題。 第一，該S A F G方法在該字元線方向係有利的，然而缺 點在於因爲使用一現存反應離子蝕刻（RIE)模式，所以很難 在一位元線方向上縮小該裝置。亦即，在同時蝕刻具有大間 隔之堆疊結構（多晶矽1/0N0/多晶矽2/WSi/氮化物/氮氧化 物等所組成）的製程中，如果設計規格係小的話，則很難使 用現存技術來蝕刻該堆疊結構。 第二，爲了在周邊區域中形成電晶體，在去除自行對準 浮動聞及通道氧化膜之後，必須再次實施一用以形成閘極氧 化膜之氧化製程。 第三，形成一控制閘之多晶矽層、藉由蝕刻製程使用一 1252512 硬式光罩蝕刻該控制閘之多晶矽層、及然後藉由自行蝕刻模 式形成一浮動閘之下多晶矽層的製程具有可使該浮動閘對 準之優點。然而，此製程之缺點在於：因爲同時蝕刻數層， 所以會因副產物而產生殘留物，以及會限制在後清洗製程中 化學處理方式之選擇。 第四，如果藉由現存反應離子蝕刻（RIE)方法來鈾刻該 浮動閘之多晶矽層，則當由於高間隔而增加蝕刻厚度時，會 很難設定一目標飩刻厚度或一蝕刻終止時間。因此，在該半 導體基板中會產生蝕刻損壞。並且，因爲閘極線間之間隙變 深，所以很難以該絕緣材料來掩埋該等閘極線間之間隙。 第五，如果在RIE模式中實施該自行對準蝕刻製程，需 要在氧化物與氮化物間具有高選擇比之蝕刻技術，以便使用 一間隔氮化膜來保護該等閘極線及形成一金屬接點（自行對 準接點（SAC)製程）。 第六，如果使用該SAC製程，則因爲該間隔氮化膜會 減少該金屬接點之底部的面積，所以很難將電阻降低至一目 標値。 第七，由於在該周邊區域中所形成之記憶體單元及電晶 體之結構以及其間之高度差’而在該周邊電路中形成一相對 厚之內層絕緣膜。因此，在形成接觸孔之製程中，在該周邊 電路區域中保留該內層絕緣膜。因此，會有無法形成該接觸 孔之問題。 【發明內容】 因此，有鑑於上述問題而提出本發明，以及本發明之一 -6- 1252512 目的在於提供一種半導體裝置及其製程方法，其中使用一具 有好的電性特性及應力特性之金屬材料以作爲一阻障金屬 層，最小化一單元區域中所形成之一記憶體單元與一周邊電 路區域中所形成之一電晶體間之間隔，以及最小化該記憶體 單元中之閘極高度，藉此可有助於一隨後製程，可形成高的 閘極，以及因而可改善該裝置之電性特性。 爲了達成上述目的，依據本發明之一實施例，提供一種 半導體裝置，包括：一內層絕緣膜，其形成於整個表面上及 具有形成於其中之一鑲嵌圖案（damascene pattern); —金屬 層，形成於該鑲嵌圖案中；以及一阻障金屬層，其形成該金 屬層與該內層絕緣膜之間，其中該阻障金屬層係由WN或 TiSiN所構成。 在上述中，TiSiN中氮之含量比率最好是25 %至35%。 依據本發明之另一實施例，提供一種半導體裝置，包 括：一元件隔離膜，其形成於一半導體基板之一元件隔離區 域中，其中該元件隔離膜之頂部突出高於該半導體基板；一 閘極絕緣膜，其形成於該等元件隔離膜間之突出部間的半導 體基板上；一^具有圓筒結構之第一*多晶砂層’其形成於該寺 元件隔離膜間之閘極絕緣膜上；一第二多晶矽層，其形成於 該具有圓筒結構之第一多晶矽層的內壁上，其中該第二多晶 矽層係形成於該浮動閘之凹部上；一金屬層’其形成於該第 二多晶矽層中；以及源極/汲極，其形成於該等第一多晶矽 層之邊緣處的半導體基板上。 在上述中，該半導體裝置可進一步包括：一介電膜，其 -7- 1252512 形成於該第一多晶矽層與該第二多晶矽層之間。在此，該介 電層可形成於該第二多晶矽層之整個外壁上。 依據本發明之一實施例，提供一種製造半導體裝置之方 法，包括下列步驟：使用一絕緣材料在一半導體基板之一元 件隔離區域中形成一具有突出頂部之元件隔離膜，及同時形 成一絕緣膜圖案，其在一主動區域上以一開口形狀來界定一 浮動閘區域；在該浮動閘區域之半導體基板上形成一具有一 閘極絕緣膜及一第一多晶矽層之堆疊結構，其係藉由該絕緣 膜圖案及該元件隔離膜之突出部來隔離；在整個表面（包括 該第一多晶矽層）上形成一犧牲絕緣膜，在該犧牲絕緣膜中 界疋有一字兀線區域；依序在該整個表面（包括該犧牲絕緣 膜）上形成一介電膜、一第二多晶矽層及一金屬層；允許該 介電膜、該第二多晶矽層及該金屬層只保留於該等犧牲絕緣 膜間之間隔中；去除該等犧牲絕緣膜及該絕緣膜圖案；以及 在該第一多晶矽層之邊緣處的半導體基板上形成源極/汲 極。 在上述中，形成該元件隔離膜及該絕緣膜圖案之步驟包 括下列步驟：在該半導體基板上形成一墊氧化膜及一墊氮化 膜；朝一位元線方向蝕刻該元件隔離區域之墊氮化膜及墊氧 化膜；在該元件隔離區域之半導體基板中形成複數個溝槽； 朝一字元線方向飩刻該墊氮化膜及該墊氧化膜，以便該墊氮 化膜只保留於一浮動蘭所要形成之區域中；使用一絕緣材料 來掩埋該等墊氮化膜與該等溝槽間之間隔，因而形成該元件 隔離膜及該絕緣膜圖案；以及去除該墊氮化膜及該墊氧化 -8- 1252512 膜，以暴露該浮動閘所要形成之區域。 同時’該方法可進一步包括下列步驟：在形成該等溝槽 之後’實施一氧化製程，以便減輕在該等溝槽之側壁及底部 上所產生之蝕刻損壞。 該方法可進一步包括下列步驟：在去除該墊氮化膜及該 墊氧化膜之後’在從該半導體基板向上突出之部分上蝕刻該 元件隔離膜及該絕緣膜圖案，以便使該浮動閘所要形成之區 域變寬。在此，可藉由濕式蝕刻製程來蝕刻該元件隔離膜及 該絕緣膜圖案之突出部分。 該方法可進一步包括下列步驟：在形成該犧牲絕緣膜之 前，在該整個表面（包括該第一多晶矽層）上形成一蝕刻終止 膜。在此情況中，以相同於該犧牲絕緣膜之圖案來蝕刻該飩 刻終止膜。 該方法可進一步包括下列步驟：在形成該介電膜之前， 使用該犧牲絕緣膜作爲一蝕刻罩幕藉由一蝕刻製程蝕刻該 第一多晶矽層，因而形成具有一圓筒結構之第一多晶矽層。 該金屬層可使用鎢來形成。同時，該方法可進一步包括 下列步驟：在形成該金屬層之前，在該整個表面（包括該第 二多晶矽層）上形成一阻障金屬層。該阻障金屬層可使用WN 或TiSiN來形成。在此，TiSiN中氮之含量比率最好是設定 爲25 %至35%。再者，最好是在相同反應室中連續地形成該 阻障金屬層及該金屬層。 依據本發明之另一實施例’提供一種製程半導體裝置之 方法，包括下列步驟：使用一絕緣材料在一半導體基板之一 -9- 1252512 元件隔離區域中形成一具有突出頂部之元件隔離膜，及同時 形成一絕緣膜圖案，其在一單元區域中以一開口形狀來界定 一浮動閘區域及在一周邊電路區域中以一開口形狀來界定 一閘極區域；在該浮動閘區域及閘極區域之半導體基板上形 成一具有一閘極絕緣膜及一第一多晶矽層之堆疊結構，其係 藉由該絕緣膜圖案及該元件隔離膜之突出部來隔離；在整個 表面（包括該第一多晶矽層）上形成一犧牲絕緣膜，在該犧牲 絕緣膜中界定有一字元線區域及該閘極區域；在該單元區域 (包括該犧牲絕緣膜）上形成一介電膜；依序在該整個表面（包 括該犧牲絕緣膜）上形成一第二多晶矽層及一金屬層；允許 該介電膜、該第二多晶矽層及該金屬層只保留於該等犧牲絕 緣膜間之間隔中；去除該等犧牲絕緣膜及該絕緣膜圖案；以 及在該第一多晶矽層之邊緣處的半導體基板上形成源極/汲 極。 在上述中，形成該元件隔離膜及該絕緣膜圖案之步驟包 括下列步驟：在該半導體基板上形成一墊氧化膜及一墊氮化 膜；蝕刻該元件隔離區域之墊氮化膜及墊氧化膜；在該元件 隔離區域之半導體基板中形成複數個溝槽；去除在該單元區 域之浮動閘區域及該周邊區域之閘極區域中之墊氮化膜；使 用一絕緣材料來掩埋該等墊氮化膜與該等溝槽間之間隔，因 而形成該元件隔離膜及該絕緣膜圖案；以及去除該墊氮化膜 及該墊氧化膜，以暴露該浮動閘區域及該閘極區域。 同時，該等閘極絕緣膜在該單元區域及該周邊電路區域 中具有不同之厚度。 -10- 1252512 該方法可進一步包括下列步驟：在形成該等溝槽之後， 實施一氧化製程，以便減輕在該等溝槽之側壁及底部上所產 生之蝕刻損壞。 該方法可進一步包括下列步驟：在去除該墊氮化膜及該 墊氧化膜之後，鈾刻該元件隔離膜及該絕緣膜圖案之突出部 分，以便使該浮動閘所要形成之區域變寬。在此，可藉由濕 式蝕刻製程來鈾刻該元件隔離膜及該絕緣膜圖案之突出部 分。 該方法可進一步包括下列步驟：在形成該犧牲絕緣膜之 前，在該整個表面（包括該第一多晶矽層）上形成一触刻終止 膜。在此情況中，以相同於該犧牲絕緣膜之圖案來鈾刻該蝕 刻終止膜。 該方法可進一步包括下列步驟：在形成該介電膜之前， 使用該犧牲絕緣膜作爲一蝕刻罩幕藉由一鈾刻製程蝕刻該 第一多晶矽層，因而形成具有一圓筒結構之第一多晶矽層。 該金屬層可使用鎢來形成。同時，該方法可進一步包括 下列步驟：在形成該金屬層之前，在該整個表面（包括該第 二多晶矽層）上形成一阻障金屬層。該阻障金屬層可使用WN 或TiSiN來形成。在此，TiSiN中氮之含量比率最好是設定 爲2 5 %至3 5 %。再者，最好是在相同反應室中連續地形成該 阻障金屬層及該金屬層。 【實施方式】 現在，將配合所附圖式來描述依據本發明之較佳實施 例。因爲要使熟習該項技藝之一般人士能瞭解本發明而提供 -11- 1252512 較佳實施例，所以可以不同方式來修改該等較佳實施例，以 及本發明之範圍並非局限於稍後所描述的較佳實施例。再 者，在圖式中，爲了便於說明及澄明而誇大每一層之厚度及 尺寸。相同元件符號係用以識別相同或相似部分。同時，如 果描述一膜位於另一膜或一半導體基板”上”，該膜可直接接 觸該另一膜或該半導體基板，或者一第三膜可介於該膜與該 另一膜或該半導體基板之間。 第1圖係用以說明依據本發明之一實施例的一半導體裝 置之阻障金屬層的剖面圖。 參考第1圖，一內層絕緣膜1 04係形成於一半導體基板 101上，而在該半導體基板101中形成有一下導電層103。 一鑲嵌圖案1 0 4 a (例如：溝槽或孔洞）係形成於該內層絕緣膜 1〇4中。該下導電層103可使用多晶矽或一般金屬材料來形 成。在此，元件符號102表示一下內層絕緣膜。 一金屬層106係形成於該鑲嵌圖案l〇4a中，以便將該 下導電層103連接至周邊元件（未顯示）。在此，該金屬層ι〇6 通常使用鎢來形成，然而亦可使用銅或鋁來形成。 同時’爲了防止該金屬層106之金屬成分擴散至該內層 絕緣膜104而造成電性特性之降低，在該金屬層ι〇6與該內 層絕緣膜104之間形成一阻障金屬層105。
通常’該阻障金屬層105具有一 Ti/TiN之堆疊結構。 在本發明中’該阻障金屬層105係使用WN或TiSiN所形成。 其中’ TiSiN係一具有比Ti/TiN之疊堆結構好的電性特性及 應力特性之材料。可藉由控制氮的含量比率來控制該TiSiN 1252512 膜之特定電阻及應力特性。 第2A及2B圖係顯示TiSiN之電性特性的特性圖。 從第2A圖可清楚看出該TiSiN膜中之氮的含量比率越 低，則該特定電阻越低。 同時，從第2B圖可看出當該TiSiN膜中之氮的含量比 率約30%時，應力爲最低，以及該應力特性突然下降約3〇%。 最好是如果優先考慮一特定電阻特性，則依據該特性最 小化氮之含量，以及如果優先考慮該應力特性，則將氮之含 量設定爲約30%。如果同時考慮該特定電阻特性及該應力特 性，則最好將氮之含量設定爲2 5 %至3 5 %。 即使當該阻障金屬層1 05使用WN來形成時，最好是考 慮該電性特性及應力特性來設定氮之含量。 就以這一點而論，依據本發明，藉由使用WN或TiSiN 來形成該阻障金屬層105，可獲得比Ti/TiN之堆疊結構所構 成之傳統阻障金屬層好之電性特性。 現在，將描述使用前述阻障金屬層之一製造該快閃記憶 體裝置的方法。 第3圖係顯示依據本發明在該半導體裝置中之快閃記憶 體單元區域的佈局圖。第4至21圖係用以說明依據本發明 之一實施例的一製造快閃記憶體裝置之方法的剖面圖。 參考第4圖，在一半導體基板201上依序形成一墊氧化 膜202及一墊氮化膜203。在此，該墊氮化膜203之厚度可 以下列方式來決定：使在一隨後製程中所要形成之一元件隔 離膜突出高於該半導體基板201。因此，該墊氮化膜203之 1252512 厚度最好是考慮上述事實來決定。例如：該墊氮化膜203可 形成具有500A- 1 500A之厚度。 參考第5圖，圖案化該墊氮化膜203及該墊氧化膜202, 以在元件隔離區域中暴露該半導體基板20 1，其中元件隔離 膜將形成於元件隔離區域中。在此，在該單元區域中，該墊 氮化膜203係朝一位元線方向圖案化。在圖案化該墊氮化膜 203之後，蝕刻該已暴露半導體基板201，以形成複數個溝 槽204。藉此，在該單元區域及該周邊區域之元件隔離區域 中形成該等溝槽204。 接下來，再次圖案化該墊氮化膜203。亦即，如第6圖 所示，在該單元區域中，第二次圖案化該墊氮化膜203，以 便朝一字元線方向圖案化該墊氮化膜203。在此時，在該周 邊電路區域中，蝕刻該墊氮化膜203，以便電晶體之閘極區 域具有一開口形狀。在此時，亦可鈾刻該墊氧化膜202。藉 此，朝該字元線方向A-A’及該位元線方向B-B’圖案化該單 元區域之墊氮化膜203。在該單元區域中，當朝該字元線方 向蝕刻該墊氮化膜203 —次時，會部分暴露該半導體基板 201 ° 在上述中，朝該字元線方向A-A’再次圖案化該單元區域 之墊氮化膜203係爲了要界定在該單元區域中一浮動閘之多 晶矽層所要形成之區域。亦即，在該單元區域中，該墊氮化 膜203所持續存在之區域變成該快閃記憶體之浮動閘所要形 成之區域。 同時，在該周邊區域中，該墊氮化膜203所持續存在之 I252512 區域變成該電晶體之閘極電極的多晶矽層所要形成之區域。 參考第7圖，爲了補償在用以形成該等溝槽2 04之蝕刻 製程中所產生之蝕刻損壞，氧化該等溝槽204之側壁，以形 成一襯底氧化膜205。當藉由該襯底氧化膜205來覆蓋在該 等溝槽204之側壁及底部上所產生之一受損層時，可去除該 受損層及該襯底氧化膜205會變成該元件隔離膜之部分。 參考第8圖，使用一絕緣材料來掩埋該等溝槽204，以 形成一元件隔離膜206。該元件隔離膜206可藉由使用高密 度電漿（HDP)氧化物來掩埋該等溝槽204所形成。在此時， 沉積在該墊氮化膜203上之絕緣材料可藉由化學機械硏磨 (CMP)來去除，其中可使用高選擇性硏磨漿（HSS)作爲一硏磨 物。 同時，如第9圖所示，在該單元區域中，使甩該絕緣材 料來掩埋該等溝槽204，其中該墊氮化膜203已朝該位元線 方向B-B’圖案化。因此，朝該位元線方向B_B’使用該元件 隔離膜206之絕緣材料來掩埋該等墊氮化膜203間之均勻間 隔。就以這一點而論，掩埋於該等墊氧化膜203間之間隔中 的該元件隔離膜206之絕緣材料成爲一用以界定在一隨後製 程中該浮動閘所要形成之區域的絕緣膜圖案。 參考第10圖，去除該墊氮化膜（在第8及9圖中之203 所示）。當去除該墊氮化膜（在第8及9圖中之203所示）時， 保留該元件隔離膜206,以便突出部206a突出高於該半導體 基板201。再者，在該單元區域中，該絕緣材料層（第9圖中 之206所示）朝該位元線方向保留於該半導體基板201上。 1252512 此以一絕緣膜圖案之形式來保留，其中在該絕緣膜圖案中以 一開口形狀來界定該浮動閘區域。 即使在該周邊電路區域中亦會有相同情況。亦即，雖然 未顯示於圖中，但是該絕緣材料層係均勻地保留於該周邊區 域之主動區域上，以及以該絕緣膜圖案之形式來保留，其中 在該絕緣膜圖案中以該開口形狀來界定該電晶體之閘極區 域。 參考第1 1圖，以一給定厚度蝕刻該元件隔離膜206之 突出部206a，其中該等突出部206a突出高於該半導體基板 201。該元件隔離膜206之突出部206a可藉由一濕式蝕刻製 程來蝕刻。在該濕式蝕刻製程中可使用一以氟爲主之溶液來 作爲一蝕刻劑。 藉此，使該元件隔離膜206之突出部206a的寬度變窄 及使其高度變低。在此時，如第1 2圖所示，使在該單元區 域中之位元線方向B-B’上所保留的絕緣材料206之寬度變 窄及亦使其高度變低。就以這一點而論，如果使該元件隔離 膜206之突出部206a的寬度變窄及使相鄰突出部206a之距 離變寬，則會增加該浮動閘之多晶矽層所要形成之面積。 同時，在蝕刻該元件隔離膜206之突出部206a的程序 中，亦會去除保留在該半導體基板201上之墊氧化膜（第11 圖中之202所示）。 參考第13圖，在該等突出部206a間之半導體基板201 上依序形成閘極絕緣膜207及第一多晶矽層208。此將以更 詳細方式來描述。在該等突出部206a間之半導體基板201 1252512 上形成該等閘極絕緣膜2 Ο 7。在以可充分掩埋該等突出部 206a間之間隔的方式在整個表面上形成一多晶矽層之後，藉 由CMP剝離在該墊氮化膜203上之多晶矽層，以便該等第 一多晶矽層2 〇 8只保留於該等突出部2 0 6 a間之間隔中。 在此時，在該單元區域中所形成之閘極絕緣膜207成爲 該快閃記憶體單元之一通道氧化膜，以及在該周邊區域中所 形成之閘極絕緣膜207成爲該電晶體之閘極氧化膜。因爲該 通道氧化膜及該閘極氧化膜具有相當不同之厚度，所以最好 是以不同製程來形成。就以這一點而論，在該項技藝中以不 同製程形成該通道氧化膜及該閘極氧化膜係大眾所熟知。因 此，省略其說明。 同時，如第14圖所示，使該單元區域之第一多晶砂層 208藉由該元件隔離膜206之突出部206a及在該半導體基板 2 0 1上所剩下之絕緣材料2 0 6在該位元線方向b - B ’及該字元 線方向A-A’上彼此隔離。因此，即使沒有進一步的圖案化製 程，亦可使用該等第一多晶矽層208作爲該浮動閘。 再者，該等第一多晶砂層2〇8之邊緣係疊置在該元件隔 離膜2 0 6上，以及即使在該位元線方向B - B，上亦具有一窄的 距離。因此，可最大化該等第一多晶矽層208之面積。 經由上述方法，當在該元件隔離區域中形成該元件隔離 膜206時’可在該半導體基板201上形成在該字元線方向 A-A’及該位元線方向B-B’上彼此隔離之第一多晶矽層208。 此方法稱爲自行對準閘極（SAFG)製程。 在此時，在該單元區域中所形成之第一多晶矽層208係 1252512 用以形成該快閃記憶體單元之浮動閘，以及在該周邊區域中 所形成之第一多晶矽層208係用以形成該電晶體之閘極。 參考第15圖，在該整個表面（包括該第一多晶矽層208) 上依序形成一蝕刻終止層209及一犧牲絕緣膜2 1 0。在此 時，該犧牲絕緣膜2 1 0係用以界定在一隨後製程中一第二多 晶矽層所要形成之區域。再者，在一隨後製程中所要形成之 第二多晶矽層的厚度係依據該犧牲絕緣膜2 1 0之厚度來決 定。因此，最好是考慮上述事實來決定該犧牲絕緣膜210之 厚度。 同時，該鈾刻終止膜209係用以防止在一隨後蝕刻製程 中蝕刻到下面之元件（例如：多晶矽層）。然而，如果在蝕刻 該犧牲絕緣膜2 1 0時控制對該等下面元件之蝕刻選擇比，則 可省略該蝕刻終止膜209。 以下，爲了有助於了解，將配合第3圖之佈局圖中沿著 該位元線方向之線B -B ’的剖面圖來說明。因此，該元件隔離 膜並未顯示於該隨後圖示中。 參考第16圖，藉由使用該閘極罩幕之蝕刻製程來圖案 化該犧牲絕緣膜2 1 0。在此時，如果形成該蝕刻終止膜209 ’ 則使用該鈾刻終止膜209來作爲該蝕刻終止層。在蝕刻該犧 牲絕緣膜2 1 0之後，額外地蝕刻該鈾刻終止膜209。藉此’ 在該單元區域中，蝕刻該犧牲絕緣膜2 1 0之區域成爲該控制 閘所要形成之區域。 參考第17圖’藉由使用該犧牲絕緣膜210作爲一飽刻 罩幕之蝕刻製程來鈾刻在該單元區域中之第一多晶矽層208 -18- 1252512 之暴露部分。因此，使該單元區域之第一多晶砍層208形成 具有一凹狀。因爲該表面面積增加，所以可增加該快閃記憶 體單元之耦合率（coupling rati〇)。 此製程可以只在該單元區域中實施，以及甚至可同時在 該周邊電路區域中實施。 參考第18圖，在該單元區域中形成一介電膜211。在此 時，如果亦在該周邊區域中形成該介電膜2 1 1，則使在一隨 後製程中所要形成之一多晶矽層與該第一多晶矽層208電性 隔離。可形成相同於該快閃記憶體單元之結構。因此，只在 該單元區域中形成該介電膜211，以便在該隨後製程中所要 形成之多晶矽層與該第一多晶矽層2 0 8能在該周邊區域中電 性連接。 此介電膜211可形成具有一 ΟΝΟ(氧化物-氮化物-氧化 物）結構。 參考第19圖，在該單元區域及該周邊區域之整個表面 上形成一控制閘之第二多晶矽層2 1 2。在該第二多晶矽層2 1 2 上形成一金屬層214。 在上述中，該第二多晶矽層212最好是形成具有一可達 成下列程度之厚度：該第二多晶矽層212以一凹狀來形成， 同時維持該等犧牲絕緣膜2 1 0之間隔而沒有完全掩埋該等犧 牲絕緣膜2 1 0間之間隔。例如：該第二多晶矽層2 1 2可形成 具有300- ιοοοΑ之厚度。 同時，因爲該第二多晶矽層2 1 2係形成於該單元區域中 之具有凹狀的第一多晶砂層208上，所以該等第一多晶砂層 1252512 2〇8及該第二多晶矽層212即使在該等第一多晶矽層208之 側壁上亦會重疊。因此，可增加該快閃記憶體單元之整個耦 合率。再者，在該周邊電路區域中，因爲形成該第二多晶矽 層2 1 2而沒有形成該介電膜2 1 1，所以可使該第二多晶矽膜 2 1 2與該第一多晶矽膜2 0 8直接接觸。因此，該等第一多晶 石夕層208及該第二多晶砂層212成爲該等電晶體之鬧極。 同時，該金屬層2 14最好是使用鎢來形成。在此情況中， 一阻障層2 1 3最好是形成於該金屬層2 1 4與該第二多晶矽層 212之間。該阻障層213最好是使用WN或TiSiN來形成。 如果該阻障層2 1 3使用WN來形成，則可以下列方式來 形成：當藉由在鎢沉積中供應一含氮氣體（例如：NH3或N2) 沉積WN時，停止該含氮氣體之供應及形成一鎢層。在此時， 控制該含氮氣體之供應時間，以便使WN沉積具有10-50A 之厚度。再者，鎢最好是形成具有一可完全地掩埋該等犧牲 絕緣膜210間之間隔的厚度，最好是500-2000A之厚度。 如果使用 TiSiN來形成該阻障層213，則在先沉積 TiSiN，同時只取代在該沉積裝置中之一供應氣體之後，可 直接在原處形成該金屬層214，而不需要破壞真空或時間延 遲。如果使用 TiSiN形成該阻障層213，則可形成具有 20-200A之厚度。如第2A及2B圖所述，藉由控制氮氣之含 量來控制特定電阻或應力特性。 參考第20圖，去除在該犧牲絕緣膜210上之金屬層 214、阻障層213及第二多晶矽層212,以便在該等犧牲絕緣 膜2 1 0間之間隔中保留該第二多晶矽層2 1 2、該阻障層2 1 3 -20- 1252512 及該金屬層214。此製程可以下列方式來實施：藉由CMP 硏磨該金屬層2 1 4、該阻障層2 1 3及該第二多晶矽層2 1 2， 直到暴露該單元區域之介電膜2 1 1或該周邊區域之犧牲絕緣 膜2 1 0爲止。 在此時，該硏磨製程可以下列方式來實施：當硏磨該金 屬層2 1 4及該阻障層2 1 3時，使用該二多晶矽層2 1 2作爲一 第一蝕刻終止膜，硏磨該金屬層2 1 4及該阻障層2 1 3，以及 然後實施過度硏磨，以硏磨至該第二多晶矽層2 1 2。同時， 當硏磨該第二多晶矽層212時，最好是確保最大硏磨選擇 比，以便防止在該金屬層214中發生硏磨損失（碟狀（dishing) 與腐蝕（erosion))。 藉此，在該單元區域中，藉由該等犧牲絕緣膜210以一 預定固案來隔離該金屬層2 14、該阻障層2 1 3及該第二多晶 矽層2 1 2。它們成爲快閃記憶單元之控制閘。並且，在該周 邊區域中，該金屬層214、該阻障層213、該第二多晶矽層 2 12及該等第一多晶矽層208成爲電晶體之閘極電極。 參考第21圖，去除所有保留在該等第一多晶砂層208 間之半導體基板20 1上的材料。然後，將雜質注入該已暴露 半導體基板201之主動區域，因而形成源極/汲極215。在此 時，即使在該周邊區域中，將雜質注入在去除該絕緣材料時 所暴露之半導體基板，因而形成電晶體之源極/汲極。藉此， 在該單元區域中形成快閃記憶體單元，以及在該周邊區域中 形成電晶體。 發現到除了由該介電膜2 1 1之厚度所產生之間隔之外， -2 1- 1252512 很少在已完成快閃記憶體單元及電晶體中產生間隔。如果將 至該等犧牲絕緣膜2 1 0上之介電膜2 1 1爲止之層移除，則可 使快閃記憶體單元及電晶體之間隔相同。 再者，因爲該控制閘係形成於該等第一多晶矽層2 0 8之 凹部中，所以可減少快閃記憶體單元之整個高度。當該金屬 層214亦形成於該第二多晶矽層212之凹部中時，可進一步 減少該整個高度。此允許一隨後製程可更容易被實施。 並且，不僅在該硏磨製程（非該蝕刻製程）中實施用以形 成該控制閘之圖案化製程，而且事先圖案化該等第一多晶矽 層208。因此，只硏磨該金屬層214及該第二多晶矽層212。 因此，可減少該圖案化製程之蝕刻負荷，以及可阻止由蝕刻 副產物造成殘餘物之產生。 同時，在藉由一隨後製程在該整個表面上形成一內層絕 緣膜之後’形成一接觸孔，以及使用一導電材料來掩埋該接 觸孔，以形成一接觸插塞。此製程係實施於該介電膜2 1 1所 包圍之第二多晶矽層2 ]L 2之側壁。因此，可防止在該第二多 晶矽層2 1 2之側壁上產生鈾刻損壞或防止該第二多晶矽層 212與該接觸插塞接觸。亦即，在本發明中，該介電膜211 用以作爲該第二多晶矽層21 2之一絕緣膜間隔物。 如上所述’依據本發明，使用一具有好的電性及應力特 丨生之走屬材料來作爲一阻障金屬層，最小化在一單兀區域中 所形成之一記憶體單元與在一周邊電路區域中所形成之一 電晶體間之間隔’以及最小化該記憶體單元之高度。因此， 本發明具有下列優點：有助於一隨後製程，可解決高閘極之 -22- 1252512 形成所造成之問題，以及可改善該裝置之電性特性。 雖然已完成有關於上述較佳實施例之說明，但是可了解 的是熟習該項技藝之一般人士在不脫離本發明之精神及範 圍及所附申請專利範圍下可實施對本發明之變更及修改。 【圖式簡單說明】 第1圖係用以說明依據本發明之一實施例的一半導體裝 置之阻障金屬層的剖面圖； 第2A及2B圖係顯示TiSiN之電性特性的特性圖； 第3圖係顯示依據本發明在該半導體裝置中之一快閲記 φ 憶體單元區域的佈局圖；以及 第4至2 1圖係用以說明依據本發明之一實施例的一製 造快閃記憶體裝置之方法的剖面圖。 【主要元件符號說明】 101 半 導 體 基 板 102 下 內 層 絕 緣膜 103 下 導 電 層 104 內 層 絕 緣 膜 104a 鑲 嵌 圖 案 105 阻 障 金 屬 106 金 屬 層 201 半 導 體 基 板 202 墊 氧 化 膜 203 墊 氮 化 膜 204 溝 槽 -23- 1252512
205 襯 底 氧 化 膜 206 元 件 隔 離 膜 206a 突 出 部 207 閘 極 絕 緣 膜 208 第 多 晶 矽 209 蝕 刻 終 止 層 2 10 犧 牲 絕 緣 膜 2 11 介 電 膜 212 第 二 多 晶 矽 213 阻 障 層 2 14 金 屬 層 215 源 極 /汲極 A-A， 字 元 線 方 向 B-B， 位 元 線 方 向
-24 -

Claims (1)

  1. Ί252512 十、申請專利範圍： 1. 一種半導導裝置，包括： 一內層絕緣膜，其形成於整個表面上及具有形成於其中 之一鑲嵌圖案（damascene pattern); 一金屬層，其形成於該鑲嵌圖案中；以及 一阻障金屬層，其形成該金屬層與該內層絕緣膜之間’ 其中該阻障金屬層係由WN或TiSiN所構成。 2. 如申請專利範圍第1項之半導體裝置，其中TiSiN中氮之 含量比率係2 5 %至3 5 %。 3·—種半導體裝置，包括： 一元件隔離膜，其形成於一半導體基板之一元件隔離區 域中，其中該元件隔離膜之頂部突出高於該半導體基板； 一閘極絕緣膜，其形成於該等元件隔離膜間之突出部間 的半導體基板上； 一具有圓筒結構之第一多晶矽層，其形成於該等元件隔 離膜之突出部間的閘極絕緣膜上； 一第二多晶矽層，其形成於該具有圓筒結構之第一多晶 矽層的內壁上，其中該第二多晶矽層係形成於該浮動閘之 凹部上； 一金屬層，其形成於該第二多晶矽層中；以及 源極/汲極，其形成於該等第一多晶矽層之邊緣處的半導 體基板上。 4.如申請專利範圍第3項之半導體裝置，進一步包括一介電 膜，其形成於該第一多晶矽層與該第二多晶矽層之間。 -25- -1252512 5 ·如申請專利範圍第4項之半導體裝置，其中該介電膜係形 成於該第二多晶矽層之整個外壁上。 6 · —種製造半導體裝置之方法，包括下列步驟： (a) 使用一絕緣材料在一半導體基板之一元件隔離區域 中形成一具有突出頂部之元件隔離膜，及同時形成一絕緣 膜圖案，其在一主動區域上以一開口形狀來界定一浮動鬧 區域； (b) 在該浮動閘區域之半導體基板上形成一具有一聞極 絕緣膜及一第一多晶矽層之堆疊結構，其係藉由該絕緣膜 ® 圖案及該元件隔離膜之突出部來隔離； (c) 在整個表面（包括該第一多晶砂層）上形成一犧牲絕 緣膜，在該犧牲絕緣膜中界定有一字元線區域； (d) 依序在該整個表面（包括該犧牲絕緣膜）上形成一介 電膜、一第二多晶矽層及一金屬層； (e) 允許該介電膜、該第二多晶砂層及該金屬層只保留 於該等犧牲絕緣膜間之間隔中； (f) 去除該等犧牲絕緣膜及該絕緣膜圖案；以及 ® (g) 在該第一多晶矽層之邊緣處的半導體基板上形成源 極/汲極。 7·如申請專利範圍第6項之方法，其中形成該元件隔離膜及 該絕緣膜圖案之步驟（a)包括下列步驟= (a-1)在該半導體基板上形成一墊氧化膜及一墊氮化膜； (a-2)朝一位元線方向蝕刻該元件隔離區域之墊氮化膜 及墊氧化膜； -26- 1252512 (a-3)在該元件隔離區域之半導體基板中形成複數個溝 槽， (a-4)朝一字元線方向蝕刻該墊氮化膜及該墊氧化膜，以 便該墊氮化膜只保留於一浮動閘所要形成之區域中； (a-5)使用一絕緣材料來掩埋該等墊氮化膜與該等溝槽 間之間隔，因而形成該元件隔離膜及該絕緣膜圖案；以及 (a-6)去除該墊氮化膜及該墊氧化膜，以暴露該浮動閘所 要形成之區域。 8. 如申請專利範圍第7項之方法，進一步包括下列步驟：在 形成該等溝槽之後，實施一氧化製程，以便減輕在該等溝 槽之側壁及底部上所產生之蝕刻損壞。 9. 如申請專利範圍第7項之方法，進一步包括下列步驟：在 去除該墊氮化膜及該墊氧化膜之後，鈾刻該元件隔離膜及 該絕緣膜圖案之從該半導體基板向上突出的部分，以便使 該浮動閘所要形成之區域變寬。 10.如申請專利範圍第9項之方法，其中可藉由濕式蝕刻製程 來蝕刻該元件隔離膜及該絕緣膜圖案之突出部分。 1 1 ·如申請專利範圍第6項之方法，進一步包括下列步驟：在 形成該犧牲絕緣膜之前，在該整個表面（包括該第一多晶矽 層）上形成一蝕刻終止膜，其中以相同於該犧牲絕緣膜之圖 案來蝕刻該蝕刻終止膜。 1 2.如申請專利範圍第6項之方法，進一步包括下列步驟：在 形成該介電膜之前，使用該犧牲絕緣膜作爲一蝕刻罩幕藉 由一蝕刻製程蝕刻該第一多晶矽層，因而形成具有一圓筒 -27- 1252512 結構之第一多晶矽層。 1 3 .如申請專利範圍第6項之方法，其中該金屬層係使用鎢所 形成。 1 4.如申請專利範圍第6項之方法，進一步包括下列步驟：在 形成該金屬層之前，在該整個表面（包括該第二多晶矽層） 上形成一阻障金屬層。 1 5 .如申請專利範圍第1 4項之方法，其中該阻障金屬層係使 用WN或TiSiN所形成。 16·如申請專利範圍第15項之方法，其中TiSiN中氮之含量 比率係2 5 %至3 5 %。 1 7 ·如申請專利範圍第1 4項之方法，其中在相同反應室中連 續地形成該阻障金屬層及該金屬層。 18·—種製造半導體裝置之方法，包括下列步驟： U)使用一絕緣材料在一半導體基板之一元件隔離區域 中形成一具有突出頂部之元件隔離膜，及同時形成一絕緣 膜圖案，其在一單元區域中以一開口形狀來界定一浮動閘 區域及在一周邊電路區域中以一開口形狀來界定一閘極 區域； (b) 在該浮動閘區域及閘極區域之半導體基板上形成一 具有一閘極絕緣膜及一第一多晶矽層之堆疊結構，其係藉 由該絕緣膜圖案及該元件隔離膜之突出部來隔離； (c) 在整個表面（包括該第一多晶矽層）上形成一犧牲絕 緣膜，在該犧牲絕緣膜中界定有一字元線區域及該閘極區 域； -28- 1252512 (d) 在該單元區域（包括該犧牲絕緣膜）上形成一介電 膜； (e) 依序在該整個表面（包括該犧牲絕緣膜）上形成一第 二多晶矽層及一金屬層； (f) 允許該介電膜、該第二多晶矽層及該金屬層只保留 於該等犧牲絕緣膜間之間隔中； (g) 去除該等犧牲絕緣膜及該絕緣膜圖案；以及 (h) 在該第一多晶矽層之邊緣處的半導體基板上形成源 極/汲極。 19·如申請專利範圍第18項之方法，其中形成該元件隔離膜 及該絕緣膜圖案之步驟（a)包括下列步驟： (a-1)在該半導體基板上形成一墊氧化膜及一墊氮化膜； (a-2)蝕刻該元件隔離區域之墊氮化膜及墊氧化膜； (a-3)在該元件隔離區域之半導體基板中形成複數個溝 槽； (a-4)去除在該單元區域之浮動閘區域及該周邊區域之 閘極區域中之墊氮化膜； (a-5)使用一絕緣材料來掩埋該等墊氮化膜與該等溝槽 間之間隔，因而形成該元件隔離膜及該絕緣膜圖案；以及 (a-6)去除該墊氮化膜及該墊氧化膜，以暴露該浮動閘區 域及該閘極區域。 20.如申請專利範圍第18項之方法，其中該等閘極絕緣膜在 該單元區域及該周邊電路區域中具有不同之厚度。 2 1 .如申請專利範圍第1 9項之方法’其中進一步包括下列步 -29- ，:[252512 驟··在形成該等溝槽之後，實施一氧化製程’以便減輕在 該等溝槽之側壁及底部上所產生之蝕刻損壞。 2 2 .如申請專利範圍第1 9項之方法，進一步包括下列步驟： 在去除該墊氮化膜及該墊氧化膜之後，鈾刻該元件隔離膜 及該絕緣膜圖案之突出部分，以便使該浮動閘所要形成之 區域變寬。 2 3 .如申請專利範圍第2 2項之方法，其中可藉由濕式蝕刻製 程來鈾刻該元件隔離膜及該絕緣膜圖案之突出部分。 24 .如申請專利範圍第1 8項之方法，進一步包括下列步驟： 在形成該犧牲絕緣膜之前，在該整個表面（包括該第一多晶 石夕層）上形成一*触刻終止膜’其中以相问於該犧牲絕緣0旲之 圖案來鈾刻該蝕刻該終止膜。 2 5.如申請專利範圍第1 8項之方法，進一步包括下列步驟： 在形成該介電膜之前，使用該犧牲絕緣膜作爲一蝕刻罩幕 藉由一鈾刻製程蝕刻該單元區域之第一多晶矽層，因而以 一圓筒結構形成該單元區域之第一多晶矽層。 26.如申請專利範圍第18項之方法，其中該金屬層係使用鎢 所形成。 2 7.如申請專利範圍第18項之方法，進一步包括下列步驟： 在形成該金屬層之前，在該整個表面（包括該第二多晶矽 層）上形成一阻障金屬層。 28.如申請專利範圍第27項之方法，其中該阻障金屬層係使 用WN或TiSiN所形成。 29·如申請專利範圍第28項之方法，其中TiSiN中氮之含量 1252512 比率係2 5 %至3 5 %。 3 〇 .如申請專利範圍第2 8項之方法，其中在相同反應室中連 續地形成該阻障金屬層及該金屬層。
    -3 1-
TW093138675A 2004-10-20 2004-12-14 Semiconductor device and method of manufacturing the same TWI252512B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040084179A KR100671583B1 (ko) 2004-05-14 2004-10-20 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TWI252512B true TWI252512B (en) 2006-04-01
TW200614335A TW200614335A (en) 2006-05-01

Family

ID=36129060

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093138675A TWI252512B (en) 2004-10-20 2004-12-14 Semiconductor device and method of manufacturing the same

Country Status (5)

Country Link
US (2) US7365430B2 (zh)
JP (1) JP5090619B2 (zh)
CN (1) CN100573874C (zh)
DE (1) DE102004060668A1 (zh)
TW (1) TWI252512B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655435B1 (ko) * 2005-08-04 2006-12-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
TWI275164B (en) * 2005-09-27 2007-03-01 Powerchip Semiconductor Corp Non-volatile memory and the fabricating method thereof
US20090241554A1 (en) * 2006-03-31 2009-10-01 Kitakyushu Foundation For The Advancement Of Industry, Science And Technology Peltier device and temperature regulating container equipped with the peltier device
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells
JP2008300703A (ja) * 2007-06-01 2008-12-11 Sharp Corp 半導体装置の製造方法
CN102931195B (zh) * 2011-08-11 2015-05-20 华邦电子股份有限公司 半导体元件及其制造方法
KR20130104200A (ko) * 2012-03-13 2013-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10896848B1 (en) * 2019-10-15 2021-01-19 Nanya Technology Corporation Method of manufacturing a semiconductor device
CN115332060B (zh) * 2022-10-13 2022-12-16 合肥晶合集成电路股份有限公司 栅极结构的制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2603128B1 (fr) * 1986-08-21 1988-11-10 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
JP2908163B2 (ja) * 1993-02-25 1999-06-21 株式会社東芝 半導体装置の製造方法
JP3294041B2 (ja) * 1994-02-21 2002-06-17 株式会社東芝 半導体装置
JP3362970B2 (ja) * 1994-08-19 2003-01-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JPH09205154A (ja) * 1996-01-25 1997-08-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3602722B2 (ja) * 1997-06-30 2004-12-15 株式会社東芝 半導体装置の製造方法
JP3988256B2 (ja) * 1998-06-09 2007-10-10 東京エレクトロン株式会社 成膜方法
TW444403B (en) * 1999-01-08 2001-07-01 Infineon Technologies Ag Electrical programmable memory-cells arrangement and its production method
KR100762863B1 (ko) * 2000-06-30 2007-10-08 주식회사 하이닉스반도체 확산방지 티타늄-실리콘-질소 막을 이용한 구리금속배선방법
JP4096507B2 (ja) * 2000-09-29 2008-06-04 富士通株式会社 半導体装置の製造方法
KR100393229B1 (ko) * 2001-08-11 2003-07-31 삼성전자주식회사 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치
US6576543B2 (en) * 2001-08-20 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively depositing diffusion barriers
KR100426484B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
TW513782B (en) * 2001-12-31 2002-12-11 Silicon Integrated Sys Corp Manufacture method of selective copper film on damascene interconnect
JP3973467B2 (ja) * 2002-03-20 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003318287A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US20040009336A1 (en) * 2002-07-11 2004-01-15 Applied Materials, Inc. Titanium silicon nitride (TISIN) barrier layer for copper diffusion
KR100634163B1 (ko) * 2003-02-19 2006-10-16 삼성전자주식회사 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법
TWI226683B (en) * 2004-02-10 2005-01-11 Powerchip Semiconductor Corp Method of fabricating a flash memory
TWI233665B (en) * 2004-02-12 2005-06-01 Powerchip Semiconductor Corp Method of fabricating a flash memory
US7115458B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Gate coupling in floating-gate memory cells

Also Published As

Publication number Publication date
US7303958B2 (en) 2007-12-04
JP2006121024A (ja) 2006-05-11
CN100573874C (zh) 2009-12-23
DE102004060668A1 (de) 2006-04-27
TW200614335A (en) 2006-05-01
US20060081906A1 (en) 2006-04-20
US7365430B2 (en) 2008-04-29
CN1763959A (zh) 2006-04-26
JP5090619B2 (ja) 2012-12-05
US20070176296A1 (en) 2007-08-02

Similar Documents

Publication Publication Date Title
US6852620B2 (en) Semiconductor device with self-aligned junction contact hole and method of fabricating the same
US6750090B2 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges, and a memory array made thereby
US20040159886A1 (en) Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby
US20090239366A1 (en) Method Of Forming A Transistor Gate Of A Recessed Access Device, Method Of Forming A Recessed Transistor Gate And A Non-Recessed Transistor Gate, And Method Of Fabricating An Integrated Circuit
US20030030097A1 (en) Non-volatile memory device having floating trap type memory cell and method of forming the same
US20080191288A1 (en) Semiconductor device and method of manufacturing the same
JPH10270575A (ja) 不揮発性半導体記憶装置およびその製造方法
JPWO2005041307A1 (ja) 半導体装置と半導体装置の製造方法
US20070190726A1 (en) Semiconductor device and related fabrication method
US6967372B2 (en) Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
KR20110041760A (ko) 배선 구조물 및 이의 형성 방법
JP2003218240A (ja) 半導体装置の製造方法
TWI582841B (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
KR100660543B1 (ko) 낸드형 플래시 메모리 장치 및 그 제조 방법
TWI252512B (en) Semiconductor device and method of manufacturing the same
JPH09283751A (ja) 半導体装置およびその製造方法
JP2004128395A (ja) 半導体装置及び半導体装置の製造方法
JP4606580B2 (ja) 半導体不揮発性メモリの制御ゲートおよびフローティングゲートの形成
KR100486297B1 (ko) 게이트 상에 두꺼운 금속 실리사이드층을 형성하는 방법
JP2007103652A (ja) 半導体装置およびその製造方法
JP2003031702A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2008311312A (ja) 半導体装置およびその製造方法
US20080116531A1 (en) Semiconductor Device
KR100485893B1 (ko) 반도체 소자의 제조방법
JP4191203B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees