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Hintergrund
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement
und ein Verfahren zur Herstellung desselben, und weiter insbesondere
auf ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben,
in welchem eine Stufe zwischen Speicherzellen und Transistoren reduziert
werden kann.
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2. Diskussion des Standes
der Technik
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In
einem Herstellungsprozess eines NAND Flash-Speicherbauelements wird
ein SAFG (selbstausgerichtetes Floating Gate) Verfahren verwendet. Dieses
SAFG Verfahren ist eine Technologie, in welcher eine Tunneloxidschicht
und eine Polysiliziumschicht sequentiell auf einem Halbleitersubstrat
gebildet werden, die Polysiliziumschicht und die Tunneloxidschicht
in einer Elementisolationsregion entfernt werden, das Halbleitersubstrat
in einer Wortleitungsrichtung geätzt
wird, um in der Elementisolationsregion Gräben zu bilden, und die Gräben mit
einem Isolationsmaterial vergraben werden, um eine Elementisolationsschicht
zu bilden, während
die Polysiliziumschicht strukturiert wird.
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Ein
Herstellungsverfahren unter der Verwendung der SAFG Methode kann
die folgenden Probleme aufweisen.
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Zunächst ist
das SAFG Verfahren vorteilhaft in Bezug auf die Wortleitungsrichtung,
jedoch nachteilig darin, dass es schwierig ist, das Bauelement in einer
Bitleitungsrichtung zu verkleinern, da ein existierender RIE Modus
verwendet wird. Das bedeutet, dass in dem Prozess des Ätzens der
Stapelstruktur, die zur gleichen Zeit eine hohe Stufe aufweist,
welche aus Polyl/ONO/Poly2/WSi/Nitrid/Oxynitrid und so weiter besteht,
dass bei Verwendung der existierenden Technologie eine Schwierigkeit
im Ätzen
von diesen besteht, wenn die Designvorgabe klein ist.
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Als
zweites muss, nachdem das selbstausgerichtete Floating Gate und
die Tunneloxidschicht entfernt wurden, ein Oxidationsprozess zum
Bilden der Gate-Oxidschicht
erneut ausgeführt
werden, um Transistoren in der peripheren Region zu bilden.
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Als
drittes ist ein Prozess des Bildens einer Polysiliziumschicht für ein Steuergate,
des Ätzens der
Polysiliziumschicht für
ein Steuergate durch einen Ätzprozess
unter Verwendung einer harten Maske und des anschließenden Bildens
einer darunter liegenden Polysiliziumschicht für ein Floating Gate mittels
einem selbstausgerichteten Ätzmodus
vorteilhaft darin, dass das Floating Gate ausgerichtet wird. Dieser
Prozess ist jedoch nachteilig darin, dass Rückstände aufgrund von Nebenprodukten
erzeugt werden, da verschiedene Schichten zur gleichen Zeit geätzt werden,
und es Grenzen für
die Auswahl von Chemikalien für
eine nachträgliche
Reinigung gibt.
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Als
viertes ist es schwierig, eine Ätzzieldicke oder
eine Ätzabschlusszeit
festzusetzen, da eine Ätzdicke
aufgrund einer hohen Stufe zunimmt, wenn die Polysiliziumschicht
für das
Floating Gate durch ein existierendes reaktives Ionenätz (RIE)
Verfahren geätzt
wird. Daher kann ein Ätzschaden
in dem Halbleitersubstrat erzeugt werden. Es ist auch schwierig, zwischen
den Gateleitungen mit dem Isolationsmaterial zu vergraben, da die
Lücke zwischen
den Gateleitungen tief wird.
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Fünftens werden Ätztechnologien
mit einem hohen selektiven Verhältnis
zwischen Oxid und Nitrid benötigt,
um die Gateleitungen, die eine Spacer-Nitridschicht verwenden, zu schützen, und
um einen Metallkontakt (SAC Prozess) zu bilden, wenn der selbstausgerichtete Ätzprozess
in dem RIE Modus ausgeführt
wird.
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Sechstens
besteht eine Schwierigkeit beim Absenken eines Widerstands aufgrund
eines Zielwertes, da die Fläche
des Bodens des Metallkontakts sich aufgrund der Spacer-Nitridschicht
reduziert, wenn der SAC Prozess verwendet wird.
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Siebtens
wird eine relativ dicke Zwischenschicht-Isolationsschicht in der
peripheren Schaltungsregion aufgrund der Struktur der Speicherzelle und
des in der peripheren Schaltungsregion gebildeten Transistors und
einer Höhendifferenz
zwischen diesen gebildet. In dem Prozess zum Bilden des Kontaktlochs
verbleibt daher die Zwischenschicht-Isolationsschicht in der peripheren
Schaltungsregion. Daher besteht ein Problem darin, dass das Kontaktloch nicht
gebildet wird.
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Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung wurde daher hinsichtlich der obigen Probleme
getätigt,
und es ist ein Ziel der vorliegenden Erfindung, ein Halbleiterbauelement
und ein Verfahren zur Herstellung desselben zur Verfügung zu
stellen, in welchem ein Metallmaterial guter elektrischer Eigenschaft
und Belastungseigenschaft als eine Barrierenmetallschicht verwendet wird,
eine Stufe zwischen einer in einer Zellenregion gebildeten Speicherzelle
und einem in einer peripheren Schaltungsregion gebildeten Transistor
minimiert wird, und die Gatehöhe
in der Speicherzelle minimiert wird, wodurch ein nachfolgender Prozess
vereinfacht wird, wobei das Gate hoch ausgebildet wird und die elektrische
Eigenschaft des Bauelements daher verbessert wird.
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Um
das obige Ziel zu erreichen, wird gemäß einer Ausführungsform
der vorliegenden Erfindung ein Halbleiterbauelement zur Verfügung gestellt,
aufweisend: eine auf der gesamten Oberfläche gebildete Zwischenschicht-Isolationsschicht
mit einem darauf ausgebildeten damaszierten Muster, eine in dem damaszierten
Muster gebildete Metallschicht, und eine zwischen der Metallschicht
und der Zwischenschicht-Isolationsschicht ausgebildete Barrierenmetallschicht,
wobei die Barrierenmetallschicht aus WN oder TiSiN aufgebaut ist.
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In
dem Obigen liegt der Stickstoffgehalt in TiSiN vorzugsweise bei
25% bis 35%.
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Gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung wird ein Halbleiterbauelement zur Verfügung gestellt,
aufweisend: eine Elementisolationsschicht, welche in einer Elementisolationsregion
eines Halbleitersubstrats gebildet wird, wobei die Oberseite der
Elementisolationsschicht sich höher
erstreckt als das Halbleitersubstrat, eine auf dem Halbleitersubstrat
zwischen den Vorsprüngen
der Elementisolationsschichten ausgebildete Gate-Isolationsschicht, eine erste Polysiliziumschicht einer
Zylinderstruktur, welche zwischen den Vorsprüngen der Elementisolationsschichten
auf den Gate-Isolationsschichten
gebildet ist, eine auf einer inneren Wand der ersten Polysiliziumschicht
der Zylinderstruktur ausgebildete zweite Polysiliziumschicht, wobei
die zweite Polysiliziumschicht auf einem konkaven Abschnitt des
Floating Gates ausgebildet ist, eine innerhalb der zweiten Polysiliziumschicht
ausgebildete Metallschicht, und eine auf dem Halbleitersubstrat
an der Kante der ersten Polysiliziumschichten ausgebildete Source/Drain.
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In
dem Obigen kann das Halbleiterbauelement weiterhin eine zwischen
der ersten Polysiliziumschicht und der zweiten Polysiliziumschicht
ausgebildete dielektrische Schicht aufweisen. Derzeit kann die dielektrische
Schicht auf der gesamten äußeren Wand
der zweiten Polysiliziumschicht ausgebildet sein.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines
Halbleiterbauelements zur Verfügung
gestellt, mit den Schritten: Bilden einer Elementisolationsschicht,
dessen Oberseite sich unter Verwendung eines Isolationsmaterials
in eine Elementisolationsregion eines Halbleitersubstrats erstreckt,
und zur gleichen Zeit Ausbilden einer Isolationsschichtstruktur, wo
eine Floating Gate Region in einer offenen Form auf einer aktiven
Region definiert wird, Bilden einer Stapelstruktur einer Gate-Isolationsschicht
und einer ersten Polysiliziumschicht, die durch die Isolationsschichtstruktur
und den Vorsprung der Elementisolationsschicht isoliert sind, auf
dem Halbleitersubstrat der Floating Gate Region, Bilden einer Isolationsopferschicht,
in welcher eine Wortleitungsregion definiert wird, auf der gesamten
Oberfläche
einschließlich
der ersten Polysiliziumschicht, sequenzielles Bilden einer dielektrischen
Schicht, einer zweiten Polysiliziumschicht und einer Metallschicht
auf der gesamten Oberfläche
einschließlich
der Isolationsopferschicht, Zulassen, dass die dielektrische Schicht, die
zweite Polysiliziumschicht und die Metallschicht nur in einem Raum
zwischen den Isolationsopferschichten verbleiben, Entfernen der
Isolationsopferschichten und der Isolationsschichtstruktur, und
Bilden von Source/Drain auf dem Halbleitersubstrat an der Kante
der ersten Polysiliziumschicht.
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In
dem Obigen umfasst der Schritt des Bildens der Elementisolationsschicht
und der Isolationsschichtstruktur die Schritte: Bilden einer Kontaktflächenoxidschicht
und einer Kontaktflächennitridschicht
auf dem Halbleitersubstrat, Ätzen
der Kontaktflächennitridschicht
und der Kontaktflächenoxidschicht
der Elementisolationsregion in einer Bitleitungsrichtung, Bilden
von Gräben
in dem Halbleitersubstrat der Elementisolationsregion, Ätzen der
Kontaktflächennitridschicht
und der Kontaktflächenoxidschicht
in einer Wortleitungsrichtung, so dass die Kontaktflächennitridschicht
nur in einer Region verbleibt, wo das Floating Gate gebildet werden
wird, Vergraben eines Raums zwischen den Kontaktflächennitridschichten
und den Gräben
mit einem Isolationsmaterial, wodurch die Elementisolationsschicht und
die Isolationsschichtstruktur gebildet werden, und Entfernen der
Kontaktflächennitridschicht
und der Kontaktflächenoxidschicht,
um die Region zu Exponieren, wo das Floating Gate gebildet werden
wird.
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Gleichzeitig
kann das Verfahren weiterhin den Schritt des Ausführens eines
Oxidationsprozesses nach dem Bilden der Gräben aufweisen, um einen auf
den Seitenwänden
und an dem Boden der Gräben
erzeugten Ätzschaden
zu lindern.
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Das
Verfahren kann nach dem Entfernen der Kontaktflächennitridschicht und der Kontaktflächenoxidschicht
weiterhin den Schritt des Ätzens
der Elementisolationsschicht und der Isolationsschichtstruktur an
den Abschnitten aufweisen, welche sich nach oben von dem Halbleitersubstrat
erstrecken, um die Region aufzuweiten, in der das Floating Gate
gebildet werden wird. Derzeit kann der vorstehende Abschnitt der
Elementisolationsschicht und der Isolationsschichtstruktur durch
einen Nassätzprozess
geätzt
werden.
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Das
Verfahren kann vor dem Bilden der Isolationsopferschicht weiterhin
den Schritt des Bildens einer Ätzstoppschicht
auf der gesamten Oberfläche einschließlich der
ersten Polysiliziumschicht aufweisen. In diesem Fall wird die Ätzstoppschicht
in der gleichen Struktur wie die Isolationsopferschicht geätzt.
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Das
Verfahren kann vor dem Bilden der dielektrischen Schicht weiterhin
den Schritt des Ätzens der
ersten Polysiliziumschicht mittels eines Ätzprozesses unter Verwendung
der Isolationsopferschicht als eine Ätzmaske aufweisen, wodurch
die erste Polysiliziumschicht in einer Zylinderstruktur gebildet wird.
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Die
Metallschicht kann unter Verwendung von Wolfram gebildet werden.
Unterdessen kann das Verfahren vor dem Bilden der Metallschicht
weiterhin den Schritt des Bildens einer Barrierenmetallschicht auf
der gesamten Oberfläche
einschließlich
der zweiten Polysiliziumschicht aufweisen. Die Barrierenmetallschicht
kann unter Verwendung von WN oder TiSiN gebildet werden. Derzeit
liegt der Anteil von N2 in TiSiN vorzugsweise
bei 25% bis 35%. Darüber
hinaus ist es bevorzugt, dass die Barrierenmetallschicht und die
Metallschicht in der gleichen Kammer nacheinander gebildet werden.
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Gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines
Halbleiterbauelements zur Verfügung gestellt,
mit den Schritten: Bilden einer Elementisolationsschicht, dessen
Oberseite sich unter Verwendung eines Isolationsmaterials in eine
Elementisolationsregion eines Halbleitersubstrats erstreckt, und zur
gleichen Zeit Bilden eines Isolationsschichtmusters, wo eine Floating
Gate Region in einer offenen Form in einer Zellenregion und eine
Gateregion in einer offenen Form in einer peripheren Schaltungsregion
definiert wird; Bilden einer Stapelstruktur einer Gate-Isolationsschicht
und einer ersten Polysiliziumschicht, welche durch die Isolationsschichtstruktur und
den Vorsprung der Elementisolationsschicht isoliert werden, auf
dem Halbleitersubstrat der Floating Gate Region und der Gateregion;
Bilden einer Isolationsopferschicht, wo eine Wortleitungsregion
und die Gateregion definiert sind, auf der gesamten Oberfläche einschließlich der
ersten Polysiliziumschicht, Bilden einer dielektrischen Schicht
auf der Zellenregion einschließlich
der Isolationsopferschicht; sequentielles Bilden einer zweiten Polysiliziumschicht
und einer Metallschicht auf der gesamten Oberfläche einschließlich der
Isolationsopferschicht; Erlauben, dass die dielektrische Schicht,
die zweite Polysiliziumschicht und die Metallschicht nur in einem
Raum zwischen den Isolationsopferschichten verbleiben, Entfernen
der Isolationsopferschichten und der Isolationsschichtstruktur;
und Bilden von Source/Drain auf dem Halbleitersubstrat an der Kante
der ersten Polysiliziumschicht.
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In
dem Obigen umfasst der Schritt des Bildens der Elementisolationsschicht
und der Isolationsschichtstruktur die Schritte: Bilden einer Kontaktflächenoxidschicht
und einer Kontaktflächennitridschicht
auf dem Halbleitersubstrat, Ätzen
der Kontaktflächennitridschicht
und der Kontaktflächenoxidschicht
der Elementisolations region, Bilden von Gräben in dem Halbleitersubstrat
der Elementisolationsregion, Entfernen der Kontaktflächennitridschicht
in der Floating Gate Region der Zellenregion und der Gateregion
der peripheren Region, Vergraben eines Raums zwischen den Kontaktflächennitridschichten und
den Gräben
mit einem Isolationsmaterial, wodurch die Elementisolationsschicht
und die Isolationsschichtstruktur gebildet werden, und Entfernen der
Kontaktflächennitridschicht
und der Kontaktflächenoxidschicht,
um die Floating Gate Region und die Gateregion zu exponieren.
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Gleichzeitig
weisen die Gate-Isolationsschichten verschiedene Dicken in der Zellenregion und
in der peripheren Schaltungsregion auf.
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Das
Verfahren kann nach dem Bilden der Gräben weiterhin den Schritt des
Ausführens
eines Oxidationsprozesses aufweisen, um einen auf den Seitenwänden und
an dem Boden der Gräben
erzeugten Ätzschaden
zu lindern.
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Das
Verfahren kann nach der Entfernung der Kontaktflächennitridschicht und der Kontaktflächenoxidschicht
weiterhin den Schritt des Ätzens
des vorstehenden Abschnitts der Elementisolationsschicht und der
Isolationsschichtstruktur aufweisen, um die Region aufzuweiten,
in der das Floating Gate gebildet werden wird. Derzeit können der
vorstehende Abschnitt der Elementisolationsschicht und die Isolationsschichtstruktur
durch einen nassen Ätzprozess geätzt werden.
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Das
Verfahren kann weiterhin vor dem Bilden der Isolationsopferschicht
den Schritt des Bildens einer Ätzstoppschicht
auf der gesamten Oberfläche einschließlich der
ersten Polysiliziumschicht aufweisen. In diesem Fall wird die Ätzstoppschicht
auf die gleiche Art und Weise geätzt,
wie die Isolationsopferschicht.
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Das
Verfahren kann vor dem Bilden der dielektrischen Schicht weiterhin
den Schritt des Ätzens der
ersten Polysiliziumschicht mittels eines Ätzprozesses unter Verwendung
der Isolationsopferschicht als eine Ätzmaske aufweisen, wodurch
die erste Polysiliziumschicht in einer Zylinderstruktur gebildet wird.
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Die
Metallschicht kann unter Verwendung von Wolfram gebildet werden.
Unterdessen kann das Verfahren weiterhin den Schritt des Bildens
einer Barrierenme tallschicht auf der gesamten Oberfläche einschließlich der
zweiten Polysiliziumschicht aufweisen, bevor die Metallschicht gebildet
wird. Die Barrierenmetallschicht kann unter Verwendung von WN oder
TiSiN gebildet werden. Derzeit liegt der Anteil von N2 in
TiSiN vorzugsweise bei 25% bis 35%. Darüber hinaus ist es bevorzugt,
dass die Barrierenmetallschicht und die Metallschicht in der gleichen
Kammer nacheinander gebildet werden.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein Querschnitt zum Erklären
einer Barrierenmetallschicht eines Halbleiterbauelements gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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2A und 2B sind
typische Graphen, die elektrische Eigenschaften von TiSiN zeigen;
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3 ist
ein Layoutdiagramm, welches eine Flash Speicherzellenregion in dem
Halbleiterbauelement gemäß der vorliegenden
Erfindung darstellt; und
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4 bis 21 sind
Querschnitte zum Erklären
eines Verfahrens zur Herstellung eines Flashspeicherbauelements
gemäß einer
Ausführungsform der
vorliegenden Erfindung.
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Detaillierte
Beschreibung bevorzugter Ausführungsformen
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Es
werden nun bevorzugte Ausführungsformen
gemäß der vorliegenden
Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
Da die bevorzugten Ausführungsformen
zu dem Zweck zur Verfügung
gestellt werden, dass der Durchschnittsfachmann der Technik in der
Lage ist, die vorliegende Erfindung zu verstehen, können sie
auf verschiedene Art und Weise modifiziert werden und der Schutzbereich
der vorliegenden Erfindung wird durch die später beschriebenen bevorzugten
Ausführungsformen
nicht beschränkt.
Darüber
hinaus werden in der Zeichnung die Dicke und die Größe jeder
Schicht übertrieben
dargestellt, um die Erklärung
zu erleichtern und klarer zu gestalten. Gleiche Bezugszeichen werden
verwendet, um gleiche oder ähnliche
Teile zu bezeichnen. In dem Fall, in dem beschrieben wird, dass
eine Schicht „auf" der anderen Schicht oder
einem Halbleitersubstrat ist, kann unterdessen die eine Schicht
die andere Schicht oder das Halbleitersubstrat direkt kontaktieren.
Oder eine dritte Schicht kann zwischen die eine Schicht und die
andere Schicht oder das Halbleitersubstrat zwischengeschoben sein.
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1 ist
ein Querschnitt zum Erklären
einer Barrierenmetallschicht eines Halbleiterbauelements gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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Gemäß 1 wird
eine Zwischenschicht-Isolationsschicht 104 auf einem Halbleitersubstrat 101 gebildet,
in welchem eine untere leitende Schicht 103 gebildet ist.
Ein damasziertes Muster 104a, wie etwa ein Graben oder
ein Durchgangsloch, wird in der Zwischenschicht-Isolationsschicht 104 gebildet.
Die untere leitende Schicht 103 kann unter Verwendung von
Polysilizium als ein übliches
Metallmaterial gebildet werden. Derzeit bezeichnet das Bezugszeichen 102 eine
untere Zwischenschicht-Isolationsschicht.
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Eine
Metallschicht 106 wird in dem damaszierten Muster 104a gebildet,
um die untere leitende Schicht 103 mit peripherem (nicht
dargestellten) Elementen zu verbinden. Derzeit wird die Metallschicht 106 typischerweise
unter Verwendung von Wolfram gebildet, sie kann jedoch auch unter
Verwendung von Kupfer oder Aluminium gebildet werden.
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Unterdessen
wird eine Barrierenmetallschicht 105 zwischen der Metallschicht 106 und
der Zwischenschicht-Isolationsschicht 104 gebildet, um zu
verhindern, dass sich die elektrische Eigenschaft aufgrund der Metallkomponente
der Metallschicht 106 verschlechtert.
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Im
allgemeinen weist die Barrierenmetallschicht 105 eine Stapelstruktur
gemäß Ti/TiN
auf. In der vorliegenden Erfindung wird die Barrierenmetallschicht 105 unter
Verwendung von WN oder TiSiN gebildet. Von diesen ist TiSiN ein
Material mit einer besseren elektrischen Eigenschaft und Belastungseigenschaft
als die Stapelstruktur aus Ti/TiN. Es ist möglich, einen spezifischen Widerstand
und eine Belastungseigenschaft der TiSiN Schicht durch Steuern des
Stickstoffanteils zu kontrollieren.
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2A und 2B sind
charakteristische Graphen, die elektrische Eigenschaften von TiSiN zeigen.
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Aus 2A kann
erkannt werden, dass der spezifische Widerstand um so niedriger
ist, um so niedriger der Stickstoffanteil in der TiSiN Schicht ist.
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Unterdessen
kann aus 2B erkannt werden, dass eine
Belastung am niedrigsten ist, wenn der Stickstoffanteil in der TiSiN
Schicht bei etwa 30% liegt, und sich die Belastungseigenschaft um
etwa 30% herum abrupt verschlechtert.
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Es
ist bevorzugt, dass dann, wenn eine Charakteristik eines spezifischen
Widerstands bevorzugt in Abhängigkeit
von der Eigenschaft betrachtet wird, der Stickstoffanteil minimiert
wird, und dass dann, wenn die Belastungseigenschaft bevorzugt betrachtet
wird, der Stickstoffanteil auf etwa 30% eingestellt wird. Wenn die
Charakteristik des spezifischen Widerstands und die Stresseigenschaft
zur gleichen Zeit berücksichtigt
werden, dann wird der Stickstoffanteil bevorzugt auf 25% bis 35%
eingestellt.
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Sogar
dann, wenn die Barrierenmetallschicht 105 unter Verwendung
von WN gebildet wird, ist es bevorzugt, dass der Stickstoffanteil
unter Berücksichtigung
der elektrischen Eigenschaft und einer Stressbelastung eingestellt
wird.
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Gemäß der vorliegenden
Erfindung kann grundsätzlich
durch Bilden der Barrierenmetallschicht 105 unter Verwendung
von WN oder TiSiN eine bessere elektrische Eigenschaft erhalten
werden als bei einer aus der Stapelstruktur Ti/TiN aufgebauten herkömmlichen
Barrierenmetallschicht.
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Ein
Verfahren zur Herstellung des Flashspeicherbauelements, welches
die zuvor erwähnte Barrierenmetallschicht
verwendet, wird nunmehr beschrieben.
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3 ist
ein Layoutdiagramm, welches die Flashspeicherzellenregion in dem
Halbleiterbauelement gemäß der vorliegenden
Erfindung darstellt. 4 bis 21 sind
Querschnitte zum Erklären
eines Verfahrens zur Herstellung eines Flashspeicherbauelements
gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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Gemäß 4 werden
eine Kontaktflächenoxidschicht 202 und
eine Kontaktflächennitridschicht 203 auf
einem Halbleitersubstrat 201 sequentiell gebildet. Derzeit
kann eine Dicke der Kontaktflächennitridschicht 203 in
einer Art und Weise festgelegt werden, dass eine in einem nachfolgenden
Prozess zu bildende Elementisolationsschicht sich höher als
das Halbleitersubstrat 201 erstreckt. Daher wird über die Dicke
der Kontaktflächennitridschicht 203 bevorzugt unter
Berücksichtigung
der obigen Tatsache entschieden. Beispielsweise kann die Kontaktflächennitridschicht 203 mit
einer Dicke von 500Å bis
1500Å gebildet
werden.
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Gemäß 5 werden
die Kontaktflächennitridschicht 203 und
die Kontaktflächenoxidschicht 202 strukturiert,
um das Halbleitersubstrat 201 in der Elementisolationsregion,
in der die Elementisolationsschicht gebildet werden wird, zu exponieren.
Derzeit wird in der Zellenregion die Kontaktflächennitridschicht 203 in
einer Bitleitungsrichtung strukturiert. Nachdem die Kontaktflächennitridschicht 203 strukturiert
wurde, wird das exponierte Halbleitersubstrat 201 geätzt, um
Gräben 204 zu
bilden. Dadurch werden die Gräben 204 in
der Zellenregion und in der Elementisolationsregion der peripheren
Region gebildet.
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Als
nächstes
wird die Kontaktflächennitridschicht 203 erneut
strukturiert. Das bedeutet, gemäß 6,
dass die Kontaktflächennitridschicht 203 in der
Zellenregion erneut geätzt
wird, so dass die Kontaktflächennitridschicht 203 in
einer Wortleitungsrichtung strukturiert wird. Derzeit wird die Kontaktflächennitridschicht 203 in
der peripheren Schaltungsregion geätzt, so dass die Gateregion
des Transistors eine öffnende
Form aufweist. Derzeit kann auch die Kontaktflächenoxidschicht 202 geätzt werden.
Daher wird die Kontaktflächennitridschicht 203 der
Zellenregion sowohl in der Wortleitungsrichtung A-A' als auch in der
Bitleitungsrichtung B-B' strukturiert.
In der Zellenregion wird das Halbleitersubstrat 201 teilweise exponiert,
da die Kontaktflächennitridschicht 203 in der
Wortleitungsrichtung einmal geätzt
wird.
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In
dem Obigen dient die Tatsache, dass die Kontaktflächennitridschicht 203 der
Zellenregion in der Wortleitungsrichtung A-A' erneut strukturiert wird, dazu, eine
Region zu definieren, in der eine Polysiliziumschicht für ein Floating
Gate in der Zellenregion gebildet werden wird. Das bedeutet, dass
in der Zellenregion eine Region, in der die Kontaktflächennitridschicht 203 verbleibt,
zu einer Region wird, in der das Floating Gate des Flashspeichers
gebildet werden wird. Gleichzeitig wird in der peripheren Region eine
Region, in der die Kontaktflächennitridschicht 203 verbleibt,
eine Region, in der die Polysiliziumschicht für die Gateelektrode des Transistors
gebildet werden wird.
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Gemäß 7 werden
die Seitenwände
der Gräben 204 oxidiert,
um eine Zwischenoxidschicht 205 zu bilden, um einen in
dem Ätzprozess
zum Bilden der Gräben 204 verursachten Ätzschaden
zu kompensieren. Wenn eine auf den Seitenwänden und auf dem Boden der
Gräben 204 erzeugte
beschädigte
Schicht durch die Zwischenoxidschicht 205 gebildet wird,
dann wird die beschädigte
Schicht entfernt und die Zwischenoxidschicht 205 wird ein Teil
der Elementisolationsschicht.
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Gemäß 8 werden
die Gräben 204 mit
einem Isolationsmaterial vergraben, um eine Elementisolationsschicht 206 zu
bilden. Die Elementisolationsschicht 206 kann gebildet
werden durch Vergraben der Gräben 204 unter
Verwendung eines hochdichten Plasma (NDP) Oxids. Derzeit kann das
auf der Kontaktflächennitridschicht 203 abgeschiedene Isolationsmaterial
durch chemisch mechanisches Polieren (CMP) entfernt werden, in dem
HSS (hochselektiver Schlamm) als ein Poliermittel verwendet werden
kann.
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Unterdessen
werden in der Zellenregion die Gräben 204 mit dem Isolationsmaterial
vergraben, wobei die Kontaktflächennitridschicht 203 gemäß 9 in
der Bitleitungsrichtung B-B' strukturiert
wird. Es werden somit sogar Zwischenräume zwischen den Kontaktflächennitridschichten 203 mit
dem Isolationsmaterial für
die Elementisolationsschicht in der Bitleitungsrichtung B-B' vergraben. Somit
wird das Isolationsmaterial 206 für die Elementisolationsschicht,
welches in den Zwischenräumen
zwischen den Kontaktflächennitridschichten 203 vergraben
ist, eine Isolationsschichtstruktur zum Definieren der Region, in
der das Floating Gate in einem nachfolgenden Prozess gebildet werden
wird.
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Gemäß 10 wird
die Kontaktflächennitridschicht
(203 in den 8 und 9) entfernt.
Da die Kontaktflächennitridschicht
(203 in den 8 und 9) entfernt
wird, verbleibt die Elementisolationsschicht 206, so dass
Vorsprünge 206a sich
höher erstrecken
als das Halbleitersubstrat 201. Darüber hinaus verbleibt der Zellenregion
auf dem Halbleitersubstrat 201 in der Bitleitungsrichtung
die Isolationsmaterialschicht (206 in 9).
Dies verbleibt in der Form einer Isolationsschichtstruktur, in welcher
die Floating Gate Region in einer öffnenden Form definiert ist.
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Das
gleiche gilt auch in der peripheren Schaltungsregion. Das bedeutet,
dass, obwohl in den Zeichnungen nicht dargestellt, die Isolationsmaterialschicht
auch auf der aktiven Region der peripheren Region verbleibt, und
in der Form der Isolationsschichtstruktur verbleibt, in welcher
die Gateregion des Transistors in der öffnenden Form definiert ist.
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Gemäß 11 werden
die Vorsprünge 206a der
Elementisolationsschicht 206, welche höher herausragen als das Halbleitersubstrat 201,
in einer gegebenen Dicke geätzt.
Die Vorsprünge 206a der
Elementisolationsschicht 206 können durch einen Nassätzprozess
geätzt
werden. In dem Nassätzprozess kann
eine fluorbasierte Lösung
als ein Ätzmittel
verwendet werden.
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Daher
nehmen die Breite und die Höhe
der Vorsprünge 206a der
Elementisolationsschicht 206 ab. Gemäß 12 nehmen
derzeit die Breite und die Höhe
der Isolationsschicht 206, welche in der Bitleitungsrichtung
B-B' in der Zellenregion
verbleibt, ebenfalls ab. Wenn die Breite der Vorsprünge 206a der
Elementisolationsschicht 206 abnimmt und ein Abstand zwischen
benachbarten Vorsprüngen 206a größer wird,
dann wird die Fläche,
in welcher die Polysiliziumschicht für das Floating Gate gebildet
werden wird, als solche größer.
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Unterdessen
wird in der Prozedur des Ätzens
der Vorsprünge 206a der
Elementisolationsschicht 206 die Kontaktflächenoxidschicht
(202 in 11), die auf dem Halbleitersubstrat 201 verbleibt, ebenfalls
entfernt.
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Gemäß 13 werden
Gate-Isolationsschichten 207 und erste Polysiliziumschichten 208 sequentiell
auf dem Halbleitersubstrat 201 zwischen den Vorsprüngen 206a gebildet.
Dies wird detaillierter beschrieben. Die Gate-Isolationsschichten 207 werden
auf dem Halbleitersubstrat 201 zwischen den Vorsprüngen 206a gebildet.
Nach der Bildung einer Polysiliziumschicht auf der gesamten Oberfläche in einer
Art und Weise, die genügt,
um die Zwischenräume zwischen
den Vorsprüngen 206a zu
vergraben, wird die Polysiliziumschicht auf der Kontaktflächennitridschicht 203 durch
CMP entfernt, so dass die ersten Polysiliziumschichten 208 nur
in den Zwischenräumen
zwischen den Vorsprüngen 206a verbleiben.
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Derzeit
werden die Gate-Isolationsschichten 207, die in der Zellenregion
gebildet sind, zu einer Tunneloxidschicht der Flashspeicherzelle,
und die Gate-Isolationsschichen 207,
die in der peripheren Region gebildet werden, werden eine Gate-Oxidschicht
des Transistors. Da die Tunneloxidschicht und die Gate-Oxidschicht ziemlich
unterschiedlich in der Dicke sind, werden sie bevorzugt durch verschiedene
Prozesse gebildet. Das Verfahren zum Bilden der Tunneloxidschicht
und der Gate-Oxidschicht durch unterschiedliche Prozesse ist als
solches im Stand der Technik wohl bekannt. Eine Beschreibung von
diesem wird daher hier weggelassen.
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Unterdessen
werden, wie in 14 dargestellt, die ersten Polysiliziumschichten 208 der
Zellenregion sowohl in der Bitleitungsrichtung B-B' als auch in der
Wortleitungsrichtung mittels der Vorsprünge 206a der Elementisolationsschicht 206 und dem
auf dem Halbleitersubstrat 201 verbleibenden Isolationsmaterial 206 isoliert.
Dementsprechend können
die ersten Polysiliziumschichten 208 als das Floating Gate
auch ohne weitere Strukturierungsprozesse verwendet werden.
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Darüber hinaus
werden die Kanten der ersten Polysiliziumschichten 208 in
einer Überlagerung auf
der Elementisolationsschicht 206 gebildet, und werden in
einem kleinen Abstand sogar in der Bitleitungsrichtung B-B' gebildet. Es ist
daher möglich,
die Fläche
der ersten Polysiliziumschichten 208 zu maximieren.
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Während die
Elementisolationsschicht 206 in der Elementisolationsregion
gebildet wird, können durch
das obige Verfahren die ersten Polysiliziumschichten 208,
welche sowohl in der Wortleitungsrichtung A-A' als auch in der Bitleitungsrichtung
B-B' isoliert sind,
auf dem Halbleitersubstrat 201 gebildet werden. Dieses
Verfahren wird als selbstausgerichteter Floating Gate (SAFG) Prozess
bezeichnet.
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Derzeit
dienen die in der Zellenregion gebildeten ersten Polysiliziumschichten 208 zum
Bilden des Floating Gates der Flashspeicherzelle, und die in der
peripheren Region gebildeten ersten Polysiliziumschichten 208 dienen
zum Bilden des Gates des Transistors.
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Gemäß 15 werden
eine Ätzstoppschicht 209 und
eine Isolationsopferschicht 210 sequentiell auf der gesamten
Oberfläche
einschließlich
der ersten Polysiliziumschichten 208 gebildet. Derzeit
dienen die Isolationsopferschichten 210 zum Definieren einer
Region, in der eine zweite Polysiliziumschicht, die in einem nachfolgenden
Prozess zu bilden ist, gebildet werden wird. Darüber hinaus wird über eine
Dicke der zweiten Polysiliziumschicht, die in einem nachfolgenden
Prozess zu bilden ist, gemäß einer
Dicke der Isolationsopferschichten 210 entschieden. Es
ist daher bevorzugt, dass die Dicke der Isolationsopferschichten 210 unter
Berücksichtigung
der obigen Tatsache eingestellt wird.
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Unterdessen
dient die Ätzstoppschicht 209 dazu,
darunter liegende Elemente (beispielsweise eine Polysiliziumschicht)
davor zu schützen,
in einem nachfolgenden Ätzprozess
geätzt
zu werden. Wenn jedoch das Ätzselektiwerhältnis gegenüber den
darunter liegenden Elementen gesteuert wird, wenn die Isolationsopferschichten 210 geätzt werden,
dann kann die Ätzstoppschicht 209 weggelassen
werden.
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Um
das Verständnis
zu erleichtern, wird im folgenden eine Beschreibung mit Bezug auf
dem entlang der Linie B-B' in
der Bitleitungsrichtung in dem Layoutdiagramm der 3 vorgenommen.
Daher ist die Elementisolationsschicht in den nachfolgenden Zeichnungen
nicht dargestellt.
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Gemäß 16 werden
die Isolationsopferschichten 210 durch einen Ätzprozess
unter Verwendung der Gate-Maske strukturiert. Wenn die Ätzstoppschicht 209 gebildet
wird, dann wird derzeit die Ätzstoppschicht 209 als
die Ätzstoppschicht
verwendet. Nachdem die Isolationsopferschichten 210 geätzt wurden,
wird die Ätzstoppschicht 209 zusätzlich geätzt. Daher
wird in der Zellenregion die Region, von welcher die Isolationsopferschichten 210 geätzt werden,
eine Region, in der das Steuergate gebildet werden wird.
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Gemäß
17 wird
der exponierte Abschnitt der ersten Polysiliziumschichten
208 in
der Zellenregion um eine vorgegebene Dicke mittels eines Ätzprozesses
unter Verwendung der Isolationsopferschichten
210 als eine Ätzmaske
geätzt.
Somit werden die ersten Polysiliziumschichten
208 der Zellenregion
gebildet, um eine
Form
aufzuweisen. Da die Oberflächenfläche ansteigt,
kann das Kopplungsverhältnis
der Flashspeicherzelle ansteigen.
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Dieser
Prozess kann nur in der Zellenregion ausgeführt werden und kann aber auch
in der peripheren Schaltungsregion zur gleichen Zeit ausgeführt werden.
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Gemäß 18 wird
eine dielektrische Schicht 211 in der Zellenregion gebildet.
Derzeit werden, wenn die dielektrische Schicht 211 auch
in der peripheren Region gebildet wird, eine Polysiliziumschicht,
die in einem nachfolgenden Prozess zu bilden ist, und die erste
Polysiliziumschichten 208 elektrisch isoliert. Die gleiche
Struktur, wie die Flashspeicherzelle, wird gebildet. Die dielektrische
Schicht 211 wird daher nur in der Zellenregion gebildet,
so dass die Polysiliziumschicht, die in dem nachfolgenden Prozess
zu bilden ist, und die ersten Polysiliziumschichten 208 in
der peripheren Region elektrisch verbunden sind.
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Diese
dielektrische Schicht 211 kann gebildet werden, um eine
ONO (Oxid-Nitrid-Oxid)
Struktur aufzuweisen.
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Gemäß 19 wird
eine zweite Polysiliziumschicht 212 für ein Steuergate auf der gesamten Oberfläche der
Zellenregion und der peripheren Region gebildet. Eine Metallschicht 214 wird
auf der zweiten Polysiliziumschicht 212 gebildet.
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In
dem Obigen wird die zweite Polysiliziumschicht 212 vorzugsweise
in einer Dicke in einem Grad gebildet, dass sie in einer konkaven
Form gebildet werden kann, während
die Stufe durch die Isolationsopferschichten 210 erhalten
bleibt, ohne den Zwischenraum zwischen den Isolationsopferschichten 210 vollständig zu
vergraben. Beispielsweise kann die zweite Polysiliziumschicht 212 300
bis 1000Å in
der Dicke ausgebildet werden.
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Da
die zweite Polysiliziumschicht 212 auf den ersten Polysiliziumschichten 208 mit
der konkaven Form in der Zellenregion gebildet wird überlappen
sich unter dessen die ersten Polysiliziumschichten 208 und
die zweite Polysiliziumschicht 212 auch in der Seitenwand
der ersten Polysiliziumschichten 208. Somit kann das gesamte
Kopplungsverhältnis der
Flashspeicherzelle erhöht
werden. Darüber
hinaus werden die zweite Polysiliziumschicht 212 und die
ersten Polysiliziumschichten 208 in der peripheren Schaltungsregion
in direkten Kontakt miteinander gebracht, da die zweite Polysiliziumschicht
gebildet wird, ohne dass die dielektrische Schicht 211 gebildet wird.
Daher werden die ersten Polysiliziumschichten 208 und die
zweite Polysiliziumschicht 212 zu den Gates der Transistoren.
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Die
Metallschicht 214 wird unterdessen bevorzugt unter Verwendung
von Wolfram gebildet. In diesem Fall wird eine Barrierenschicht 213 vorzugsweise
zwischen der Metallschicht 214 und der zweiten Polysiliziumschicht 212 ausgebildet.
Die Barrierenschicht 213 wird vorzugsweise unter Verwendung von
WN oder TiSiN ausgebildet.
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Wenn
die Barrierenschicht 213 unter Verwendung von WN gebildet
wird, dann kann sie in einer solchen Art und Weise ausgebildet werden,
dass während
WN durch Zufuhr eines stickstoffhaltigen Gases (beispielsweise NH3 oder N2) nach der
Abscheidung von Wolfram abgeschieden wird, die Zufuhr des stickstoffhaltigen
Gases gestoppt wird und eine Wolframschicht gebildet wird. Derzeit
wird die Zufuhrzeit des stickstoffhaltigen Gases gesteuert, so dass
WN mit etwa 10 bis 50Å Dicke
abgeschieden wird. Darüber
hinaus wird Wolfram vorzugsweise bis zu einer Dicke gebildet, bei
der die Zwischenräume zwischen
den Isolationsopferschichten 210 vollständig vergraben sind, bevorzugt
in einer Dicke von 500 bis 2000Å.
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Wenn
die Barrierenschicht 213 unter Verwendung von TiSiN gebildet
wird, nachdem TiSiN zunächst
abgeschieden wurde, während
nur ein Zufuhrgas in den Abscheidungsapparat ersetzt wurde, dann
kann die Metallschicht 214 direkt insitu ohne Vakuumunterbrechung
oder Zeitverzögerung
gebildet werden. Wenn die Barrierenschicht 213 unter Verwendung
von TiSiN gebildet wird, dann kann sie mit einer Dicke von 20 bis
200Å gebildet
werden. Wie mit Bezug auf die 2A und 2B beschrieben, wird
der spezifische Widerstand oder die Belastungseigenschaft durch
Steuern des Anteils von N2 kontrolliert.
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Gemäß 20 werden
die Metallschicht 214, die Barrierenschicht 213 und
die zweite Polysiliziumschicht 212 auf den Isolationsopferschichten 210 entfernt,
so dass die zweite Polysiliziumschicht 212, die Barrierenschicht 213 und
die Metallschicht 214 nur in den Zwischenräumen zwischen
den Isolationsopferschichten 210 verbleiben. Dieser Prozess kann
in einer Art und Weise ausgeführt
werden, dass die Metallschicht 214, die Barrierenschicht 213 und die
zweite Polysiliziumschicht 212 durch CMP poliert werden,
bis die Oberfläche
der Isolationsschicht, die in der dielektrischen Schicht 211 der
Zellenregion oder die Isolationsopferschichten 210 der
peripheren Region exponiert sind.
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Derzeit
kann der Polierprozess in einer Art und Weise ausgeführt werden,
dass die zweite Polysiliziumschicht 212 als eine erste Ätzstoppschicht verwendet
wird, wenn die Metallschicht 214 und die Barrierenschicht 213 poliert
werden, wobei die Metallschicht 214 und die Barrierenschicht 213 poliert werden,
und anschließend
exzessives Polieren ausgeführt
wird, um die zweite Polysiliziumschicht 212 zu polieren.
Wenn die zweite Polysiliziumschicht 212 poliert ist, dann
ist es unterdessen bevorzugt, dass die selektive Polierrate sicher
bei einem Maximum ist, so dass der Polierverlust (Kümpelarbeit
(Englisch=dishing) oder Erosion) in der Metallschicht 214 verhindert
wird.
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Dadurch
werden in der Zellenregion die Metallschicht 214, die Barrierenschicht 213 und
die zweite Polysiliziumschicht 212 in einer vorbestimmten
Struktur durch die Isolationsopferschichten 210 isoliert.
Sie werden die Kontrollgates der Flashspeicherzellen. Auch werden
in der peripheren Region die Metallschicht 214, die Barrierenschicht 213,
die zweite Polysiliziumschicht 212 und die ersten Polysiliziumschichten 208 die
Gateelektroden des Transistors.
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Gemäß 21 werden
alle Materialien, die auf dem Halbleitersubstrat 201 zwischen
den ersten Polysiliziumschichten 208 verbleiben, entfernt.
Es wird dann eine Störstelle
in die aktive Region des exponierten Halbleitersubstrats 201 injiziert,
wodurch Source/Drain 215 gebildet werden. Derzeit wird
auch in der peripheren Region eine Störstelle in das Halbleitersubstrat 201 injiziert,
welches exponiert ist, da das Isolationsmaterial entfernt ist, wodurch
Source/Drain des Transistors gebildet werden. Dadurch werden die
Flashspeicherzellen in der Zel lenregion gebildet und die Transistoren
in der peripheren Schaltungsregion gebildet.
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Es
wurde herausgefunden, dass in der Flashspeicherzelle und dem Transistor,
die vollständig
sind, selten eine Stufe erzeugt wird, mit Ausnahme, dass die Stufe
in etwa einer Dicke der dielektrischen Schicht 211 erzeugt
wird. Wenn die Isolationsopferschichten 210 bis zu der
dielelektrischen Schicht 211 entfernt werden, dann können die
Stufen der Flashspeicherzelle und des Transistors gleich hergestellt
werden.
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Da
das Steuergate in dem konkaven Abschnitt der ersten Polysiliziumschichten 208 gebildet wird,
kann darüber
hinaus die gesamte Höhe
der Flashspeicherzelle reduziert werden. Da die Metallschicht 214 auch
in dem konkaven Abschnitt der zweiten Polysiliziumschicht 212 ausgebildet
wird, kann die gesamte Höhe
weiter reduziert werden. Dadurch kann ein nachfolgender Prozess
leichter ausgeführt
werden.
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Aber
nicht nur der Strukturierungsprozess zum Bilden des Steuergates
wird in dem Polierprozess und nicht in dem Ätzprozess ausgeführt, sondern
es werden auch die ersten Polysiliziumschichten 208 zuvor
strukturiert. Somit können
nur die Metallschicht 214 und die zweite Polysiliziumschicht 212 poliert
werden. Daher kann eine Ätzbelastung
des Strukturierungsprozesses reduziert werden und ein Erzeugen von
Rückständen durch Ätznebenprodukte kann
verhindert werden.
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Nachdem
eine Zwischenschicht-Isolationsschicht auf der gesamten Oberfläche durch
einen nachfolgenden Prozess gebildet wurde, kann unterdessen ein
Kontaktloch gebildet werden, wobei das Kontaktloch mit einem leitenden
Material vergraben wird, um einen Kontaktanschluss zu bilden. Dieser Prozess
wird mit der Seitenwand der zweiten Polysiliziumschicht 212 ausgeführt, welche
von der dielektrischen Schicht 211 umgeben ist. Daher kann
er verhindern, dass ein Ätzschaden
auf der Seitenwand der zweiten Polysiliziumschicht 212 entsteht
oder dass die zweite Polysiliziumschicht 212 und der Kontaktanschluss
miteinander in Kontakt geraten. Das bedeutet in der vorliegenden
Erfindung, dass die dielektri sche Schicht 211 sogar als
ein Isolationsschichtspacer der zweiten Polysiliziumschicht 212 dienen
kann.
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Wie
oben beschrieben wird gemäß der vorliegenden
Erfindung ein Metallmaterial mit guten elektrischen und Belastungseigenschaften
als eine Barrierenmetallschicht verwendet, eine Stufe zwischen einer
Speicherzelle, gebildet in einer Zellenregion, und einen Transistor,
gebildet in einer peripheren Schaltungsregion, wird minimiert, und
die Höhe der
Speicherzelle wird minimiert. Daher ist die vorliegende Erfindung
darin vorteilhaft, dass ein nachfolgender Prozess vereinfacht wird,
wobei Probleme, die dadurch verursacht sind, dass ein Gate hoch
ausgebildet wird, gelöst
werden, und die elektrische Charakteristik des Bauelements verbessert
werden kann.
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Obwohl
die vorstehende Beschreibung mit Bezug auf die bevorzugten Ausführungsformen
vorgenommen wurde, ist klar, dass Veränderungen und Modifikationen
der vorliegenden Erfindung von dem Durchschnittsfachmann der Technik
vorgenommen werden können,
ohne von dem Geist und dem Schutzbereich der vorliegenden Erfindung
und den anhängenden
Ansprüchen
abzuweichen.
