DE102020122922A1 - Halbleitervorrichtung mit Datenspeichermuster - Google Patents

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YoungHwan Son
Sanghoon JEONG
SangJun HONG
Seogoo KANG
Jeehoon HAN
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Samsung Electronics Co Ltd
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Abstract

Eine Halbleitervorrichtung enthält eine untere Struktur (3); eine Stapelstruktur (68), die Gate-Schichten (65) und Zwischenschicht isolierende Schichten (22) enthält und eine Öffnung (30) aufweist; eine vertikale Struktur (50) in der Öffnung (30); eine Kontaktstruktur (78) auf der vertikalen Struktur (50); und eine leitfähige Leitung (81) auf der Kontaktstruktur (78). Die vertikale Struktur (50) enthält eine isolierende Kernregion (46), eine Kanal-Halbleiterschicht (44), die Seiten- und untere Oberflächen der isolierenden Kernregion (46) abdeckt, Datenspeichermuster (40) zwischen der Kanal-Halbleiterschicht (44) und den Gate-Schichten, die voneinander beabstandet sind, eine erste dielektrische Schicht, und eine zweite dielektrische Schicht. Zumindest ein Abschnitt der ersten dielektrischen Schicht ist zwischen den Datenspeichermustern (40) und den Gate-Schichten (65) angeordnet, zumindest ein Abschnitt der zweiten dielektrischen Schicht (42) ist zwischen den Datenspeichermustern (40) und der Kanal-Halbleiterschicht (44) angeordnet, und die isolierende Kernregion (46) enthält erste konvexe Abschnitte (46a1), die in Regionen, die den Gate-Schichten (65) zugewandt angeordnet sind, vergrößerte Breiten aufweisen.

Description

  • Hintergrund
  • Das vorliegende erfinderische Konzept betrifft eine Halbleitervorrichtung und insbesondere eine Halbleitervorrichtung, die ein Datenspeichermuster und ein Verfahren enthält, um dieses auszubilden.
  • Um die preisliche Wettbewerbsfähigkeit von Produkten zu erhöhen, besteht ein immer größerer Bedarf nach einer Verbesserung des Grads an Integration einer Halbleitervorrichtung. Um den Grad an Integration einer Halbleitervorrichtung zu verbessern, wurde eine Halbleitervorrichtung mit einem dreidimensionalen Array von Speicherzellen anstelle von einem zweidimensionalen Array von Speicherzellen vorgeschlagen.
  • Kurzfassung
  • Es ist ein Aspekt bzw. Ausführungsform des vorliegenden erfinderischen Konzepts, eine Halbleitervorrichtung vorzusehen, die dazu in der Lage ist, einen Grad an Integration zu verbessern.
  • Es ist ein Aspekt des vorliegenden erfinderischen Konzepts, ein Verfahren zum Ausbilden einer Halbleitervorrichtung vorzusehen, die dazu in der Lage ist, einen Grad an Integration zu verbessern.
  • Gemäß einem Aspekt des vorliegenden erfinderischen Konzepts enthält eine Halbleitervorrichtung eine untere Struktur; eine Stapelstruktur auf der unteren Struktur, wobei diese eine Öffnung aufweist; eine vertikale Struktur in der Öffnung; eine Kontaktstruktur auf der vertikalen Struktur; und eine leitfähige Leitung auf der Kontaktstruktur, wobei die Stapelstruktur eine Mehrzahl von Gate-Schichten und eine Mehrzahl von Zwischenschicht isolierenden Schichten umfasst, wobei die vertikale Struktur eine isolierende Kernregion, eine Kanal-Halbleiterschicht, eine Mehrzahl von Datenspeichermustern, eine erste dielektrische Schicht und eine zweite dielektrische Schicht umfasst, wobei sich die isolierende Kernregion in einer vertikalen Richtung erstreckt, wobei die vertikale Richtung senkrecht zu einer oberen Oberfläche der unteren Struktur verläuft, wobei die Kanal-Halbleiterschicht eine Seitenoberfläche und eine untere Oberfläche der isolierenden Kernregion abdeckt, wobei die Mehrzahl von Datenspeichermustern zwischen der Kanal-Halbleiterschicht und der Mehrzahl von Gate-Schichten angeordnet ist und derart angeordnet sind, dass diese in der vertikalen Richtung voneinander beabstandet sind, wobei zumindest ein Abschnitt der ersten dielektrischen Schicht zwischen der Mehrzahl von Datenspeichermustern und der Mehrzahl von Gate-Schichten angeordnet ist, wobei zumindest ein Abschnitt der zweiten dielektrischen Schicht zwischen der Mehrzahl von Datenspeichermustern und der Kanal-Halbleiterschicht angeordnet ist, und wobei die isolierende Kernregion eine Mehrzahl von ersten konvexen Abschnitten umfasst, die in Regionen, die der Mehrzahl von Gate-Schichten zugewandt angeordnet sind, vergrößerte Breiten aufweisen.
  • Gemäß einem Aspekt des vorliegenden erfinderischen Konzepts enthält eine Halbleitervorrichtung eine untere Struktur; eine Stapelstruktur, die eine Zwischenschicht isolierende Schicht und eine Gate-Schicht enthält, die aufeinanderfolgend auf der unteren Struktur gestapelt sind; und eine vertikale Struktur, die durch die Stapelstruktur verläuft, wobei die vertikale Struktur eine isolierende Kernregion, die durch die Zwischenschicht isolierende Schicht und die Gate-Schicht verläuft, eine Kanal-Halbleiterschicht, die zumindest eine Seitenoberfläche der isolierenden Kernregion abdeckt, ein Datenspeichermuster zwischen der Kanal-Halbleiterschicht und der Gate-Schicht, eine erste dielektrische Schicht, die zumindest zwischen dem Datenspeichermuster und der Gate-Schicht eingeschoben ist, und eine zweite dielektrische Schicht, die zumindest zwischen dem Datenspeichermuster und der Kanal-Halbleiterschicht eingeschoben ist, umfasst, wobei das Datenspeichermuster eine erste Seitenoberfläche, die der Gate-Schicht zugewandt angeordnet ist, und eine zweite Seitenoberfläche, die der Kanal-Halbleiterschicht zugewandt angeordnet ist, aufweist, und wobei die zweite Seitenoberfläche des Datenspeichermusters einen konkaven Abschnitt aufweist.
  • Gemäß einem Aspekt des vorliegenden erfinderischen Konzepts enthält eine Halbleitervorrichtung eine untere Struktur; eine Stapelstruktur, die eine Zwischenschicht isolierende Schicht und eine Gate-Schicht enthält, die aufeinanderfolgend auf der unteren Struktur gestapelt sind; und eine vertikale Struktur, die durch die Stapelstruktur verläuft, wobei die vertikale Struktur eine isolierende Kernregion, die durch die Zwischenschicht isolierende Schicht und die Gate-Schicht verläuft, eine Kanal-Halbleiterschicht, die zumindest eine Seitenoberfläche der isolierenden Kernregion abdeckt, ein Datenspeichermuster zwischen der Kanal-Halbleiterschicht und der Gate-Schicht, eine erste dielektrische Schicht, die zumindest zwischen dem Datenspeichermuster und der Gate-Schicht eingeschoben ist, und eine zweite dielektrische Schicht, die zumindest zwischen dem Datenspeichermuster und der Kanal-Halbleiterschicht eingeschoben ist, umfasst, und wobei die isolierende Kernregion in Regionen, welche der Gate-Schicht zugewandt angeordnet sind, zumindest zwei Wendepunkte aufweist.
  • Figurenliste
  • Die vorstehenden und andere Aspekte, Merkmale und Vorteile des vorliegenden erfinderischen Konzepts werden aus der folgenden detaillierten Beschreibung, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, deutlicher verstanden werden. Es zeigt/Es zeigen:
    • 1 eine Draufsicht, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 2 eine Querschnittsansicht, die ein Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 3 eine teilweise vergrößerte Ansicht, welche einen Abschnitt ,A' von 2 darstellt;
    • 4 eine teilweise vergrößerte Ansicht, welche einen Abschnitt ,B' von 2 darstellt;
    • 5 eine teilweise vergrößerte Ansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 6 eine teilweise vergrößerte Ansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 7 eine teilweise vergrößerte Ansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 8A eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 8B eine teilweise vergrößerte Ansicht, welche einen Abschnitt ,A1' von 8A darstellt;
    • 9 eine teilweise vergrößerte Ansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 10 eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 11 eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 12 eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
    • 13A bis 13F Querschnittsansichten, die ein Beispiel eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellen;
    • 14A bis 14C Querschnittsansichten, die ein anderes Beispiel eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellen.
  • Detaillierte Beschreibung
  • Nachfolgend werden beispielhafte Ausführungsformen des vorliegenden erfinderischen Konzepts unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben werden. In den Zeichnungen bezeichnen die gleichen Bezugszeichen stets die gleichen Elemente.
  • 1 zeigt eine Draufsicht, die einen Abschnitt einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt, 2 zeigt eine Querschnittsansicht, die eine Region entlang einer Querschnittslinie I-I' von 1 darstellt, um ein Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darzustellen, 3 zeigt eine teilweise vergrößerte Ansicht, welche einen Abschnitt ,A' von 2 darstellt, und 4 zeigt eine teilweise vergrößerte Ansicht, welche einen Abschnitt ,B' von 2 darstellt.
  • Mit Bezug auf die 1 bis 4 kann eine Stapelstruktur 68 auf einer unteren Struktur 3 angeordnet sein. Bei einem Beispiel kann die untere Struktur 3 ein Halbleitersubstrat enthalten. Die Stapelstruktur 68 kann eine Mehrzahl von Zwischenschicht isolierenden Schichten 22 und eine Mehrzahl von Gate-Schichten 65 enthalten, die abwechselnd gestapelt sind.
  • Eine horizontale Verbindungsstruktur 62 kann zwischen der unteren Struktur 3 und der Stapelstruktur 68 angeordnet sein. Die horizontale Verbindungsstruktur 62 kann ein unteres horizontales Verbindungsmuster 59 und auf dem unteren horizontalen Verbindungsmuster 17 ein oberes horizontales Verbindungsmuster 59 enthalten. Das untere horizontale Verbindungsmuster 59 und das obere horizontale Verbindungsmuster 17 können aus Polysilizium ausgebildet sein, das eine Leitfähigkeit vom N-Typ aufweist.
  • Eine Öffnung 30, die durch die Stapelstruktur 68 verläuft, kann angeordnet sein. Eine vertikale Struktur 50 kann in der Öffnung 30 angeordnet sein. Die vertikale Struktur 50 kann durch die Stapelstruktur 68 verlaufen, kann sich in einer Abwärtsrichtung (z. B. hin zu der oberen Oberfläche 3s der unteren Struktur 3) erstrecken, kann durch die horizontale Verbindungsstruktur 62 verlaufen, und kann sich in die untere Struktur 3 erstrecken. In einer Draufsicht kann die vertikale Struktur 50 eine kreisförmige Form, eine elliptische Form, eine ovale Form usw. aufweisen.
  • Eine erste obere isolierende Schicht 53 und eine zweite obere isolierende Schicht 75, die aufeinanderfolgend auf der Stapelstruktur 68 und der vertikalen Struktur 50 gestapelt sind, können arrangiert sein. Zum Beispiel kann die erste obere isolierende Schicht 53 auf einer oberen Oberfläche der obersten Zwischenschicht isolierenden Schichten 22U der Zwischenschicht isolierenden Schichten 22 ausgebildet sein, und die zweite obere isolierende Schicht 75 kann auf einer oberen Oberfläche der ersten oberen isolierenden Schicht 53 ausgebildet sein.
  • Trennstrukturen 72, die durch die erste obere isolierende Schicht 53 und die Stapelstruktur 68 verlaufen, können angeordnet sein. Jede der Trennstrukturen 72 kann einen Trennabstandhalter 72a und ein Trennmuster 72b enthalten. Der Trennabstandhalter 72a kann auf einer Seitenoberfläche des Trennmusters 72b angeordnet sein, wobei dieser die Seitenoberfläche des Trennmusters 72b kontaktiert. Bei einem Beispiel kann der Trennabstandhalter 72a aus einem isolierenden Material ausgebildet sein, und das Trennmuster 72b kann aus einem leitfähigen Material ausgebildet sein. Bei einem anderen Beispiel können die Trennstrukturen 72 aus einem isolierenden Material ausgebildet sein. Zum Beispiel können die Trennstrukturen 72 aus einem Siliziumoxid ausgebildet sein.
  • Die Trennstrukturen 72 können durch die erste obere isolierende Schicht 53 verlaufen, können sich in der Abwärtsrichtung (z. B. hin zu der oberen Oberfläche 3s der unteren Struktur 3) erstrecken, und können durch die horizontale Verbindungsstruktur 62 verlaufen. Die Trennstrukturen 72 können die Stapelstruktur 68 in einer ersten horizontalen Richtung X trennen. Die Trennstrukturen 72 können eine lineare Form aufweisen, die sich längs bzw. der Länge nach in einer zweiten horizontalen Richtung Y erstreckt, die senkrecht zu der ersten horizontalen Richtung X verläuft. Die erste und zweite horizontale Richtung X und Y können parallel zu einer oberen Oberfläche 3s der unteren Struktur 3 verlaufen.
  • Eine leitfähige Leitung 81 kann auf der zweiten oberen isolierenden Schicht 75 angeordnet sein. Ein Kontaktstopfen 78 (welcher ein Beispiel einer Kontaktstruktur ist) kann zwischen der leitfähigen Leitung 81 und der vertikalen Struktur 50 angeordnet sein.
  • Die Stapelstruktur 68 kann die Zwischenschicht isolierenden Schichten 22 und die Gate-Schichten 65 enthalten, die abwechselnd und wiederholt gestapelt sind.
  • Bei einem Beispiel kann jede der Mehrzahl von Gate-Schichten 65 eine erste Schicht 66a und eine zweite Schicht 66b enthalten. Die erste Schicht 66a kann sich zwischen der ersten Schicht 66a und der vertikalen Struktur 50 erstrecken, während diese untere und obere Oberflächen der zweiten Schicht 66b abdeckt.
  • Bei einem Beispiel kann die zweite Schicht 66b ein leitfähiges Material (z. B. dotiertes Polysilizium, TiN, TaN, WN, TiSi, TaSi, CoSi, WSi, Ti, Ta, W oder dergleichen) enthalten, und die erste Schicht 66a kann ein dielektrisches Material aufweisen bzw. umfassen. Das dielektrische Material der ersten Schicht 66a kann ein hoch-k-dielektrisches wie beispielsweise AlO oder dergleichen sein. Bei einem anderen Beispiel kann die erste Schicht 66a mit einem leitfähigen Material ersetzt werden, das sich von dem leitfähigen Material der zweiten Schicht 66b (z. B. TiN, WN oder dergleichen) unterscheidet.
  • Die Mehrzahl von Gate-Schichten 65 kann eine oder eine Mehrzahl von unteren Gate-Schichten 65L, auf der einen oder der Mehrzahl von unteren Gate-Schichten 65L eine Mehrzahl von Zwischen-Gate-Schichten 65M, und auf der Mehrzahl von Zwischen-Gate-Schichten 65M eine oder eine Mehrzahl von oberen Gate-Schichten 65U enthalten.
  • Zumindest eine untere Gate-Schicht 65L aus der einen oder der Mehrzahl von unteren Gate-Schichten 65L kann eine Masse-Auswahl-Gate-Elektrode enthalten, und zumindest eine obere Gate-Schicht 65U aus der einen oder der Mehrzahl von oberen Gate-Schichten 65U kann eine String-Auswahl-Gate-Elektrode enthalten. Die Mehrzahl von Zwischen-Gate-Schichten 65M kann Wortleitungen enthalten. Zum Beispiel können die zweiten Schichten 66b der Mehrzahl von Zwischen-Gate-Schichten 65M die Wortleitungen sein.
  • Die Zwischenschicht isolierenden Schichten 22 können eine unterste Zwischenschicht isolierende Schicht 22L, eine oberste Zwischenschicht isolierende Schicht 22U und Zwischenschicht isolierende Zwischenschichten 22M zwischen der untersten Zwischenschicht isolierenden Schicht 22L und der obersten Zwischenschicht isolierenden Schicht 22U enthalten. Bei den Zwischenschicht isolierenden Schichten 22 kann die oberste Zwischenschicht isolierende Schicht 22U eine Dicke aufweisen, die größer ist als die jeder der verbleibenden Zwischenschicht isolierenden Schichten 22. Die Zwischenschicht isolierenden Schichten 22 können aus Siliziumoxid ausgebildet sein.
  • Ein isolierendes Muster 27, das sich ausgehend von einer oberen Oberfläche der Stapelstruktur 68 in der Abwärtsrichtung (z. B. hin zu einer oberen Oberfläche 3s der unteren Struktur 3) erstreckt und durch die eine oder mehr als eine obere Gate-Schichten 65U verläuft, kann angeordnet sein. Das isolierende Muster 27 kann aus Siliziumoxid ausgebildet sein. Die vertikale Struktur 50 kann von dem isolierenden Muster 27 beabstandet sein. Das isolierende Muster 27 kann zum Beispiel zwischen benachbarten der vertikalen Strukturen 50 und von diesen beabstandet angeordnet sein. Es kann eine Dummy-Struktur 50d angeordnet sein (1), die das isolierende Muster 27 kontaktiert und durch die Stapelstruktur 68 verläuft. Eine Querschnittsstruktur der Dummy-Struktur 50d von 1 kann die gleiche sein wie eine Querschnittsstruktur der vertikalen Struktur 50. Bei einigen Ausführungsformen können die Dummy-Strukturen 50d bei dem gleichen Prozess ausgebildet werden und können die gleichen Materialien wie die vertikalen Strukturen 50 enthalten; allerdings können die Dummy-Strukturen 50d nicht effektiv sein, um für Betriebe zu funktionieren.
  • Verstärkungsmuster 36 können benachbart zu der vertikalen Struktur 50 arrangiert sein. Die Verstärkungsmuster 36 können aus einem isolierenden Material wie beispielsweise Siliziumoxid oder dergleichen ausgebildet sein.
  • Bei einem Beispiel können die Verstärkungsmuster 36 benachbart zu einer Seitenoberfläche der vertikalen Struktur 50 angeordnet sein und können in einer vertikalen Richtung Z voneinander beabstandet sein. Die vertikale Richtung Z kann eine Richtung sein, die senkrecht zu der oberen Oberfläche 3s der unteren Struktur 3 verläuft. Die Verstärkungsmuster 36 können zwischen den Zwischenschicht isolierenden Schichten 22 und der vertikalen Struktur 50 angeordnet sein. Die Verstärkungsmuster 36 können ein unteres Verstärkungsmuster 36L enthalten, das zwischen der untersten Zwischenschicht isolierenden Schicht 22L und der vertikalen Struktur 50 eingeschoben ist und sich zwischen einem Abschnitt der horizontalen Verbindungsstruktur 62 und der vertikalen Struktur 50 erstreckt. Das untere Verstärkungsmuster 36L kann zum Beispiel zwischen dem oberen horizontalen Verbindungsmuster 17 und der vertikalen Struktur 50 angeordnet sein. Zusätzlich können die Verstärkungsmuster 36 ein oberes Verstärkungsmuster 36U, das zwischen der obersten Zwischenschicht isolierenden Schicht 22U und der vertikalen Struktur 50 eingeschoben ist, und ein Zwischen-Verstärkungsmuster 36M, das zwischen den Zwischenschicht isolierenden Zwischenschichten 22M und der vertikalen Struktur 50 eingeschoben ist, enthalten.
  • Jedes der Zwischen-Verstärkungsmuster 36M kann mit einer entsprechenden der Zwischenschicht isolierenden Zwischenschichten 22M in Kontakt stehen. Jedes der Zwischen-Verstärkungsmuster 36M kann eine vertikale Dicke aufweisen, die größer ist als jede der Zwischenschicht isolierenden Zwischenschichten 22M. In diesem Fall bezeichnet die vertikale Dicke eine Dicke in der vertikalen Richtung (Z-Richtung). Jedes der Zwischen-Verstärkungsmuster 36M kann in einem Mittenabschnitt der Zwischen-Verstärkungsmuster 36M konkav sein, wobei dieses der vertikalen Struktur 50 zugewandt angeordnet ist.
  • Eine Substrat isolierende Schicht 37, die zwischen der vertikalen Struktur 50 und der unteren Struktur 3 eingeschoben ist, kann angeordnet sein. Die Substrat isolierende Schicht 37 kann bei einer niedrigeren vertikalen Ebene als der der oberen Oberfläche 3s der unteren Struktur 3 angeordnet sein. Die Substrat isolierende Schicht 37 kann aus Siliziumoxid ausgebildet sein.
  • Bei einem Beispiel kann die vertikale Struktur 50 eine isolierende Kernregion 46, eine Kanal-Halbleiterschicht 44, eine Mehrzahl von Datenspeichermustern 40, eine erste dielektrische Schicht 38, eine zweite dielektrische Schicht 42 und ein Pad-Muster 48 enthalten.
  • Die isolierende Kernregion 46 kann sich in der vertikalen Richtung Z erstrecken. Die isolierende Kernregion 46 kann ein isolierendes Material enthalten. Die isolierende Kernregion 46 kann zum Beispiel mit einem isolierenden Material wie beispielsweise Siliziumoxid oder dergleichen gefüllt sein, oder kann aus einem isolierenden Material ausgebildet sein, das darin einen Hohlraum aufweist.
  • Das Pad-Muster 48 kann auf der isolierenden Kernregion 46 angeordnet sein und kann eine obere Oberfläche der isolierenden Kernregion 46 kontaktieren. Das Pad-Muster 48 kann aus Polysilizium ausgebildet sein, das eine Leitfähigkeit vom N-Typ aufweist.
  • Zumindest ein Abschnitt der Kanal-Halbleiterschicht 44 kann eine Seitenoberfläche und eine untere Oberfläche der isolierenden Kernregion 46 abdecken, wobei dieser die Seitenoberfläche und die untere Oberfläche der isolierenden Kernregion 46 kontaktiert. Die Kanal-Halbleiterschicht 44 kann mit dem Pad-Muster 48 in Kontakt stehen. Die Kanal-Halbleiterschicht 44 kann zum Beispiel eine Seitenoberfläche des Pad-Musters 48 kontaktieren. Daher kann die Kanal-Halbleiterschicht 44 elektrisch mit dem Pad-Muster 48 verbunden sein. Die Kanal-Halbleiterschicht 44 kann aus Polysilizium ausgebildet sein.
  • Die Mehrzahl von Datenspeichermustern 40 kann in der vertikalen Richtung Z voneinander beabstandet sein, während diese zwischen der Mehrzahl von Gate-Schichten 65 und der Kanal-Halbleiterschicht 44 angeordnet sind. Die Mehrzahl von Datenspeichermustern 40 kann eins-zu-eins der Mehrzahl von Gate-Schichten 65 zugewandt angeordnet sein.
  • Die Mehrzahl von Datenspeichermustern 40 kann aus einem Material ausgebildet sei, das dazu in der Lage ist, Daten zu speichern. Wenn eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts eine Speichervorrichtung wie beispielsweise ein NAND-Flash ist, kann die Mehrzahl von Datenspeichermustern 40 aus einem Material ausgebildet sein, das zum Beispiel zu Ladungseinfangen von Siliziumnitrid in der Lage ist.
  • Bei beispielhaften Ausführungsformen des vorliegenden erfinderisches Konzepts ist das Material der Mehrzahl von Datenspeichermustern 40 nicht auf Siliziumnitrid beschränkt, sondern kann mit einem anderen Material ersetzt werden, das dazu in der Lage ist, Daten zu speichern.
  • Zumindest ein Abschnitt der ersten dielektrischen Schicht 38 kann zwischen der Mehrzahl von Datenspeichermustern 40 und der Mehrzahl von Gate-Schichten 65 angeordnet sein. Die erste dielektrische Schicht 38 kann sich derart ausgehend von einem Abschnitt erstrecken, der zwischen der Mehrzahl von Datenspeichermustern 40 und der Mehrzahl von Gate-Schichten 65 eingeschoben ist, dass diese die Verstärkungsmuster 36 abdeckt. Zum Beispiel kann ein Abschnitt der ersten dielektrischen Schicht 38 zwischen den Verstärkungsmustern 36 und der zweiten dielektrischen Schicht 42 angeordnet sein, wobei dieser sowohl die Verstärkungsmuster 36 als auch die zweite dielektrische Schicht 42 kontaktiert.
  • Zumindest ein Abschnitt der zweiten dielektrischen Schicht 42 kann zwischen der Mehrzahl von Datenspeichermustern 40 und der Kanal-Halbleiterschicht 44 angeordnet sein, wobei dieser sowohl die Mehrzahl von Datenspeichermustern 40 als auch die Kanal-Halbleiterschicht 44 kontaktiert. Die zweite dielektrische Schicht 42 kann sich derart ausgehend von einem Abschnitt erstrecken, der zwischen der Mehrzahl von Datenspeichermustern 40 und der Kanal-Halbleiterschicht 44 eingeschoben ist, dass diese die erste dielektrische Schicht 38 abdeckt.
  • Zwischen der Kanal-Halbleiterschicht 44 und der Mehrzahl von Gate-Schichten 65 kann die Mehrzahl von Datenspeichermustern 40 zwischen der ersten dielektrischen Schicht 38 und der zweiten dielektrischen Schicht 42 angeordnet sein. Die erste dielektrische Schicht 38 kann eine untere Oberfläche der Kanal-Halbleiterschicht 44 abdecken und kann eine externe Seitenoberfläche der Kanal-Halbleiterschicht 44 abdecken. Die zweite dielektrische Schicht 42 kann zwischen der Kanal-Halbleiterschicht 44 und der ersten dielektrischen Schicht 38 angeordnet sein.
  • Die horizontale Verbindungsstruktur 62 kann ein oder eine Mehrzahl von horizontalen Verbindungsmustern enthalten. Die horizontale Verbindungsstruktur 62 kann zum Beispiel das untere horizontale Verbindungsmuster 59 und auf dem unteren horizontalen Verbindungsmuster 17 das obere horizontale Verbindungsmuster 59 enthalten. Das untere horizontale Verbindungsmuster 59 und das obere horizontale Verbindungsmuster 17 können aus Polysilizium ausgebildet sein. Zum Beispiel können das untere horizontale Verbindungsmuster 59 und das obere horizontale Verbindungsmuster 17 aus Polysilizium ausgebildet sein, das eine Leitfähigkeit vom N-Typ aufweist. Das obere horizontale Verbindungsmuster 17 kann von der Kanal-Halbleiterschicht 44 beabstandet angeordnet sein. Das untere horizontale Verbindungsmuster 59 kann durch die erste dielektrische Schicht 38 und die zweite dielektrische Schicht 42 verlaufen und kann die Kanal-Halbleiterschicht 44 kontaktieren. Das untere horizontale Verbindungsmuster 59 kann ferner einen ersten Erstreckungsabschnitt 59E1, der sich zwischen der unteren Struktur 3 und der Kanal-Halbleiterschicht 44 erstreckt, und einen zweiten Erstreckungsabschnitt 59E2, der sich zwischen dem oberen horizontalen Verbindungsmuster 17 und der Kanal-Halbleiterschicht 44 erstreckt, enthalten. Bei einigen Ausführungsformen kann der erste Erstreckungsabschnitt 59E1 obere Oberflächen der Substrat isolierenden Schicht 37, die erste dielektrische Schicht 38 und die zweite dielektrische Schicht 42 kontaktieren, und der zweite Erstreckungsabschnitt 59E2 kann untere Oberflächen des unteren Verstärkungsmusters 36L, die erste dielektrische Schicht 38 und die zweite dielektrische Schicht 42 kontaktieren.
  • Eine vertikale Dicke jedes der Mehrzahl von Datenspeichermustern 40 kann kleiner als eine vertikale Dicke jeder der Mehrzahl von Gate-Schichten 65 sein.
  • Jedes der Mehrzahl von Datenspeichermustern 40 kann eine untere Oberfläche 40L und eine obere Oberfläche 40U aufweisen. Bei jedem der Mehrzahl von Datenspeichermustern 40 kann zumindest eine ausgewählt aus der unteren Oberfläche 40L und der oberen Oberfläche 40U eine konkave Form aufweisen. Zum Beispiel können die untere Oberfläche 40L und die obere Oberfläche 40U bei einigen Ausführungsformen jeweils eine konkave Form aufweisen.
  • Jedes der Mehrzahl von Datenspeichermustern 40 kann eine erste Seitenoberfläche 40S1, die der Mehrzahl von Gate-Schichten 65 zugewandt angeordnet ist, und eine zweite Seitenoberfläche 40S2, die der Kanal-Halbleiterschicht 44 zugewandt angeordnet ist, enthalten. Jedes der Mehrzahl von Datenspeichermustern 40 kann einen ersten Abschnitt 40p1, der benachbart zu der ersten Seitenoberfläche 40S1 angeordnet ist, einen zweiten Abschnitt 40p2, der benachbart zu der zweiten Seitenoberfläche 40S2 angeordnet ist, und zwischen dem ersten Abschnitt 40p 1 und dem zweiten Abschnitt 40p2 einen Abschnitt 40p3 mit minimaler vertikaler Dicke enthalten. Eine Dicke des Abschnitts 40p3 mit minimaler vertikaler Dicke kann geringer sein als eine maximale vertikale Dicke des ersten Abschnitts 40p1 und eine maximale vertikale Dicke des zweiten Abschnitts 40p2.
  • Bei jedem der Mehrzahl von Datenspeichermustern 40 kann ein Abstand zwischen dem Abschnitt 40p3 mit minimaler vertikaler Dicke und der ersten Seitenoberfläche 40S 1 geringer sein als ein Abstand zwischen dem Abschnitt 40p3 mit minimaler vertikaler Dicke und der zweiten Seitenoberfläche 40S2. Zum Beispiel kann der Abschnitt 40p3 mit minimaler vertikaler Dicke näher an der ersten Seitenoberfläche 40S1 angeordnet sein als an der zweiten Seitenoberfläche 40S2.
  • Bei jedem der Mehrzahl von Datenspeichermustern 40 kann die zweite Seitenoberfläche 40S2 einen konkaven Abschnitt 40R aufweisen. Die zweite Seitenoberfläche 40S2 kann über und unter dem konkaven Abschnitt 40R gekrümmte Formen aufweisen.
  • Bei einem Beispiel kann ein Abstand zwischen einem oberen Ende und einem unteren Ende der ersten Seitenoberfläche 40S1 geringer sein als ein Abstand zwischen einem oberen Ende und einem unteren Ende der zweiten Seitenoberfläche 40S2.
  • Die isolierende Kernregion 46 kann eine Mehrzahl von ersten konvexen Abschnitten 46a1 enthalten, die in Regionen, die der Mehrzahl von Gate-Schichten 65 zugewandt angeordnet sind, vergrößerte Breiten aufweisen. Die isolierende Kernregion 46 kann eine Mehrzahl von zweiten konvexen Abschnitten 46a2, die in Regionen, die der Mehrzahl von Zwischenschicht isolierenden Schichten 22 zugewandt angeordnet sind, vergrößerte Breiten aufweisen, und konkave Abschnitte 46b1 und 46b2, die zwischen den ersten konvexen Abschnitten 46a1 und den zweiten konvexen Abschnitten 46a2 verringerte Breiten aufweisen, enthalten. Jeder der konkaven Abschnitte 46b1 und 46b2 kann eine Breite aufweisen, die geringer ist als die von sowohl den ersten als auch zweiten konvexen Abschnitten 46a1 und 46a2.
  • Nachfolgend wird der Einfachheit der Beschreibung halber die Beschreibung auf Grundlage irgendeines der ersten konvexen Abschnitte 46a1 getätigt werden, der irgendeiner der Gate-Schichten 65 zugewandt angeordnet ist.
  • Ein Abschnitt der isolierenden Kernregion 46 kann irgendeinen der ersten konvexen Abschnitte 46a1, einen ersten konkaven Abschnitt 46b1, der unter dem ersten konvexen Abschnitt 46a1 angeordnet ist und eine Breite aufweist, die geringer ist als die des ersten konvexen Abschnitts 46a1, und einen zweiten konkaven Abschnitt 46b2, der über dem ersten konvexen Abschnitt 46a1 angeordnet ist und eine Breite aufweist, die geringer ist als die des ersten konvexen Abschnitts 46a1, enthalten. Ein Abschnitt der isolierenden Kernregion 46 kann ferner den zweiten konvexen Abschnitt 46a2 enthalten, der unter dem ersten konkaven Abschnitt 46b1 angeordnet ist und eine Breite aufweist, die größer ist als die des ersten konkaven Abschnitts 46b1. Ein Abschnitt, der bei dem ersten konkaven Abschnitt 46b1 eine minimale horizontale Breite aufweist, und ein Abschnitt, der bei dem zweiten konkaven Abschnitt 46b2 eine minimale horizontale Breite aufweist, können irgendeiner der Gate-Schichten 65 zugewandt angeordnet sein.
  • Ein Abstand zwischen dem Abschnitt, der bei dem ersten konkaven Abschnitt 46b1 die minimale horizontale Breite aufweist, und dem Abschnitt, der bei dem zweiten konkaven Abschnitt 46b2 die minimale horizontale Breite aufweist, kann größer sein als die maximale vertikale Breite irgendeines der Datenspeichermuster 40.
  • Der Abstand zwischen dem Abschnitt, der bei dem ersten konkaven Abschnitt 46b 1 die minimale horizontale Breite aufweist, und dem Abschnitt, der bei dem zweiten konkaven Abschnitt 46b2 die minimale horizontale Breite aufweist, kann geringer als eine vertikale Dicke irgendeiner der Gate-Schichten 65 sein. Zum Beispiel können sowohl der erste konkave Abschnitt 46b1 als auch der zweite konkave Abschnitt 46b2 bei einer höheren vertikalen Ebene als eine untere Oberfläche einer benachbarten Gate-Schicht 65 und bei einer niedrigeren vertikalen Ebene als eine obere Oberfläche der benachbarten Gate-Schicht 65 angeordnet sein.
  • Ein Abstand zwischen einem Abschnitt, der bei dem zweiten konvexen Abschnitt 46a2 eine maximale horizontale Breite aufweist, und dem Abschnitt, der bei dem ersten konkaven Abschnitt 46b1 die minimale horizontale Breite aufweist, kann größer sein als ein Abstand zwischen dem Abschnitt, der bei dem ersten konkaven Abschnitt 46b1 die minimale horizontale Breite aufweist, und einem Abschnitt, der bei dem ersten konvexen Abschnitt 46a1 eine maximale horizontale Breite aufweist.
  • Ein Abstand zwischen einem ersten Wendepunkt 46i1 zwischen einer Seitenoberfläche des ersten konkaven Abschnitts 46b1 und einer Seitenoberfläche des ersten konvexen Abschnitts 46a1 und einem zweiten Wendepunkt 46i2 zwischen einer Seitenoberfläche des ersten konvexen Abschnitts 46a1 und einer Seitenoberfläche des zweiten konkaven Abschnitts 46b2 kann geringer sein als die vertikale Dicke irgendeiner der Gate-Schichten 65. Der erste Wendepunkt 46i1 kann der Punkt sein, an welchem sich die Konkavität (oder Konvexität) zwischen dem ersten konvexen Abschnitt 46a1 und dem ersten konkaven Abschnitt 46b1 verändert, und der zweite Wendepunkt 46i2 kann der Punkt sein, an welchem sich die Konkavität (oder Konvexität) zwischen dem ersten konvexen Abschnitt 46a1 und dem zweiten konkaven Abschnitt 46b2 verändert.
  • Der Abstand zwischen dem ersten Wendepunkt 46i1 zwischen der Seitenoberfläche des ersten konkaven Abschnitts 46b1 und der Seitenoberfläche des ersten konvexen Abschnitts 46a1 und dem zweiten Wendepunkt 46i2 zwischen der Seitenoberfläche des ersten konvexen Abschnitts 46a1 und der Seitenoberfläche des zweiten konkaven Abschnitts 46b2 kann geringer sein als die maximale vertikale Breite irgendeines der Datenspeichermuster 40.
  • Die isolierende Kernregion 46 kann ferner einen unteren konvexen Abschnitt 46c (von 4), welcher dem unteren horizontalen Verbindungsmuster 59 zugewandt angeordnet ist, einen ersten unteren konkaven Abschnitt 46d1 (von 4), der unter dem unteren konvexen Abschnitt 46c angeordnet ist und eine geringere Breite aufweist als die des unteren konvexen Abschnitts 46c, und einen zweiten unteren konkaven Abschnitt 46d2 (von 4), der über dem unteren konvexen Abschnitt 46c angeordnet ist und eine geringere Breite aufweist als die des unteren konvexen Abschnitts 46c, enthalten.
  • Bei einem Beispiel können die Datenspeichermuster 40 in der vertikalen Richtung Z voneinander beabstandet sein. Daher kann eine Interferenz zwischen den Datenspeichermustern 40, die in der vertikalen Richtung Z zueinander benachbart angeordnet sind, verhindert werden, und es kann ein Phänomen verhindert werden, bei welchem eine Ladung, die durch den Betrieb einer NAND-Flash-Speichervorrichtung in den Datenspeichermustern 40 eingefangen ist, sich zu einer Region bewegt, die eine andere ist als die Datenspeichermuster 40. Daher können bei einer Halbleitervorrichtung wie beispielsweise einer NAND-Flash-Speichervorrichtung Datenbeibehaltungs-Eigenschaften verbessert werden.
  • Als nächstes werden modifizierte Beispiele der Mehrzahl von Datenspeichermustern 40, die vorstehend beschrieben werden, jeweils unter Bezugnahme auf die 5 und 6 beschrieben werden. Die 5 und 6 sind teilweise vergrößerte Querschnittsansichten, die der teilweise vergrößerten Querschnittsansicht von 3 entsprechen, um modifizierte Beispiele der Mehrzahl von Datenspeichermustern 40 zu beschreiben. In diesem Fall wird hauptsächlich ein Datenspeichermuster irgendeines der Mehrzahl von Datenspeichermustern 40 beschrieben werden.
  • Bei einem modifizierten Beispiel kann mit Bezug auf 5 zumindest ein Abschnitt einer Mehrzahl von Datenspeichermustern 40 ferner einen Hohlraum 40v zwischen einer ersten Seitenoberfläche 40S1 und einer zweiten Seitenoberfläche 40S2 enthalten. Ein Abstand zwischen dem Hohlraum 40v und der ersten Seitenoberfläche 40S1 kann größer sein als ein Abstand zwischen dem Hohlraum 40v und der zweiten Seitenoberfläche 40S2. Zum Beispiel kann der Hohlraum 40v näher an der zweiten Seitenoberfläche 40S2 angeordnet sein als an der ersten Seitenoberfläche 40S1. Bei einigen Ausführungsformen kann der Hohlraum 40v Luft enthalten. Der Begriff „Luft“, wie hierin erörtert, kann atmosphärische Luft oder andere Gase bezeichnen, die während des Herstellungsprozesses vorhanden sein können.
  • Bei einem modifizierten Beispiel kann, mit Bezug auf 6, irgendeines der Datenspeichermuster 40' auf eine ähnliche Weise wie vorstehend beschrieben eine konkave obere Oberfläche 40U' und eine konkave untere Oberfläche 40L' aufweisen. Die Datenspeichermuster 40' können eine erste Seitenoberfläche 40S 1', die irgendeiner der Gate-Schichten 65 zugewandt angeordnet ist, und eine zweite Seitenoberfläche 40S2', die einer Kanal-Halbleiterschicht 44 zugewandt angeordnet ist, aufweisen.
  • Bei einem Beispiel kann ein Abstand zwischen einem oberen Ende und einem unteren Ende der ersten Seitenoberfläche 40S1' größer sein als ein Abstand zwischen einem oberen Ende und einem unteren Ende der zweiten Seitenoberfläche 40S2'.
  • Das Datenspeichermuster 40' kann einen ersten Abschnitt 40p1', der benachbart zu der ersten Seitenoberfläche 40S1' angeordnet ist, einen zweiten Abschnitt 40p2', der benachbart zu der zweiten Seitenoberfläche 40S2' angeordnet ist, und zwischen dem ersten Abschnitt 40p1' und dem zweiten Abschnitt 40p2' einen Abschnitt 40p3' mit minimaler vertikaler Dicke enthalten. Der Abschnitt 40p3' mit minimaler vertikaler Dicke kann eine Dicke aufweisen, die geringer ist als eine maximale vertikale Dicke des ersten Abschnitts 40p1' und eine maximale vertikale Dicke des zweiten Abschnitts 40p2'.
  • Ein Abstand zwischen dem Abschnitt 40p3' mit minimaler vertikaler Dicke und der ersten Seitenoberfläche 40S1' kann größer sein als ein Abstand zwischen dem Abschnitt 40p3' mit minimaler vertikaler Dicke und der zweiten Seitenoberfläche 40S2'. Zum Beispiel kann der Abschnitt 40p3' mit minimaler vertikaler Dicke näher an der zweiten Seitenoberfläche 40S2' angeordnet sein als an der ersten Seitenoberfläche 40S1'.
  • Das Datenspeichermuster 40' kann ferner einen Hohlraum 40v' zwischen der ersten Seitenoberfläche 40S1' und der zweiten Seitenoberfläche 40S2' enthalten. Ein Abstand zwischen dem Hohlraum 40v' und der ersten Seitenoberfläche 40S1' kann geringer sein als ein Abstand zwischen dem Hohlraum 40v' und der zweiten Seitenoberfläche 40S2'. Zum Beispiel kann der Hohlraum 40v' näher an der ersten Seitenoberfläche 40S1' angeordnet sein als an der zweiten Seitenoberfläche 40S2'.
  • Als nächstes wird unter Bezugnahme auf 7 ein modifiziertes Beispiel der vorstehend beschriebenen isolierenden Kernregion 46 beschrieben werden. 7 zeigt eine teilweise vergrößerte Querschnittsansicht, die der teilweise vergrößerten Querschnittsansicht von 4 entspricht, um ein modifiziertes Beispiel der isolierenden Kernregion 46, die vorstehend beschrieben wird, darzustellen.
  • Bei einem modifizierten Beispiel kann, mit Bezug auf 7, ein Abschnitt einer isolierenden Kernregion 46', die einer horizontalen Verbindungsstruktur 62 zugewandt angeordnet ist, eine im Wesentlichen konstante Breite aufweisen. Daher können eine Kanal-Halbleiterschicht 44' zwischen der horizontalen Verbindungsstruktur 62 und eine Seitenoberfläche der isolierenden Kernregion 46' eine gerade lineare Form aufweisen. Bei derartigen Ausführungsformen kann die Seitenoberfläche des unteren horizontalen Verbindungsmusters 59, die benachbart zu der Kanal-Halbleiterschicht 44' angeordnet ist und diese kontaktiert, linear und im Wesentlichen senkrecht zu der oberen Oberfläche 3s der unteren Struktur 3 sein.
  • Als nächstes wird unter Bezugnahme auf die 8A und 8B ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts beschrieben werden. 8A zeigt eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt, und 8B zeigt eine teilweise vergrößerte Ansicht, welche einen Abschnitt ,A1' von 8A darstellt. Beim Beschreiben eines modifizierten Beispiels einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts unter Bezugnahme auf die 8A und 8B werden hauptsächlich die modifizierten Komponenten der Komponenten, die unter Bezugnahme auf die 1 bis 4 beschrieben werden, beschrieben werden, und nicht-modifizierte Komponenten können weggelassen oder direkt genannt werden.
  • Bei einem modifizierten Beispiel kann eine vertikale Struktur 50a mit Bezug auf die 8A und 8B aufeinanderfolgend durch die Stapelstruktur 68 und die vorstehend beschriebene horizontale Verbindungsstruktur 62 verlaufen, und kann sich in die untere Struktur 3 erstrecken. Die vertikale Struktur 50a kann auf im Wesentlichen die gleiche Weise wie die, welche unter Bezugnahme auf die 2 bis 4 beschrieben wird, die erste dielektrische Schicht 38, die Datenspeichermuster 40, die zweite dielektrische Schicht 42 sowie die Kanal-Halbleiterschicht 44 und das Pad-Muster 48 enthalten. Die vertikale Struktur 50a kann eine isolierende Kernregion 146 enthalten, die eine Form aufweist, die sich von der der isolierenden Kernregion 46 der 2 bis 4 unterscheidet. Zum Beispiel kann die isolierende Kernregion 146 der vertikalen Struktur 50a in Regionen, die den Datenspeichermustern 40 zugewandt angeordnet sind, konvexe Abschnitte 146a aufweisen, und kann in Regionen, die den Zwischenschicht isolierenden Schichten 22 zugewandt angeordnet sind, keine konvexen Abschnitte aufweisen. Die isolierende Kernregion 146 kann in Regionen, die den Zwischenschicht isolierenden Schichten 22 zugewandt angeordnet sind, eine im Wesentlichen konstante Breite aufweisen. Zum Beispiel kann eine Seitenoberfläche der isolierenden Kernregion 146, die benachbart zu den Zwischenschicht isolierenden Schichten 22 angeordnet ist, linear und im Wesentlichen senkrecht zu der oberen Oberfläche 3s der unteren Struktur 3 sein.
  • Einer der konvexen Abschnitte 146a der isolierenden Kernregion 146 kann zwischen einem ersten Abschnitt 146b1 und einem zweiten Abschnitt 146b2 ausgebildet sein. Eine vertikale Dicke des konvexen Abschnitts 146a, das heißt, ein Abstand zwischen dem ersten Abschnitt 146b1 und dem zweiten Abschnitt 146b2, kann geringer als eine Dicke irgendeiner der Gate-Schichten 65 sein. Zum Beispiel kann der erste Abschnitt 146b1 bei einer höheren vertikalen Ebene als eine untere Oberfläche einer benachbarten Gate-Schicht 65 angeordnet sein und der zweite Abschnitt 146b2 kann bei einer niedrigeren vertikalen Ebene als eine obere Oberfläche der benachbarten Gate-Schicht 65 angeordnet sein.
  • Die Datenspeichermuster 40 können in der vertikalen Richtung mit den Zwischenschicht isolierenden Schichten 22 überlappen. Die Verstärkungsmuster, die unter Bezugnahme auf die 2 bis 4 beschrieben werden (z. B. die Verstärkungsmuster 36 der 2 bis 4) können derart modifiziert werden, dass diese auf Oberflächen der Zwischenschicht isolierenden Schichten 22 ausgebildet sind, die den Datenspeichermustern 40 zugewandt angeordnet sind. Verstärkungsmuster 136, die so modifiziert sind, können auf einer oberen Oberfläche und einer unteren Oberfläche der Zwischenschicht isolierenden Schichten 22 ausgebildet sein, die den Datenspeichermustern 40 zugewandt angeordnet sind.
  • Als nächstes wird unter Bezugnahme auf 9 ein modifiziertes Beispiel der isolierenden Kernregion 146 und der Verstärkungsmuster 136, das vorstehend unter Bezugnahme auf die 8A und 8B beschrieben wird, beschrieben werden. 9 zeigt eine teilweise vergrößerte Querschnittsansicht, die der teilweise vergrößerten Querschnittsansicht von 8B entspricht, um modifizierte Beispiele der isolierenden Kernregion 146 und der Verstärkungsmuster 136, die vorstehend unter Bezugnahme auf die 8A und 8B beschrieben werden, zu beschreiben.
  • Bei einem modifizierten Beispiel kann, mit Bezug auf 9, ein Verstärkungsmuster 236, das eine runde Form aufweist, eine Seitenoberfläche irgendeiner Zwischenschicht isolierenden Schicht 22 abdecken und kann sich zu einer oberen Oberfläche und einer unteren Oberfläche der Zwischenschicht isolierenden Schicht 22 erstrecken. Eine isolierende Kernregion 246 kann einen konvexen Abschnitt 246a, welcher der Gate-Schicht 65 zugewandt angeordnet ist, und einen konkaven Abschnitt 246b, welcher der Zwischenschicht isolierenden Schicht 22 zugewandt angeordnet ist, enthalten.
  • Als nächstes wird unter Bezugnahme auf die 10 ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts beschrieben werden. 10 zeigt eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt. In diesem Fall werden hauptsächlich modifizierte Abschnitte in der Halbleitervorrichtung gemäß der beispielhaften Ausführungsform, die vorstehend unter Bezugnahme auf die 2 bis 4 beschrieben wird, beschrieben werden.
  • Mit Bezug auf 10 können die untere Struktur 3 und die horizontale Verbindungsstruktur 62 auf im Wesentlichen die gleiche Weise vorgesehen sein wie jene, die unter Bezugnahme auf die 2 bis 4 beschrieben wird. Die Stapelstruktur von 2 (z. B. die Stapelstruktur 68 von 2) kann zu einer Stapelstruktur 68' modifiziert werden, die eine untere Stapelgruppe 68a und auf der unteren Stapelgruppe 68a eine obere Stapelgruppe 68b enthält. Die untere Stapelgruppe 68a kann untere Zwischenschicht isolierende Schichten 22a und untere Gate-Schichten 65a enthalten, die abwechselnd und wiederholt gestapelt sind. Die obere Stapelgruppe 68b kann obere Zwischenschicht isolierende Schichten 22b und obere Gate-Schichten 65b enthalten, die abwechselnd und wiederholt gestapelt sind. Die unteren und oberen Zwischenschicht isolierenden Schichten 22a und 22b können aus dem gleichen Material, zum Beispiel Siliziumoxid ausgebildet sein. Die unteren und oberen Gate-Schichten 65a und 65b können aus dem gleichen Material und mit der gleichen Struktur ausgebildet sein. Zum Beispiel können sowohl die unteren als auch die oberen Gate-Schichten 65a und 65b eine erste Schicht 66a und eine zweite Schicht 66b enthalten. Die erste und zweite Schicht 66a und 66b können im Wesentlichen die gleichen sein wie jene, die unter Bezugnahme auf die 2 bis 4 beschrieben werden.
  • Eine vertikale Struktur 50c kann derart angeordnet sein, dass diese aufeinanderfolgend durch die Stapelstruktur 68 und die horizontale Verbindungsstruktur 62 verläuft, und kann sich in die untere Struktur 3 erstrecken.
  • Die vertikale Struktur 50c kann einen unteren Abschnitt 50c_L und auf dem unteren Abschnitt 50c_L einen oberen Abschnitt 50c_U enthalten.
  • Bei der vertikalen Struktur 50c kann eine Breite einer unteren Region des oberen Abschnitts 50c_U, der benachbart zu dem unteren Abschnitt 50c_L angeordnet ist, geringer als eine Breite einer oberen Region des unteren Abschnitts 50c_L sein, der benachbart zu dem oberen Abschnitt 50c_U angeordnet ist.
  • Die vertikale Struktur 50c kann im Wesentlichen die gleichen Komponenten wie jene enthalten, die vorstehend unter Bezugnahme auf die 2 bis 4 beschrieben werden (z. B. die Komponenten, die vorstehend in Verbindung mit der vertikalen Struktur 50 der 2 bis 4 beschrieben werden). Die vertikale Struktur 50c kann zum Beispiel die erste dielektrische Schicht 38, die Datenspeichermuster 40, die zweite dielektrische Schicht 42, die Kanal-Halbleiterschicht 44, die isolierende Kernregion 46 und das Pad-Muster 48 enthalten, die vorstehend unter Bezugnahme auf die 2 bis 4 beschrieben werden.
  • Eine erste obere isolierende Schicht 53 und eine zweite obere isolierende Schicht 75, die aufeinanderfolgend auf der Stapelstruktur 68' gestapelt sind, können arrangiert sein. Eine Trennstruktur 172, die durch die erste obere isolierende Schicht 53, die Stapelstruktur 68' und die horizontale Verbindungsstruktur 62 verläuft, kann angeordnet sein. Die Trennstruktur 172 kann aus oberen und unteren Abschnitten bestehen, und Seitenoberflächen der oberen und unteren Abschnitte der Trennstruktur 172 können in Hinblick auf die obere Oberfläche 3s der unteren Struktur 3 einen Winkel umfassen. Die Trennstruktur 172 kann aus einem isolierenden Material wie beispielsweise Siliziumoxid oder dergleichen ausgebildet sein.
  • Als nächstes wird mit Bezug auf 11 ein modifiziertes Beispiel der Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform beschrieben werden. 11 zeigt eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt.
  • Mit Bezug auf 11 kann eine Stapelstruktur 568 auf einer unteren Struktur 503 angeordnet sein. Die untere Struktur 503 kann ein Halbleitersubstrat enthalten. Die Stapelstruktur 568 kann Zwischenschicht isolierende Schichten 522 und Gate-Schichten 565 enthalten, die abwechselnd und wiederholt gestapelt sind.
  • Die Zwischenschicht isolierenden Schichten 522 können eine erste untere Zwischenschicht isolierende Schicht 522L1, eine zweite untere Zwischenschicht isolierende Schicht 522L2 auf der ersten unteren Zwischenschicht isolierenden Schicht 522L1, Zwischenschicht isolierende Zwischenschichten 522M auf der zweiten unteren Zwischenschicht isolierenden Schicht 522L2 und eine obere Zwischenschicht isolierende Schicht 522U auf den Zwischenschicht isolierenden Zwischenschichten 522M enthalten.
  • Jede der Gate-Schichten 565 kann eine erste Schicht 566a und eine zweite Schicht 566b enthalten. Die erste Schicht 566a und die zweite Schicht 566b können jeweils der ersten Schicht 66a und der zweiten Schicht 66b entsprechen, wie unter Bezugnahme auf die 2 bis 4 beschrieben wird. Daher können die Gate-Schichten 565 aus im Wesentlichen dem gleichen Material ausgebildet sein und die gleiche Struktur aufweisen wie die Gate-Schichten, die unter Bezugnahme auf die 2 bis 4 beschrieben werden (z. B. die Gate-Schichten 65 der 2 bis 4).
  • Die Gate-Schichten 565 können eine untere Gate-Schicht 565L zwischen der ersten unteren Zwischenschicht isolierenden Schicht 522L1 und der zweiten unteren Zwischenschicht isolierenden Schicht 522L2, Zwischen-Gate-Schichten 565M auf der unteren Gate-Schicht 565L und eine oder eine Mehrzahl von oberen Gate-Schichten 565U auf den Zwischen-Gate-Schichten 565M enthalten.
  • Ein isolierendes Muster 527, das durch die obere Zwischenschicht isolierende Schicht 522U verläuft, sich in der Abwärtsrichtung (z. B. hin zu einer oberen Oberfläche der unteren Struktur 503) erstreckt und durch die eine oder die Mehrzahl von oberen Gate-Schichten 565U verläuft, kann angeordnet sein.
  • Eine Öffnung 530, die durch die Stapelstruktur 568 verläuft und die untere Struktur 503 freilegt, kann angeordnet sein. Eine vertikale Struktur 550 kann in der Öffnung 530 angeordnet sein. Die vertikale Struktur 550 kann durch die Stapelstruktur 568 verlaufen und kann sich in die untere Struktur 503 erstrecken.
  • Die vertikale Struktur 550 kann ein unteres Halbleitermuster 531, eine isolierende Kernregion 546, ein Pad-Muster 548, eine Kanal-Halbleiterschicht 544, eine erste dielektrische Schicht 538, eine zweite dielektrische Schicht 542 und Datenspeichermuster 540 enthalten.
  • Das untere Halbleitermuster 531 kann mit der unteren Struktur 503 in Kontakt stehen. Das untere Halbleitermuster 531 kann der unteren Gate-Schicht 565L zugewandt angeordnet sein, und kann auf einer niedrigeren Ebene angeordnet sein als die Zwischen-Gate-Schichten 565M. Die isolierende Kernregion 546 kann die Öffnung 530 auf dem unteren Halbleitermuster 531 teilweise füllen. Das Pad-Muster 548 kann auf der isolierenden Kernregion 546 angeordnet sein. Die Kanal-Halbleiterschicht 544 kann eine untere Oberfläche und eine Seitenoberfläche der isolierenden Kernregion 546 abdecken und kann mit dem Pad-Muster 548 verbunden sein. Die Kanal-Halbleiterschicht 544 kann mit dem unteren Halbleitermuster 531 verbunden sein.
  • Die erste dielektrische Schicht 538 kann zwischen der Kanal-Halbleiterschicht 544 und der Stapelstruktur 568 auf dem unteren Halbleitermuster 531 angeordnet sein. Die zweite dielektrische Schicht 542 kann zwischen der Kanal-Halbleiterschicht 544 und der ersten dielektrischen Schicht 538 auf dem unteren Halbleitermuster 531 angeordnet sein. Die Datenspeichermuster 540 können den Zwischen- und oberen Gate-Schichten 565M und 565U auf dem unteren Halbleitermuster 531 zugewandt angeordnet sein und können zwischen der ersten dielektrischen Schicht 538 und der zweiten dielektrischen Schicht 542 angeordnet sein.
  • Eine Querschnittsstruktur der vertikalen Struktur 550, die benachbart zu den Zwischen- und oberen Gate-Schichten 565M und 565U sowie den Zwischen- und oberen Zwischenschicht isolierenden Schichten 522M und 522U angeordnet ist, kann im Wesentlichen die gleiche sein wie die Querschnittsstruktur der vertikalen Struktur 50, zum Beispiel von 2, die benachbart zu den Gate-Schichten 65, zum Beispiel von 2, und den Zwischen- und oberen Zwischenschicht isolierenden Schichten 22M und 22U, zum Beispiel von 2, angeordnet ist. Daher kann die Querschnittsstruktur der vertikalen Struktur 550 im Wesentlichen die gleiche sein wie die Querschnittsstruktur der vertikalen Struktur 50, die unter Bezugnahme auf die 2 und 3 beschrieben wird, in welchen ein Abschnitt ,A' von 2 vergrößert ist.
  • Verstärkungsmuster 536, die benachbart zu der vertikalen Struktur 550 angeordnet sind, können angeordnet sein. Die Verstärkungsmuster 536 können aus einem isolierenden Material wie beispielsweise Siliziumoxid oder dergleichen ausgebildet sein. Bei einem Beispiel können die Verstärkungsmuster 536 ein unteres Verstärkungsmuster 536L, das zwischen der zweiten unteren Zwischenschicht isolierenden Schicht 522L2 und der vertikalen Struktur 550 eingeschoben ist und einen Abschnitt einer oberen Oberfläche des unteren Halbleitermusters 531 kontaktiert, ein oberes Verstärkungsmuster 536U, das zwischen der oberen Zwischenschicht isolierenden Schicht 522U und der vertikalen Struktur 550 eingeschoben ist, und Zwischen-Verstärkungsmuster 536M, die zwischen den Zwischenschicht isolierenden Zwischenschichten 522M und der vertikalen Struktur 550 eingeschoben sind, enthalten.
  • Eine erste obere isolierende Schicht 553 und eine zweite obere isolierende Schicht 575 können aufeinanderfolgend auf der Stapelstruktur 568 arrangiert sein. Trennstrukturen 572, die durch die erste obere isolierende Schicht 553 und die Stapelstruktur 568 verlaufen, können angeordnet sein. Jede der Trennstrukturen 572 kann einen Trennabstandhalter 572a und ein Trennmuster 572b enthalten. Der Trennabstandhalter 572a kann auf einer Seitenoberfläche des Trennmusters 572b angeordnet sein. Bei einem Beispiel kann der Trennabstandhalter 572a aus einem isolierenden Material ausgebildet sein, und das Trennmuster 572b kann aus einem leitfähigen Material ausgebildet sein. Bei einem anderen Beispiel können die Trennstrukturen 572 aus einem isolierenden Material ausgebildet sein.
  • Leitfähige Leitungen 581 können auf der zweiten oberen isolierenden Schicht 575 angeordnet sein. Ein Kontaktstopfen 578 (welcher ein Beispiel einer Kontaktstruktur ist) kann zwischen der leitfähigen Leitung 581 und der vertikalen Struktur 550 angeordnet sein.
  • Als nächstes wird unter Bezugnahme auf 12 ein modifiziertes Beispiel der vorstehend beschriebenen unteren Struktur 3 beschrieben werden. 12 zeigt eine Querschnittsansicht, die ein modifiziertes Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt.
  • Bei einem modifizierten Beispiel kann, mit Bezug auf 12, die untere Struktur (z. B. die untere Struktur 3 von 2), die vorstehend in 2 beschrieben wird, durch eine untere Struktur 3', die ein unteres Substrat 5 enthält, eine Peripherieschaltungsregion 7 auf dem unteren Substrat 5, und ein oberes Substrat 9 auf der Peripherieschaltungsregion 7 ersetzt werden. Das untere Substrat 5 kann ein Halbleitersubstrat sein. Die Peripherieschaltungsregion 7 kann eine Peripherieschaltungsverdrahtung 7a und eine Peripherieisolationsschicht 7b, welche die Peripherieschaltungsverdrahtung 7a abdeckt, enthalten. Das obere Substrat 9 kann ein leitfähiges Substrat sein. Das obere Substrat 9 kann zum Beispiel Polysilizium und/oder ein Metallmaterial mit Leitfähigkeit vom N-Typ enthalten.
  • Als nächstes wird unter Bezugnahme auf die 13A bis 13F ein Beispiel eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts beschrieben werden. Die 13A bis 13F zeigen Querschnittsansichten, die Regionen entlang einer Querschnittslinie I-I' von 1 darstellen, um ein Beispiel eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darzustellen.
  • Mit Bezug auf die 1 und 13A können eine untere horizontale Formschicht 15 und ein oberes horizontales Verbindungsmuster 17 aufeinanderfolgend auf einer unteren Struktur 3 ausgebildet sein. Die untere horizontale Formschicht 15 kann eine erste untere horizontale Formschicht 15a, eine zweite untere horizontale Formschicht 15b und eine dritte untere horizontale Formschicht 15c enthalten, die aufeinanderfolgend gestapelt sind.
  • Bei einem Beispiel können die erste und dritte untere horizontale Formschicht 15a und 15c aus einem ersten Material (z. B. Siliziumoxid) ausgebildet sein, und die zweite untere horizontale Formschicht 15b kann aus einem zweiten Material (z. B. Siliziumnitrid oder Polysilizium) ausgebildet sein, das sich von denen der ersten und dritten unteren horizontalen Formschicht 15a und 15c unterscheidet.
  • Das obere horizontale Verbindungsmuster 17 kann aus Polysilizium ausgebildet sein. Das obere horizontale Verbindungsmuster 17 kann zum Beispiel aus Polysilizium ausgebildet sein, das eine Leitfähigkeit vom N-Typ aufweist.
  • Eine Formstruktur 20 kann auf dem oberen horizontalen Verbindungsmuster 17 ausgebildet sein.
  • Die Formstruktur 20 kann eine Mehrzahl von Zwischenschicht isolierenden Schichten 22 und eine Mehrzahl von Opfer-Gate-Schichten 24 enthalten, die abwechselnd und wiederholt gestapelt sind. Die Mehrzahl von Zwischenschicht isolierenden Schichten 22 können eine unterste Zwischenschicht isolierende Schicht 22L, eine Mehrzahl von Zwischenschicht isolierenden Zwischenschichten 22M auf der untersten Zwischenschicht isolierenden Schicht 22L und eine oberste Zwischenschicht isolierende Schicht 22U auf der Mehrzahl von Zwischenschicht isolierenden Zwischenschichten 22M enthalten. Die Mehrzahl von Opfer-Gate-Schichten 24 kann zwischen der untersten Zwischenschicht isolierenden Schicht 22L und der obersten Zwischenschicht isolierenden Schicht 22U ausgebildet sein.
  • Die Mehrzahl von Zwischenschicht isolierenden Schichten 22 kann aus Siliziumoxid ausgebildet sein, und die Mehrzahl von Opfer-Gate-Schichten 24 kann aus einem Material ausgebildet sein, das eine Ätzselektivität mit der Mehrzahl von Zwischenschicht isolierenden Schichten 22 aufweist, zum Beispiel Siliziumnitrid.
  • Es kann ein isolierendes Muster 27, das durch die oberste Zwischenschicht isolierende Schicht 22U verläuft, sich in einer Abwärtsrichtung (z. B. hin zu der oberen Oberfläche 3s der unteren Struktur 3) erstreckt und durch eine oder eine Mehrzahl von oberen Opfer-Gate-Schichten der oberen Opfer-Gate-Schichten 24 verläuft, ausgebildet werden. Das isolierende Muster 27 kann aus Siliziumoxid ausgebildet sein.
  • Eine Öffnung 30, die durch die Formstruktur 20 verläuft, die sich in einer Abwärtsrichtung (z. B. hin zu der oberen Oberfläche 3s der unteren Struktur 3) erstreckt, aufeinanderfolgend durch das obere horizontale Verbindungsmuster 17 und die untere horizontale Formschicht 15 verläuft, sowie sich in die untere Struktur 3 erstreckt, kann ausgebildet werden. Es können mehrere Öffnungen 30 (z. B. eine Mehrzahl von Öffnungen 30) ausgebildet sein. In einer Draufsicht kann bei einigen Ausführungsformen jede der Öffnungen 30 eine kreisförmige Form, eine elliptische Form, eine ovale Form usw. aufweisen.
  • Mit Bezug auf die 1 und 13B können die Zwischenschicht isolierenden Schichten 22 geätzt werden, und vorläufige Verstärkungsschichten 33 können auf Seitenoberflächen der Zwischenschicht isolierenden Schichten 22 ausgebildet werden. Die vorläufigen Verstärkungsschichten 33 können aus Polysilizium ausgebildet sein.
  • Wenn die erste und dritte untere horizontale Formschicht 15a und 15c sowie die Zwischenschicht isolierenden Schichten 22 aus dem gleichen Material ausgebildet sind, können die erste und dritte untere horizontale Formschicht 15a und 15c zusammen mit dem Ätzen der Zwischenschicht isolierenden Schichten 22 geätzt werden, eine erste untere vorläufige Verstärkungsschicht 33L1 kann auf einer Seitenoberfläche der ersten unteren horizontalen Formschicht 15a ausgebildet werden, und eine zweite untere vorläufige Verstärkungsschicht 33L2 kann auf einer Seitenoberfläche der dritten unteren horizontalen Formschicht 15c ausgebildet werden.
  • Mit Bezug auf die 1 und 13C können die Opfer-Gate-Schichten 24 selektiv geätzt werden, um Aussparungsregionen 34 auszubilden.
  • Bei einem Beispiel kann die zweite untere horizontale Formschicht 15b zusammen mit den Opfer-Gate-Schichten 24 geätzt werden, um eine unterste Aussparungsregion 34L auszubilden, wenn die zweite untere horizontale Formschicht 15b und die Opfer-Gate-Schichten 24 aus dem gleichen Material, zum Beispiel Siliziumnitrid, ausgebildet sind.
  • Bei einem anderen Beispiel kann die zweite untere horizontale Formschicht 15b während des selektiven Ätzens der Opfer-Gate-Schichten 24 im Wesentlichen nicht geätzt werden, wenn die zweite untere horizontale Formschicht 15b aus einem Material ausgebildet ist, das sich von den Opfer-Gate-Schichten 24 unterscheidet, zum Beispiel Polysilizium.
  • Nachfolgend wird der Einfachheit der Beschreibung halber hauptsächlich ein Beispiel beschrieben werden, bei welchem die zweite untere horizontale Formschicht 15b aus dem gleichen Material ausgebildet ist wie die Opfer-Gate-Schichten 24.
  • Mit Bezug auf die 1 und 13D kann ein Oxidationsprozess durchgeführt werden, um Verstärkungsmuster 36 und eine Substrat isolierende Schicht 37 auszubilden. Der Oxidationsprozess kann ein Prozess sein, bei dem Silizium oxidiert wird, um Siliziumoxid auszubilden.
  • Der Oxidationsprozess kann ein Prozess sein, bei welchem die vorläufigen Verstärkungsschichten (z. B. die vorläufigen Verstärkungsschichten 33 von 13C), die erste und zweite untere vorläufige Verstärkungsschicht (z. B. die erste und zweite untere vorläufige Verstärkungsschicht 33L1 und 33L2 von 13C), das obere horizontale Verbindungsmuster 17 und die untere Struktur 3 oxidiert werden, um Siliziumoxid auszubilden.
  • Die Verstärkungsmuster 36 können ein oberes Verstärkungsmuster 36U, Zwischen-Verstärkungsmuster 36M und untere Verstärkungsmuster 36L enthalten. Das obere Verstärkungsmuster 36U kann ausgebildet werden, indem die vorläufige Verstärkungsschicht (z. B. die vorläufige Verstärkungsschicht 33 von 13C) auf Seitenoberflächen der obersten Zwischenschicht isolierenden Schicht 22U oxidiert wird. Die Zwischen-Verstärkungsmuster 36M können ausgebildet werden, indem die vorläufigen Verstärkungsschichten (z. B. die vorläufigen Verstärkungsschichten 33 von 13C) auf Seitenoberflächen der Zwischenschicht isolierenden Zwischenschichten 22M oxidiert werden. Das untere Verstärkungsmuster 36L kann ausgebildet werden, indem die vorläufige Verstärkungsschicht (z. B. die vorläufige Verstärkungsschicht 33 von 13C), das obere horizontale Verbindungsmuster 17 und die zweite untere vorläufige Verstärkungsschicht (z. B. die zweite untere vorläufige Verstärkungsschicht 33L2 von 13C) auf Seitenoberflächen der untersten Zwischenschicht isolierenden Schicht 22L oxidiert werden. Die Substrat isolierende Schicht 37 kann ausgebildet werden, indem eine Oberfläche der unteren Struktur 3, die durch die Öffnung 30 freigelegt ist, und die erste untere vorläufige Verstärkungsschicht (z. B. die erste untere vorläufige Verstärkungsschicht 33L1 von 13C) oxidiert werden.
  • Daher können die Verstärkungsmuster 36 und die Substrat isolierende Schicht 37 ausgebildet werden, wie unter Bezugnahme auf die 2 bis 4 beschrieben wird.
  • Bei einem anderen Beispiel können die Verstärkungsmuster 36 ausgebildet werden, indem die Verstärkungsmuster (z. B. die Verstärkungsmuster 136 der 8A und 8B) der 8A und 8B ersetzt werden. Zum Beispiel, nachdem die Öffnungen (z. B. die Öffnungen 30 von 13A) ausgebildet sind, wie in 13A, können die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13C) geätzt und ausgespart werden, und die Verstärkungsmuster (z. B. die Verstärkungsmuster 136 der 8A und 8B) können, wie in den 8A und 8B, auf Oberflächen der Zwischenschicht isolierenden Schichten 22 ausgebildet sein, die freigelegt sind, während die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13C) geätzt werden. Die Verstärkungsmuster 136 der 8A und 8B können durch ein isolierendes Nebenprodukt ausgebildet werden, das erzeugt wird, indem die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13C) geätzt werden.
  • Bei einem anderen Beispiel können die Verstärkungsmuster 36 ausgebildet werden, indem diese mit den Verstärkungsmustern (z. B. den Verstärkungsmustern 236 von 9) ersetzt werden. Zum Beispiel, nachdem die Öffnungen (z. B. die Öffnungen 30 von 13A) ausgebildet sind, wie in 13A, können die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13C) geätzt und ausgespart werden, und eine Oxidschicht mit einer niedrigstufigen Abdeckung, welche die Seitenoberflächen der Zwischenschicht isolierenden Schichten 22 abdeckt, die während des Ätzens der Opfer-Gate-Schichten (z. B. der Opfer-Gate-Schichten 24 von 13C) freigelegt werden, kann abgelagert werden, um Verstärkungsmuster (z. B. die Verstärkungsmuster 236 von 9) auszubilden, wie in 9 beschrieben wird.
  • Mit Bezug auf die 1 und 13E kann eine vertikale Struktur 50 in der Öffnung 30 ausgebildet sein, in welcher die Verstärkungsmuster 36 und die Substrat isolierende Schicht 37 ausgebildet sind. Die Ausbildung der vertikalen Struktur 50 kann enthalten, eine erste dielektrische Schicht 38 auszubilden, die eine interne bzw. Innenwand der Öffnung 30 winkeltreu abdeckt, eine Mehrzahl von Datenspeichermustern 40 auszubilden, die in den Aussparungsregionen 34 auf der ersten dielektrischen Schicht 38 definiert sind, winkeltreu eine zweite dielektrische Schicht 42 auszubilden, winkeltreu eine Kanal-Halbleiterschicht 44 auszubilden, eine isolierende Kernregion 46 auf der Kanal-Halbleiterschicht 44 auszubilden, welche die Öffnung 30 teilweise füllt, und ein Pad-Muster 48 auf der isolierenden Kernregion 46 auszubilden.
  • Die Ausbildung der Mehrzahl von Datenspeichermustern 40 kann enthalten, auf der ersten dielektrischen Schicht 38 eine Datenspeicherschicht auszubilden, welche die Innenwand der Öffnung 30 abdeckt und die Aussparungsregionen 34 füllt, und die Datenspeicherschicht teilweise derart zu ätzen, dass die Datenspeicherschicht in den Aussparungsregionen 34 verbleibt.
  • Mit Bezug auf die 1 und 13F kann eine erste obere isolierende Schicht 53 auf der Formstruktur (z. B. der Formstruktur 20 von 13E) ausgebildet sein. Ein unteres horizontales Verbindungsmuster 59 kann mit der Kanal-Halbleiterschicht 44 verbunden sein, während die untere horizontale Formschicht (z. B. die untere horizontale Formschicht 15 von 13E) mit dem unteren horizontalen Verbindungsmuster 59 ersetzt wird. Zum Beispiel kann ein vorläufiger Graben, der durch die erste obere isolierende Schicht 53, die Formstruktur (z. B. die Formstruktur 20 von 13E), das obere horizontale Verbindungsmuster 17 und die dritte untere horizontale Formschicht (z. B. die dritte untere horizontale Formschicht 15c von 13E) verläuft und die zweite untere horizontale Formschicht (z. B. die zweite untere horizontale Formschicht 15b von 13E) freilegt, ausgebildet sein, ein Opfer-Abstandhalter kann auf einer Seitenwand des vorläufigen Grabens ausgebildet sein, und die zweite untere horizontale Formschicht (z. B. die zweite untere horizontale Formschicht 15b von 13E) kann weggelassen werden. Anschließend können die erste untere horizontale Formschicht (z. B. eine erste untere horizontale Formschicht 15a von 13E), die dritte untere horizontale Formschicht (z. B. die dritte untere horizontale Formschicht 15c von 13E), die erste dielektrische Schicht 38, die zwischen der unteren horizontalen Formschicht (z. B. der unteren horizontalen Formschicht 15 von 13E) und der Kanal-Halbleiterschicht 44 angeordnet ist, das Datenspeichermuster irgendeines der Datenspeichermuster 40 und die zweite dielektrische Schicht 42 aufeinanderfolgend geätzt werden, und ein Abschnitt des unteren Verstärkungsmusters 36L und ein Abschnitt der Substrat isolierenden Schicht 37 können geätzt werden, ein Raum zwischen der unteren Struktur 3 und dem oberen horizontalen Verbindungsmuster 17 kann gefüllt werden, das untere horizontale Verbindungsmuster 59, das die Kanal-Halbleiterschicht 44 kontaktiert, kann ausgebildet sein, und der Opfer-Abstandhalter kann weggelassen werden. Der vorläufige Graben kann als ein Graben 56 ausgebildet sein, der die untere Struktur 3 freilegt.
  • Bei einem Beispiel können das untere horizontale Verbindungsmuster 59 und das obere horizontale Verbindungsmuster 17 eine horizontale Verbindungsstruktur 62 bilden.
  • Die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13E) können durch den Graben 56 freigelegt werden. Die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13E), die durch den Graben 56 freigelegt sind, können mit Gate-Schichten 65 ersetzt werden. Die Ausbildung der Gate-Schichten 65 kann enthalten, die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 24 von 13E), die durch den Graben 56 freigelegt sind, um Hohlräume auszubilden, zu entfernen bzw. wegzulassen, eine erste Schicht 66a auszubilden, die interne bzw. Innenwände der Hohlräume winkeltreu abdeckt, und eine zweite Schicht 66b auszubilden, welche die Hohlräume auf der ersten Schicht 66a füllt. Daher kann jede der Gate-Schichten 65 die erste und zweite Schicht 66a und 66b enthalten. Bei einem Beispiel kann die erste Schicht 66a aus einem isolierenden Material ausgebildet sein, und die zweite Schicht 66b kann aus einem leitfähigen Material ausgebildet sein. Bei einem anderen Beispiel können die erste und zweite Schicht 66a und 66b aus unterschiedlichen leitfähigen Materialien ausgebildet sein.
  • Die Gate-Schichten 65 und die Zwischenschicht isolierenden Schichten 22 können eine Stapelstruktur 68 bilden.
  • Nachfolgend kann eine Trennstruktur 72, die den Graben 56 füllt, ausgebildet sein. Die Trennstruktur 72 kann auf der Seitenwand des Grabens 56 einen Trennabstandhalter 72a und ein Trennmuster 72b, das den Graben 56 füllt, enthalten.
  • Unter Rückbezug auf die 1 bis 4 kann eine zweite obere isolierende Schicht 75 auf der Trennstruktur 72 und der ersten oberen isolierenden Schicht 53 ausgebildet sein. Es kann ein Kontaktstopfen 78 ausgebildet sein, welcher die erste und zweite obere isolierende Schicht 53 und 75 abdeckt. Eine leitfähige Leitung 81 kann auf dem Kontaktstopfen 78 ausgebildet sein. Die leitfähige Leitung 81 kann eine Bit-Leitung sein. Die leitfähige Leitung 81 kann durch den Kontaktstopfen 78 elektrisch mit dem Pad-Muster 48 der vertikalen Struktur 50 verbunden sein.
  • Als nächstes wird unter Bezugnahme auf die 14A bis 14C ein Verfahren zum Ausbilden der Halbleitervorrichtung beschrieben, die unter Bezugnahme auf 11 beschrieben wird. Die 14A bis 14C zeigen Querschnittsansichten, die ein Verfahren zum Ausbilden der Halbleitervorrichtung darstellen, die unter Bezugnahme auf 11 beschrieben wird.
  • Mit Bezug auf 14A kann eine Formstruktur 520 auf einer unteren Struktur 503 ausgebildet werden. Die Formstruktur 520 kann Zwischenschicht isolierende Schichten 522 und Opfer-Gate-Schichten 524 enthalten, die abwechselnd und wiederholt gestapelt sind. Die Zwischenschicht isolierenden Schichten 522 können aus Siliziumoxid ausgebildet sein, und die Opfer-Gate-Schichten 524 können aus einem Material ausgebildet sein, das eine Ätzselektivität mit den Zwischenschicht isolierenden Schichten 522 aufweist, zum Beispiel Siliziumnitrid.
  • Die Zwischenschicht isolierenden Schichten 522 können eine erste untere Zwischenschicht isolierende Schicht 522L1, eine zweite untere Zwischenschicht isolierende Schicht 522L2 auf der ersten unteren Zwischenschicht isolierenden Schicht 522L1, und Zwischenschicht isolierende Zwischenschichten 522M auf der zweiten unteren Zwischenschicht isolierenden Schicht 522L2 und eine obere Zwischenschicht isolierende Schicht 522U auf den Zwischenschicht isolierenden Zwischenschichten 522M enthalten. Die Opfer-Gate-Schichten 524 können eine untere Opfer-Gate-Schicht 524L zwischen der ersten unteren Zwischenschicht isolierenden Schicht 522L1 und der zweiten unteren Zwischenschicht isolierenden Schicht 522L2, Zwischen-Opfer-Gate-Schichten 524M auf der unteren Opfer-Gate-Schicht 524L und eine oder eine Mehrzahl von oberen Opfer-Gate-Schichten 524U auf den Zwischen-Opfer-Gate-Schichten 524M enthalten.
  • Es kann ein isolierendes Muster 527, das durch die obere Zwischenschicht isolierende Schicht 522U verläuft, sich in einer Abwärtsrichtung (z. B. hin zu einer oberen Oberfläche der unteren Struktur 503) erstreckt und durch die eine oder die Mehrzahl von oberen Opfer-Gate-Schichten 524U verläuft, ausgebildet werden.
  • Es kann eine Öffnung 530, die durch die Formstruktur 520 verläuft und die untere Struktur 503 freilegt, ausgebildet sein.
  • Es kann ein epitaktischer Wachstumsprozess durchgeführt werden, um ein unteres Halbleitermuster 531 auszubilden, das ausgehend von der unteren Struktur 503 epitaktisch gewachsen ist. Wenn die untere Struktur 503 als ein Siliziumsubstrat ausgebildet ist, kann das untere Halbleitermuster 531 durch einen epitaktischen Wachstumsprozess aus Silizium ausgebildet sein. Eine obere Oberfläche der unteren Halbleitermuster 531 kann bei einer niedrigeren vertikalen Ebene angeordnet sein als die Zwischen-Opfer-Gate-Schichten 524M.
  • Mit Bezug auf 14B können auf dem unteren Halbleitermuster 531 die Zwischenschicht isolierenden Schichten 522, die durch die Öffnung 530 freigelegt sind, geätzt werden, und vorläufige Verstärkungsschichten 533 können auf den Seitenoberflächen der Zwischenschicht isolierenden Schichten 522 ausgebildet werden. Die vorläufigen Verstärkungsschichten 533 können aus Polysilizium ausgebildet sein.
  • Die vorläufigen Verstärkungsschichten 533 können eine vorläufige Verstärkungsschicht 533, welche die zweite untere Zwischenschicht isolierende Schicht 522L2 kontaktiert, die durch die Öffnung 530 auf dem unteren Halbleitermuster 531 freigelegt ist, eine vorläufige Verstärkungsschicht 533, welche die obere Zwischenschicht isolierende Schicht 522U kontaktiert, die durch die Öffnung 530 freigelegt ist, und vorläufige Verstärkungsschichten 533, welche die Zwischenschicht isolierenden Zwischenschichten 522M kontaktieren, die durch die Öffnung 530 freigelegt sind, enthalten.
  • Mit Bezug auf 14C kann ein Oxidationsprozess durchgeführt werden, um Oberflächen der vorläufigen Verstärkungsschichten 533 und des unteren Halbleitermusters 531 zu oxidieren, um Verstärkungsmuster 536 auszubilden.
  • Die Verstärkungsmuster 536 können ein unteres Verstärkungsmuster 536L, das ausgebildet wird, indem eine vorläufige Verstärkungsschicht 533 oxidiert wird, welche die zweite untere Zwischenschicht isolierende Schicht 522L2 und eine obere Oberfläche des unteren Halbleitermusters 531 kontaktiert, ein oberes Verstärkungsmuster 536U, das ausgebildet wird, indem eine vorläufige Verstärkungsschicht 533 oxidiert wird, welche die obere Zwischenschicht isolierende Schicht 522U kontaktiert, und Zwischen-Verstärkungsmuster 536M, die ausgebildet werden, indem vorläufige Verstärkungsschichten 533 oxidiert werden, welche die Zwischenschicht isolierenden Zwischenschichten 522M kontaktieren, enthalten.
  • Nachfolgend kann eine erste dielektrische Schicht 538 winkeltreu ausgebildet werden. Datenspeichermuster 540 können auf der ersten dielektrischen Schicht 538 ausgebildet werden. Die Datenspeichermuster 540 können zwischen den Verstärkungsmustern 536 (z. B. zwischen dem Verstärkungsmuster 536, das in der Z-Richtung benachbart angeordnet ist) ausgebildet sein. Die Ausbildung der Datenspeichermuster 540 kann enthalten, auf der ersten dielektrischen Schicht 538 eine Datenspeicherschicht auszubilden und die Datenspeicherschicht teilweise zu ätzen, um zu ermöglichen, dass die Datenspeicherschicht zwischen den Verstärkungsmustern 536 verbleibt.
  • Mit Rückbezug auf 11 kann eine zweite dielektrische Schicht 542 winkeltreu auf den Datenspeichermustern 540 ausgebildet sein, und untere Abschnitte der ersten und zweiten dielektrischen Schicht 538 und 542 können geätzt werden, um zumindest einen Abschnitt einer oberen Oberfläche des unteren Halbleitermusters 531 freizulegen. Eine Kanal-Halbleiterschicht 544, welche die zweite dielektrische Schicht 542 und das untere Halbleitermuster 531 abdeckt, kann winkeltreu ausgebildet sein, eine isolierende Kernregion 546, welche die Öffnung 530 teilweise füllt, kann auf der Kanal-Halbleiterschicht 544 ausgebildet sein, und ein Pad-Muster 548 kann auf der isolierenden Kernregion 546 ausgebildet sein. Daher kann eine vertikale Struktur 550, die das untere Halbleitermuster 531, die erste dielektrische Schicht 538, die Datenspeichermuster 540, die zweite dielektrische Schicht 542, die Kanal-Halbleiterschicht 544, die isolierende Kernregion 546 und das Pad-Muster 548 enthält, in der Öffnung 530 ausgebildet sein.
  • Eine erste obere isolierende Schicht 553 kann auf der Formstruktur (z. B. der Formstruktur 520 von 14C) ausgebildet sein. Es kann ein Graben ausgebildet sein, der durch die erste obere isolierende Schicht 553 und die Formstruktur (z. B. die Formstruktur 520 von 14C) verläuft, die Opfer-Gate-Schichten (z. B. die Opfer-Gate-Schichten 524 von 14C), die durch den Graben freigelegt sind, können entfernt bzw. weggelassen werden, um Hohlräume auszubilden, es können Gate-Schichten 565 ausgebildet sein, welche die Hohlräume füllen, und es kann eine Trennstruktur 572 ausgebildet sein, welche den Graben füllt.
  • Eine zweite obere isolierende Schicht 575 kann auf der Trennstruktur 572 und der ersten oberen isolierenden Schicht 553 ausgebildet werden. Es kann ein Kontaktstopfen 578 ausgebildet sein, der durch die erste und zweite obere isolierende Schicht 553 und 575 verläuft und elektrisch mit dem Pad-Muster 548 der vertikalen Struktur 550 verbunden ist. Eine leitfähige Leitung 581 kann auf dem Kontaktstopfen 578 ausgebildet sein.
  • Gemäß den Ausführungsformen des vorliegenden erfinderischen Konzepts kann eine Halbleitervorrichtung, die dazu in der Lage ist, einen Grad an Integration zu verbessern, und ein Verfahren zum Ausbilden dieser vorgesehen werden. Die Halbleitervorrichtung gemäß der beispielhaften Ausführungsform kann ein Datenspeichermuster enthalten, das in einer vertikalen Richtung isoliert ist. Da das Datenspeichermuster in der vertikalen Richtung isoliert ist, können die Beibehaltungs-Eigenschaften einer Ladung, die in dem Datenspeichermuster eingefangen ist, verbessert werden.
  • Während beispielhafte Ausführungsformen veranschaulicht und vorstehend beschrieben worden sind, wird dem Fachmann ersichtlich werden, dass Modifikationen und Variationen vorgenommen werden könnten, ohne sich von dem Umfang des vorliegenden erfinderischen Konzepts zu entfernen, so wie dieser durch die beigefügten Ansprüche definiert ist.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: eine untere Struktur (3; 3'; 503); eine Stapelstruktur (68; 68'; 568) auf der unteren Struktur (3; 3'; 503), wobei diese eine Öffnung (30; 530) aufweist; eine vertikale Struktur (50; 50a; 50c; 550) in der Öffnung (30; 530); eine Kontaktstruktur (78; 578) auf der vertikalen Struktur (50; 50a; 50c; 550); und eine leitfähige Leitung (81; 581) auf der Kontaktstruktur (78; 578), wobei die Stapelstruktur (68; 68'; 568) eine Mehrzahl von Gate-Schichten (65; 65a, 65b; 565) und eine Mehrzahl von Zwischenschicht isolierenden Schichten (22; 22a, 22b; 522) enthält, wobei die vertikale Struktur (50; 50a; 50c; 550) eine isolierende Kernregion (46; 46'; 146; 246; 546), eine Kanal-Halbleiterschicht (44; 44'; 544), eine Mehrzahl von Datenspeichermustern (40; 40'; 540), eine erste dielektrische Schicht (38; 538) und eine zweite dielektrische Schicht (42; 542) enthält, wobei sich die isolierende Kernregion (46; 46'; 146; 246; 546) in einer vertikalen Richtung (Z) erstreckt, wobei die vertikale Richtung (Z) senkrecht zu einer oberen Oberfläche (3s) der unteren Struktur (3; 3'; 503) verläuft, wobei die Kanal-Halbleiterschicht (44; 44'; 544) eine Seitenoberfläche und eine untere Oberfläche der isolierenden Kernregion (46; 46'; 146; 246; 546) abdeckt, wobei die Mehrzahl von Datenspeichermustern (40; 40'; 540) zwischen der Kanal-Halbleiterschicht (44; 44'; 544) und der Mehrzahl von Gate-Schichten (65; 65a, 65b; 565) angeordnet sind und in der vertikalen Richtung (Z) voneinander beabstandet sind, wobei zumindest ein Abschnitt der ersten dielektrischen Schicht (38; 538) zwischen der Mehrzahl von Datenspeichermustern (40; 40'; 540) und der Mehrzahl von Gate-Schichten (65; 65a, 65b; 565) angeordnet ist, wobei zumindest ein Abschnitt der zweiten dielektrischen Schicht (42; 542) zwischen der Mehrzahl von Datenspeichermustern (40; 40'; 540) und der Kanal-Halbleiterschicht (44; 44'; 544) angeordnet ist, und wobei die isolierende Kernregion (46; 46'; 146; 246; 546) eine Mehrzahl von ersten konvexen Abschnitten (46a1; 146a) enthält, die in Regionen, die der Mehrzahl von Gate-Schichten (65; 65a, 65b; 565) zugewandt angeordnet sind, vergrößerte Breiten aufweisen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die isolierende Kernregion (46; 46'; 246; 546) ferner eine Mehrzahl von zweiten konvexen Abschnitten (46a2), die in Regionen, die der Mehrzahl von Zwischenschicht isolierenden Schichten (22; 522) zugewandt angeordnet sind, vergrößerte Breiten aufweisen, und konkave Abschnitte (46b1, 46b2), die zwischen der Mehrzahl von ersten konvexen Abschnitten (46a1) und der Mehrzahl von zweiten konvexen Abschnitten (46a2) verringerte Breiten aufweisen, enthält.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei jedes der Mehrzahl von Datenspeichermustern (40; 40'; 540) eine erste Seitenoberfläche (4051; 40S1'), die einer entsprechenden der Mehrzahl von Gate-Schichten (65; 65a, 65b; 565) zugewandt angeordnet ist, und eine zweite Seitenoberfläche (40S2; 40S2'), die der Kanal-Halbleiterschicht (44; 44'; 544) zugewandt angeordnet ist, enthält, wobei jedes der Mehrzahl von Datenspeichermustern (40; 40'; 540) einen ersten Abschnitt (40p1; 40p1'), der benachbart zu der ersten Seitenoberfläche (40S1; 40S1') angeordnet ist, einen zweiten Abschnitt (40p2; 40p2'), der benachbart zu der zweiten Seitenoberfläche (40S2; 40S2') angeordnet ist, und zwischen dem ersten Abschnitt (40p1; 40p1') und dem zweiten Abschnitt (40p2; 40p2') einen Abschnitt (40p3; 40p3') mit minimaler vertikaler Dicke enthält, und wobei eine Dicke des Abschnitts (40p3; 40p3') mit minimaler vertikaler Dicke geringer ist als eine maximale vertikale Dicke des ersten Abschnitts (40p1; 40p1') und eine maximale vertikale Dicke des zweiten Abschnitts (40p2; 40p2').
  4. Halbleitervorrichtung nach Anspruch 3, wobei ein Abstand zwischen dem Abschnitt (40p3) mit minimaler vertikaler Dicke und der ersten Seitenoberfläche (40S1) geringer ist als ein Abstand zwischen dem Abschnitt (40p3) mit minimaler vertikaler Dicke und der zweiten Seitenoberfläche (40S2).
  5. Halbleitervorrichtung nach Anspruch 3, wobei ein Abstand zwischen dem Abschnitt (40p3') mit minimaler vertikaler Dicke und der ersten Seitenoberfläche (40S1') größer ist als ein Abstand zwischen dem Abschnitt (40p3') mit minimaler vertikaler Dicke und der zweiten Seitenoberfläche (40S2').
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei jedes der Mehrzahl von Datenspeichermustern (40) eine erste Seitenoberfläche (40S1), die einer entsprechenden der Mehrzahl von Gate-Schichten (65) zugewandt angeordnet ist, und eine zweite Seitenoberfläche (40S2), die der Kanal-Halbleiterschicht (44; 44') zugewandt angeordnet ist, enthält, wobei zumindest ein Abschnitt der Mehrzahl von Datenspeichermustern (40) ferner einen Hohlraum (40v) zwischen der ersten Seitenoberfläche (40S1) und der zweiten Seitenoberfläche (40S2) enthält, und wobei ein Abstand zwischen dem Hohlraum (40v) und der ersten Seitenoberfläche (40S1) größer ist als ein Abstand zwischen dem Hohlraum (40v) und der zweiten Seitenoberfläche (40S2).
  7. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei jedes der Mehrzahl von Datenspeichermustern (40') eine erste Seitenoberfläche (40S1'), die einer entsprechenden der Mehrzahl von Gate-Schichten (65) zugewandt angeordnet ist, und eine zweite Seitenoberfläche (40S2'), die der Kanal-Halbleiterschicht (44; 44') zugewandt angeordnet ist, enthält, wobei zumindest ein Abschnitt der Mehrzahl von Datenspeichermustern (40') ferner einen Hohlraum (40v') zwischen der ersten Seitenoberfläche (40S1') und der zweiten Seitenoberfläche (40S2') enthält, und wobei ein Abstand zwischen dem Hohlraum (40v') und der ersten Seitenoberfläche (40S1') geringer ist als ein Abstand zwischen dem Hohlraum (40v') und der zweiten Seitenoberfläche (40S2').
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei jedes der Mehrzahl von Datenspeichermustern (40; 40'; 540) eine erste Seitenoberfläche (4051; 40S1'), die einer entsprechenden der Mehrzahl von Gate-Schichten (65; 65a, 65b; 565) zugewandt angeordnet ist, und eine zweite Seitenoberfläche (40S2; 40S2'), die der Kanal-Halbleiterschicht (44; 44'; 544) zugewandt angeordnet ist, enthält, und wobei zumindest ein Abschnitt der zweiten Seitenoberfläche (40S2; 40S2') eine konkave Form ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei zumindest eine ausgewählt aus einer oberen Oberfläche (40U; 40U') und einer unteren Oberfläche (40L; 40L') bei jedem der Mehrzahl von Datenspeichermustern (40; 40'; 540) eine konkave Form ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner aufweisend: eine horizontale Verbindungsstruktur (62) zwischen der unteren Struktur (3; 3') und der Stapelstruktur (68; 68'), wobei die horizontale Verbindungsstruktur (62) ein unteres horizontales Verbindungsmuster (59) und auf dem unteren horizontalen Verbindungsmuster (17) ein oberes horizontales Verbindungsmuster (59) enthält, wobei die vertikale Struktur (50; 50a; 50c) durch die Stapelstruktur (68; 68') verläuft, sich in einer Abwärtsrichtung erstreckt, um durch die horizontale Verbindungsstruktur (62) zu verlaufen, und sich in die untere Struktur (3; 3') erstreckt, wobei das obere horizontale Verbindungsmuster (17) von der Kanal-Halbleiterschicht (44; 44') der vertikalen Struktur (50; 50a; 50c) beabstandet ist, und wobei das untere horizontale Verbindungsmuster (59) mit der Kanal-Halbleiterschicht (44; 44') der vertikalen Struktur (50; 50a; 50c) in Kontakt steht.
  11. Halbleitervorrichtung nach Anspruch 10, wobei die isolierende Kernregion (46) ferner einen unteren konvexen Abschnitt (46c) enthält, welcher dem unteren horizontalen Verbindungsmuster (59) zugewandt angeordnet ist.
  12. Halbleitervorrichtung nach Anspruch 1, wobei die isolierende Kernregion (246) ferner konkave Abschnitte (246b) enthält, die in Regionen, die den Zwischenschicht isolierenden Schichten (22) zugewandt angeordnet sind, verringerte Breiten aufweisen.
  13. Halbleitervorrichtung nach Anspruch 1, wobei die isolierende Kernregion (146) in Regionen, die den Zwischenschicht isolierenden Schichten (22) zugewandt angeordnet sind, konstante Breiten aufweist.
  14. Halbleitervorrichtung, aufweisend: eine untere Struktur (3; 3'; 503); eine Stapelstruktur (68; 68'; 568), die eine Zwischenschicht isolierende Schicht (22; 22a; 522) und eine Gate-Schicht (65; 65a; 565) enthält, die aufeinanderfolgend auf der unteren Struktur (3; 3'; 503) gestapelt sind; und eine vertikale Struktur (50; 50a; 50c), die durch die Stapelstruktur (68; 68'; 568) verläuft, wobei die vertikale Struktur (50; 50a; 50c) eine isolierende Kernregion (46; 46'; 146; 246; 546), die durch die Zwischenschicht isolierende Schicht (22; 22a; 522) und die Gate-Schicht (65; 65a; 565) verläuft, eine Kanal-Halbleiterschicht (44; 44'; 544), die zumindest eine Seitenoberfläche der isolierenden Kernregion (46; 46'; 146; 246; 546) abdeckt, ein Datenspeichermuster (40; 40'; 540) zwischen der Kanal-Halbleiterschicht (44; 44'; 544) und der Gate-Schicht (65; 65a; 565), eine erste dielektrische Schicht (38; 538), die zumindest zwischen dem Datenspeichermuster (40; 40'; 540) und der Gate-Schicht (65; 65a; 565) eingeschoben ist, und eine zweite dielektrische Schicht (42; 542), die zumindest zwischen dem Datenspeichermuster (40; 40'; 540) und der Kanal-Halbleiterschicht (44; 44'; 544) eingeschoben ist, enthält, wobei das Datenspeichermuster (40; 40'; 540) eine erste Seitenoberfläche (40S1; 40S1'), die der Gate-Schicht (65; 65a; 565) zugewandt angeordnet ist, und eine zweite Seitenoberfläche (40S2; 40S2'), die der Kanal-Halbleiterschicht (44; 44'; 544) zugewandt angeordnet ist, aufweist, und wobei die zweite Seitenoberfläche (40S2; 40S2') des Datenspeichermusters (40; 40'; 540) einen konkaven Abschnitt (40R) aufweist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die zweite Seitenoberfläche (40S2; 40S2') des Datenspeichermusters (40; 40'; 540) über und unter dem konkaven Abschnitt (40R) gekrümmte Formen aufweist.
  16. Halbleitervorrichtung nach Anspruch 14 oder 15, wobei die isolierende Kernregion (46; 46'; 146; 246; 546) einen ersten konkaven Abschnitt (46b1), einen ersten konvexen Abschnitt (46a1), der eine Breite aufweist, die größer ist als die des ersten konkaven Abschnitts (46b1), und über dem ersten konkaven Abschnitt (46b1) angeordnet ist, und einen zweiten konkaven Abschnitt (46b2), der eine Breite aufweist, die geringer ist als die des ersten konvexen Abschnitts (46a1), und über dem ersten konvexen Abschnitt (46a1) angeordnet ist, enthält, wobei der erste konvexe Abschnitt (46a1) dem Datenspeichermuster (40; 40'; 540) zugewandt angeordnet ist, und wobei ein Abschnitt, der bei dem ersten konkaven Abschnitt (46b1) eine minimale horizontale Breite aufweist, und ein Abschnitt, der bei dem zweiten konkaven Abschnitt (46b2) eine minimale horizontale Breite aufweist, der Gate-Schicht (65; 65a; 565) zugewandt angeordnet sind.
  17. Halbleitervorrichtung nach Anspruch 16, wobei ein Abstand zwischen dem Abschnitt, der bei dem ersten konkaven Abschnitt (46b1) die minimale horizontale Breite aufweist, und dem Abschnitt, der bei dem zweiten konkaven Abschnitt (46b2) die minimale horizontale Breite aufweist, geringer ist als eine Dicke der Gate-Schicht (65; 65a; 565) in einer vertikalen Richtung, und größer ist als eine maximale Dicke des Datenspeichermusters (40; 40'; 540) in einer vertikalen Richtung (Z).
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei die isolierende Kernregion (46; 46'; 146; 246; 546) ferner einen zweiten konvexen Abschnitt (46a2), der eine Breite aufweist, die größer ist als die des ersten konkaven Abschnitts (46a1), und unter dem ersten konkaven Abschnitt (46b1) angeordnet ist, enthält, und wobei der zweite konvexe Abschnitt (46a1) der Zwischenschicht isolierenden Schicht (22) zugewandt angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei ein Abstand zwischen einem Abschnitt, der bei dem zweiten konvexen Abschnitt (46a2) eine maximale horizontale Breite aufweist, und dem Abschnitt, der bei dem ersten konkaven Abschnitt (46b1) die minimale horizontale Breite aufweist, größer ist als ein Abstand zwischen dem Abschnitt, der bei dem ersten konkaven Abschnitt (46b1) die minimale horizontale Breite aufweist, und einem Abschnitt, der bei dem ersten konvexen Abschnitt (46a1) eine maximale horizontale Breite aufweist.
  20. Halbleitervorrichtung, aufweisend: eine untere Struktur (3; 3'; 503); eine Stapelstruktur (68; 68'; 568), die eine Zwischenschicht isolierende Schicht (22; 22a; 522) und eine Gate-Schicht (65; 65a; 565) enthält, die aufeinanderfolgend auf der unteren Struktur (3; 3'; 503) gestapelt sind; und eine vertikale Struktur (50; 50a; 50c), die durch die Stapelstruktur (68; 68'; 568) verläuft, wobei die vertikale Struktur (50; 50a; 50c) eine isolierende Kernregion (46; 46'; 146; 246; 546), die durch die Zwischenschicht isolierende Schicht (22; 22a; 522) und die Gate-Schicht (65; 65a; 565) verläuft, eine Kanal-Halbleiterschicht (44; 44'; 544), die zumindest eine Seitenoberfläche der isolierenden Kernregion (46; 46'; 146; 246; 546) abdeckt, ein Datenspeichermuster (40; 40'; 540) zwischen der Kanal-Halbleiterschicht (44; 44'; 544) und der Gate-Schicht (65; 65a; 565), eine erste dielektrische Schicht (38; 538), die zumindest zwischen dem Datenspeichermuster (40; 40'; 540) und der Gate-Schicht (65; 65a; 565) eingeschoben ist, und eine zweite dielektrische Schicht (42; 542), die zumindest zwischen dem Datenspeichermuster (40; 40'; 540) und der Kanal-Halbleiterschicht (44; 44'; 544) eingeschoben ist, enthält, und wobei die isolierende Kernregion (46; 46'; 146; 246; 546) in einem Abschnitt, welcher der Gate-Schicht (65; 65a; 565) zugewandt angeordnet ist, zumindest zwei Wendepunkte (46i1, 46i2) aufweist.
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