DE102005027234B4

DE102005027234B4 - Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung

Info

Publication number: DE102005027234B4
Application number: DE102005027234A
Authority: DE
Inventors: Jin-Taek Suwon Park; Jong-Ho Gangnam Park; Sung-Hoi Gangnam Hur; Hyun-Suk Suwon Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-06-25
Filing date: 2005-06-13
Publication date: 2009-11-26
Anticipated expiration: 2025-06-14
Also published as: CN100521185C; CN1722427A; KR20050123454A; JP5037794B2; JP2006013431A; US20050250307A1; KR100626378B1; US20110101439A1; DE102005027234A1; US7871921B2

Abstract

Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung, mit folgenden Schritten:
Bilden einer Zwischenebenenisolationsschicht (160, 180) mit einer oberen Oberfläche auf einem Halbleitersubstrat (100);
Bilden von ersten Kontaktlöchern (181), die die Zwischenebenen-Isolationsschicht (160, 180) durchdringen;
Bilden von ersten Steckern (190) in den ersten Kontaktlöchern (181), in solcher Weise, dass die ersten Stecker (190) nicht ganz bis zur oberen Fläche der Zwischenebenenisolationsschicht (160, 180) reichen und dass die obere Oberfläche der Zwischenebenenisolationsschicht (160, 180) freigelegt wird;
Bilden von zweiten Kontaktlöchern (182), die die Zwischenebenen-Isolationsschicht (160, 180) durchdringen;
Bilden von zweiten Steckern (200) in den zweiten Kontaktlöchern (182), die die zweiten Kontaktlöcher (182) vollständig füllen und zwar unter gleichzeitiger Nachfüllung der ersten Kontaktlöcher (181), so dass die ersten Kontaktlöcher (181) jeweils zwei Stecker (190, 202, 204) erhalten, wobei die zweiten Stecker (200) so ausgebildet werden, dass die obere Oberfläche der Zwischenebenenisolationsschicht (160, 180) freigelegt wird; und...

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft ein Verfahren zur Bildung einer Verbindungsstruktur für eine Halbleitervorrichtung nach dem Anspruch 1.
HINTERGRUND DER ERFINDUNG
Aus der US 6 258 649 B1 ist ein Verfahren zur Herstellung einer integrierten Halbleiterschaltungsvorrichtung bekannt, wonach Zellenabschnitt-MISFETs in einer Speicher-Array-Zone auf einer Hauptfläche eines Halbleitersubstrats ausgebildet werden und MISFETs für eine periphere Schaltung in einer peripheren Schaltungszone ausgebildet werden. Bei diesem bekannten Verfahren wird eine erste Zwischenverbindung über der Hauptfläche des Halbleitersubstrats hergestellt, in welchem die MISFETs ausgebildet wurden, es wird dann ein erster Isolierfilm über die erste Zwischenverbindung ausgebildet, es werden Nuten in dem ersten Isolierfilm in der Speicher-Array-Zone festgelegt und es wird ein erster leitender Film über dem ersten isolierenden Film ausgebildet, der das Innere der Nuten bildet und wobei dann eine untere Elektrode eines kapazitiven Informationsspeicherelements innerhalb jeder Nut ausgebildet wird. Ferner wird gemäß diesem bekannten Verfahren ein zweiter leitender Film über der unteren Elektrode ausgebildet, wobei ein kapazitiver Isolierfilm dazwischen eingefügt wird und der zweite leitende Film in ein Muster gebracht wird, um dadurch jede obere Elektrode des kapazitiven Informationsspeicherelements zu bilden. Ferner wird ein zweiter isolierender Film über jedem kapazitiven Informationsspeicherelement ausgebildet und es wird ein erstes Durchgangsloch in einem Isolierfilm festgelegt, welcher den zweiten Isolier film und den ersten Isolierfilm enthält, die darunter in einer Schicht platziert sind. Es wird dann ein dritter leitender Film über dem zweiten isolierenden Film ausgebildet und der dritte leitende Film wird in ein Muster gebracht, um dadurch eine zweite Zwischenverbindung zu schaffen, die elektrisch mit der ersten Zwischenverbindung über das erste Durchgangsloch verbunden wird. Nach der Ausbildung eines dritten Isolierfilms über der zweiten Zwischenverbindung wird ein zweites Durchgangsloch in dem dritten Isolierfilm festgelegt, der über jedem kapazitiven Informationsspeicherelement vorgesehen ist und es wird ein drittes Durchgangsloch in dem dritten Isolierfilm festgelegt, der über der zweiten Zwischenverbindung vorgesehen ist. Schließlich wird ein vierter leitender Film über dem dritten Isolierfilm ausgebildet und es wird der vierte leitende Film in ein Muster gebracht, um dadurch eine Zuführ-Zwischenverbindungsschicht herzustellen, die elektrisch mit der oberen Elektrode von jedem kapazitiven Informationsspeicherelement verbunden ist und zwar über das zweite Durchgangsloch, wobei eine dritte Zwischenverbindung elektrisch mit der zweiten Zwischenverbindung über das dritte Durchgangsloch verbunden wird.
Aus der US 6 734 065 B2 ist ein Verfahren zur Herstellung eines Zellenarray-Bereiches und eines Niedrigspannungs-MOS-Transistors bekannt. Gemäß diesem bekannten Verfahren wird ein Auswähltransistor und ein Zellentransistor, der eine Zellengate-Isolierschicht in einem Zellenarray-Bereich aufweist, ausgebildet. Bei der Herstellung des Niedrigspannungs-MOS-Transistors wird eine Niedrigspannungs-Gateisolierschicht realisiert, und es wird auch ein Hochspannungs-MOS-Transistor bei diesem bekannten Verfahren hergestellt, der eine Hochspannungs-Gateisolierschicht in einem peripheren Schaltungsbereich aufweist. Die Niedrigspannungs-Gateisolierschicht wird dünner ausgebildet als die Hochspannungs-Gateisolierschicht. Die Niedrigspannungs-Gateisolierschicht kann dünner ausgebildet werden als die äquivalente Dicke der Zellen-Gateisolierschicht beträgt.
Betriebsfrequenzen und Integrationsdichten sind technische Faktoren, die den Aufwand von Halbleitervorrichtungen beeinflussen können. Vorrichtungshersteller sind allgemein mit dem Verbessern der Vorrichtungsleistung und Faktoren beschäftigt, die den kommerziellen Wert der Vorrichtungen beeinflussen. Da die Betriebsfrequenz (oder Geschwindigkeit) am meisten durch den Widerstand von Verbindungen, die Elektroden von Transistoren in Schaltungsmustern bzw. Schaltungsstrukturen miteinander verbinden, beeinflusst ist, kann es wünschenswert sein, den Widerstand von Verbindungen zu reduzieren und Verfahren zu verwenden, um Betriebs- und/oder Integrationscharakteristika zu verbessern. In Anbetracht der Tatsache, dass der Widerstand von Verbindungen von dem spezifischen Widerstand und der Querschnittsfläche eines für die Verbindungen verwendeten Materials abhängt, wird ein Verfahren zum Bilden von Verbindungen unter Verwendung eines Materials mit niedrigem spezifischen Widerstand, wie z. B. Aluminium (A1) oder Kupfer (Cu), vorgeschlagen. Das Cu-Damaszierungsverfahren ist ein typisches Verfahren, das verwendet wird, um den Verbindungswiderstand zu reduzieren.
Auf der anderen Seite kann ein Schrumpfen von Schrittweiten an leitfähigen Mustern, die Verbindungen aufweisen, verwendet werden, um die Integrationsdichte einer Halbleitervorrichtung zu verbessern. Ein solches Schrumpfen von Verbindungen kann jedoch bewirken, dass der Flächenwiderstand der Verbindungen zunimmt. Solche Verbindungen können Barrieremetallschichten verwenden, um die Wahrscheinlichkeit einer abnormen Reaktion und eine Diffusion von Störstellen bzw. Verunreinigungen zu reduzieren.
1 ist ein Querschnittsdiagramm, das ein herkömmliches Verfahren zum Bilden einer Halbleitervorrichtung, die Verbindungsstrukturen aufweist, darstellt. In 1 stellt ein Gebiet C1 einen Teilabschnitt einer Zell-Array-Region entlang einer ersten Richtung dar, während ein Gebiet C2 einen vertikalen Querschnitt des Gebiets C1 in einer Ebene a darstellt.
Bezug nehmend auf 1 wird eine Bereichstrennschicht 20 in vorbestimmten Regionen eines Halbleitersubstrats 10 gebildet, um aktive Regionen zu definieren. Das Halbleitersubstrat 10 kann in eine Zell-Array-Region und eine Peripherieregion geteilt sein. Nach dem der Reihe nach Abscheiden einer Gate-Isolationsschicht 32 und einer leitfähigen Gate-Schicht 34 an den aktiven Regionen werden diese Schichten 32 und 34 gemustert bzw. strukturiert, um ein Gate-Muster 30 zu bilden. Durch ein Ionenimplantationsverfahren mit dem Gate-Muster 30 als eine Maske werden Störstellenregionen 40 in den aktiven Regionen geliefert.
An der resultierenden Struktur, in der die Störstellenregionen 40 gebildet sind, wird eine Zwischenebenen-Isolationsschicht 50 abgeschieden. Die Zwischenebenen-Isolationsschicht 50 wird gemustert, um ein erstes Kontaktloch 55, das teilweise die Störstellenregionen der Zell-Array-Region öffnet, zu bilden. Die Störstellenregionen 50, die durch das erste Kontaktloch 55 freigelegt sind, werden mit einer Bitleitung, die durch ein anschließendes Verfahren gebildet wird, verbunden. Nach dem Abscheiden einer leitfähigen Steckerschicht an der Zwischenebenen-Isolationsschicht und dem Füllen des ersten Kontaktlochs 55 wird die leitfähige Steckerschicht weggeätzt, bis die oberste Oberfläche der Zwischenebenen-Isolationsschicht 50 freigelegt ist. Als ein Resultat ist ein Kontaktstecker 60 gebildet, der mit der Störstellenregion 40 durch das erste Kontaktloch 55 verbunden ist. Der Kontaktstecker 60 kann aus polykristallinem Silizium hergestellt sein.
Eine Barrieremetallschicht 92 und eine Metallschicht 94 werden der Reihe nach an der Zwischenebenen-Isolationsschicht 50 abgeschieden. Die Metallschicht 94 und die Barrieremetallschicht 92 werden gemustert, um Verbindungskonstruktionen 90, die mit den Kontaktsteckern 60 verbunden sind, zu bilden. Währenddessen wird das Musterungs- bzw. Strukturierungsverfahren für die Verbindungskonstruktionen 90 mit einem Überätzverfahren ausgeführt, um Kurzschlüsse zwischen den Verbindungskonstruktionen 90 zu verhindern. Als ein Resultat des Überätzens liegt die Zwischenebenen-Isolationsschicht 50 um die Verbindungskonstruktion 90 herum niedriger als das untere Ende der Barrieremetallschicht 92.
Während des Überätzverfahrens wird der Kontaktstecker 60 möglicherweise nicht anisotrop geätzt oder schneller als die Zwischenebenen-Isolationsschicht 50 entfernt. Als ein Resultat, wie in 1 gezeigt ist, können die obersten Seiten des Kontaktsteckers 60 weggeätzt werden, um zu einem schmaleren Querschnitt desselben zu führen, was bewirkt, dass der Kontaktstecker 60 nicht mit der Bitleitung 90 verbunden ist oder mit einem hohen Widerstand zurückbleibt.
Die Metallschicht 94 ist zusätzlich üblicherweise aus Aluminium, Wolfram oder Kupfer für eine hohe Leitfähigkeit gebildet. Wenn jedoch die Metallschicht 94 direkt die Störstellenregionen 40 oder den Kontaktstecker 60, der Silizium aufweist, berührt, kann dies eine Verschlechterung der Qualität aufgrund einer Störstellendiffusion und abnor men Reaktionen zwischen dem Metall und dem Silizium bewirken. Die Barrieremetallschicht 92 ist Über einer kritischen Dicke t_c vorgesehen, um die Wahrscheinlichkeit von solchen Problemen, die aus einer Berührung zwischen dem Metall und dem Silizium entstehen, zu reduzieren. Die Notwendigkeit der kritischen Dicke der Barrieremetallschicht 92 kann jedoch das Verhältnis einer wirksamen Querschnittsfläche des Metalls in der Verbindungskonstruktion 90 reduzieren, was eine abrupte Zunahme des Flächenwiderstands in der Verbindungskonstruktion 90 bewirken kann. Wenn insbesondere die minimale Schrittweite der Verbindungskonstruktion 90 auf weniger als 0,1 μm reduziert wird, kann die Zunahme des Flächenwiderstands ein wichtiges, sich beim Fertigen von Hochfrequenzhalbleitervorrichtungen zuzuwendendes Problem sein.
ZUSAMMENFASSUNG DER ERFINDUNG
Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung zu schaffen, mit dem eine Kontaktkonstruktion mit mehreren gestapelten Steckern (plugs) mit einer relativ kleinen Anzahl von Verfahrensschritten realisiert werden können.
Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 aufgeführten Merkmale gelöst.
Besonders vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Verfahrens ergeben sich aus den Unteransprüchen.
Bei einigen Ausführungsbeispielen der vorliegenden Erfindung sind Gate-Schichten zwischen einer Zwischenebenen-Isolationsschicht und dem Halbleitersubstrat angeordnet, wobei die Gate-Schichten mit den Metallverbindungen durch zweite Kontaktkonstruktionen verbunden sind.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung weist der erste Stecker polykristallines Silizium auf. Der zweite Stecker weist eine erste Barrieremetallschicht und eine erste Metallschicht auf, wobei die erste Barrieremetallschicht Titan, Titannitrid, Wolframnitrid, Tantal und/oder Tantalnitrid aufweist und die erste Metallschicht Wolfram, Aluminium und/oder Kupfer aufweist. Die Metallverbindungen weisen eine zweite Barrieremetallschicht und eine zweite Metallschicht auf, wobei die zweite Barrieremetallschicht Titan, Titannitrid, Wolframnitrid, Tantal und/oder Tantalnitrid aufweist und die zweite Metallschicht Wolfram, Aluminium und/oder Kupfer aufweist.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung weist das Halbleitersubstrat eine Zell-Array-Region, in der Zelltransistoren mit Zellstörstellenregionen und Zell-Gate-Schichten angeordnet sind, eine Niederspannungsregion, in der Niederspannungstransistoren mit Niederspannungs-Störstellenregionen und Niederspannungs-Gate-Schichten angeordnet sind, und eine Hochspannungsregion, in der Hochspannungstransistoren mit Hochspannungs-Störstellenregionen und Hochspannungs-Gate-Schichten angeordnet sind, auf. Die Zellstörstellenregionen sind mit den Metallverbindungen durch die ersten Kontaktkonstruktionen teilweise verbunden, und die Zell-Gate-Schichten, die Niederspannungs-Gate-Schichten und die Hochspannungs-Gate-Schichten sind mit den Metallverbindungen durch die zweiten Kontaktkonstruktionen verbunden.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung sind die Niederspannungs-Störstellenregionen mit den Metallverbindungen durch die ersten Kontaktkonstruktionen verbunden, und die Hochspannungs-Störstellenregionen sind mit den Metallverbindungen durch die zweiten Kontaktkonstruktionen verbunden.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung sind die Hochspannungs-Störstellenregionen mit den Metallverbindungen durch die ersten Kontaktkonstruktionen verbunden, und die Niederspannungs-Störstellenregionen sind mit den Metallverbindungen durch die zweiten Kontaktkonstruktionen verbunden.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung sind die Hochspannungs- und Niederspannungs-Störstellenregionen mit den Metallverbindungen durch die ersten Kontaktkonstruktionen verbunden.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung sind die Hochspannungs- und Niederspannungs-Störstellenregionen mit den Metallverbindungen durch die zweiten Kontaktkonstruktionen verbunden.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung weisen die Zell-Gate-Schichten eine Floating-Gate- bzw. Schwebe-Gate-Elektrodenschicht, eine Gate-Zwischenebenen-Isolationsschicht und eine Steuer-Gate-Schicht auf, und die Zelltransistoren und die Metallverbindungen bilden eine Zell-Array-Architektur eines NICHT-UND-Flash-Speichers.
Bei weiteren Ausführungsbeispielen der vorliegenden Erfindung weist eine Verbindungsstruktur für eine Halbleitervorrichtung ein Halbleitersubstrat mit einer Zell-Array-Region, einer Niederspannungsregion und einer Hochspannungsregion auf. Zelltransistoren sind in der Zell-Array-Region, die Zellstörstellenregionen und Zell-Gate-Schichten aufweist, angeordnet. Niederspannungstransistoren sind in der Niederspannungsregion, die Niederspannungs-Störstellenregionen und Niederspannungs-Gate-Schichten aufweist, angeordnet. Hochspannungstransistoren sind in der Hochspannungsregion, die Hochspannungs-Störstellenregionen und Hochspannungs-Gate-Schichten aufweist, angeordnet. Metallverbindungen sind an dem Halbleitersubstrat angeordnet. Erste Kontaktkonstruktionen bzw. Kontaktstrukturen verbinden die Zellstörstellenregionen mit den Metallverbindungen. Zweite Kontaktkonstruktionen bzw. Kontaktstrukturen verbinden die Metallverbindungen mit den Zell-Gate-Schichten, den Niederspannungs-Gate-Schichten und den Hochspannungs-Gate-Schichten. Die ersten Kontaktkonstruktionen weisen einen ersten und einen zweiten Stecker, die der Reihe nach gestapelt sind, auf, und die zweiten Kontaktkonstruktionen weisen die zweiten Stecker auf.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung ist eine Verbindungsstruktur für eine Halbleitervorrichtung durch Bilden einer Zwischenebenen-Isolationsschicht an einem Halbleitersubstrat gebildet. Erste Kontaktlöcher sind gebildet, die die Zwischenebenen-Isolationsschicht durchdringen. Erste Stecker sind in den ersten Kontaktlöchern gebildet. Zweite Kontaktlöcher sind gebildet, die die Zwischenebenen-Isolationsschicht durchdringen. Die zweiten Stecker sind derart gebildet, dass dieselben die ersten Kontaktlöcher und die zweiten Kontaktlöcher füllen. Metallverbindungen sind gebildet, die mit den zweiten Steckern an der Zwischenebenen-Isolationsschicht verbunden sind.
Bei weiteren Ausführungsbeispielen der vorliegenden Erfindung ist eine Verbindungsstruktur für eine Halbleitervorrichtung durch Bilden von Zelltransistoren in Zellstörstellenregionen und Zell-Gate-Schichten in einer Zell-Array-Region eines Halbleitersubstrats, von Niederspannungstransistoren in Niederspannungs-Störstellenregionen und Niederspannungs-Gate-Schichten in einer Niederspannungsregion des Halbleitersubstrats und von Hochspannungstransistoren in Hochspannungs-Störstellenregionen und Hochspannungs-Gate-Schichten in einer Hochspannungsregion des Halbleitersubstrats gebildet. Eine Zwischenebenen-Isolationsschicht ist an der resultierenden Struktur, die die Transistoren aufweist, gebildet. Die Zwischenebenen-Isolationsschicht ist gemustert, um erste Kontaktlöcher, die die Zellstörstellenregionen teilweise freilegen, zu bilden. Erste Stecker sind in den ersten Kontaktlöchern gebildet. Die erste Zwischenebenen-Isolationsschicht ist gemustert, um zweite Kontaktlöcher, die die Zell-Gate-Schichten, die Niederspannungs-Gate-Schichten und die Hochspannungs-Gate-Schichten teilweise freilegen, zu bilden. Zweite Stecker sind gebildet, um die zweiten Kontaktlöcher und die ersten Kontaktlöcher zu füllen. Verbindungen sind gebildet, die mit den zweiten Steckern an der Zwischenebenen-Isolationsschicht verbunden sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung von spezifischen Ausführungsbeispielen derselben leichter offen sichtlich, wenn dieselbe in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen:
1 ein Querschnittsdiagramm ist, das ein herkömmliches Verfahren zum Bilden einer Halbleitervorrichtung, die Verbindungsstrukturen aufweist, darstellt;
2A bis 6B Querschnittsdiagramme sind, die einen Verfahrensfluss zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellen;
7A und 7B Querschnittsdiagramme sind, die einen Verfahrensfluss zum Herstellen einer Halbleitervorrichtung gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung darstellen; und
8 bis 11, 12, 13 bis 15 und 16 Querschnittsdiagramme sind, die jeweils Verarbeitungsflüsse zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen anderen Ausführungsbeispielen der Erfindung darstellen.
DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSBEISPIELEN
Obwohl die Erfindung verschiedene Modifikationen und alternative Formen zulässt, sind spezifische Ausführungsbeispiele derselben in den Zeichnungen beispielsweise gezeigt und sind hierin detailliert beschrieben. Es ist jedoch offensichtlich, dass keine Absicht besteht, die Erfindung auf die offenbarten speziellen Formen zu begrenzen, die Erfindung soll jedoch im Gegenteil alle Modifikationen, Äquivalente und Alternativen abdecken, die in den Geist und Schutzbereich der Erfindung, wie durch die Ansprüche definiert ist, fallen. Gleiche Bezugsziffern bezeichnen durch die Beschreibung der Figuren hindurch gleiche Elemente.
Es ist offensichtlich, dass, wenn auf ein Element oder eine Schicht als ”an bzw. auf”, ”verbunden mit” oder ”gekoppelt mit” einem anderen Element oder einer anderen Schicht Bezug genommen wird, sich dasselbe direkt auf dem anderen Element oder der Schicht befinden kann oder mit demselben verbunden oder gekoppelt ist oder dazwischen liegenden Elemente oder Schichten vorhanden sein können. Wenn im Gegensatz dazu auf ein Element als ”direkt auf”, ”direkt verbunden mit” oder ”direkt gekoppelt mit” einem anderen Element oder einer anderen Schicht Bezug genommen wird, gibt es keine vorhandenen, dazwischen liegenden Elemente oder Schichten. Wie hierin verwendet, umfasst der Ausdruck ”und/oder” jede und alle Kombinationen von einem oder mehreren der zugeordneten, aufgelisteten Gegenstände. Gleiche Ziffern beziehen sich durch die Beschreibung hindurch auf gleiche Elemente.
Es ist offensichtlich, dass, obwohl die Ausdrücke erste(r,s) und zweite(r,s) hierin verwendet werden, um verschiedene Regionen, Schichten und/oder Abschnitte zu beschreiben, diese Regionen, Schichten und/oder Abschnitte nicht durch diese Ausdrücke begrenzt sein sollen. Diese Ausdrücke werden lediglich verwendet, um eine Region, Schicht oder einen Abschnitt von einer anderen Region, Schicht oder einem Abschnitt zu unterscheiden. Eine erste Region, Schicht oder ein erster Abschnitt, die im Folgenden erörtert sind, können somit als eine zweite Region, Schicht oder ein zweiter Abschnitt bezeichnet werden, und ähnlicherweise kann eine zweite Region, Schicht oder ein zweiter Abschnitt als eine erste Region, Schicht oder erster Abschnitt bezeichnet werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen.
Relative Ausdrücke, wie z. B. ”untere(r,s)” oder ”unteres Ende” und ”obere(r,s)” oder ”oberes Ende” können ferner hierin verwendet werden, um die Beziehung eines Elements zu einem anderen Element, wie in den Figuren dargestellt ist, zu beschreiben. Es ist offensichtlich, dass relative Ausdrücke unterschiedliche Ausrichtungen der Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen sollen.
Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird bzw. umgekippt wird, sind Elemente, die als sich an der ”unteren” Seite von anderen Elementen befindend beschrieben sind, dann an ”oberen” Seiten der anderen Elemente ausgerichtet. Der exemplarische Ausdruck ”untere(r,s)” kann daher sowohl eine Ausrichtung von ”untere(r,s)” als auch ”obere(r,s)” abhängig von der speziellen Ausrichtung der Figur umfassen. Wenn ähnlicherweise die Vorrichtung in einer der Figuren umgekippt wird, sind Elemente, die als ”unter” oder ”unterhalb” anderer Elemente beschrieben sind, dann ”oberhalb” der anderen Elemente ausgerichtet. Die exemplarischen Ausdrücke ”unter” oder ”unterhalb” können daher sowohl eine Ausrichtung von über als auch unter umfassen.
Ausführungsbeispiele der vorliegenden Erfindung sind hierin unter Bezugnahme auf Querschnittsansichten, die schematische Darstellungen von idealisierten Ausführungsbeispielen der vorliegenden Erfindung sind, beschrieben. Als solche sind Variationen von den Formen der Darstellungen als ein Resultat von beispielsweise Herstellungsverfahren und/oder Herstellungstoleranzen zu erwarten. Ausführungsbeispiele der vorliegenden Erfindung sollten somit nicht als auf die speziellen Formen von Regionen, die hierin dargestellt sind, begrenzt aufgefasst werden, sondern sollen Abweichungen der Form, die beispielsweise aus der Herstellung resultieren, aufweisen. Eine implantierte Region, die als ein Rechteck dargestellt ist, wird beispielsweise typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationsstoffkonzentration an den Rändern derselben und nicht eine binäre Änderung von einer implantierten zu einer nicht implantierten Region aufweisen. Ähnlicherweise wird eine vergrabene Region, die durch eine Implantation gebildet ist, zu einiger Implantation in der Region zwischen der vergrabenen Region und der Oberfläche, durch die die Implantation stattfindet, führen. Die in den Figuren dargestellten Regionen sind somit bezüglich ihrer Natur schematisch, und die Formen derselben sollen nicht die genaue Form einer Region einer Vorrichtung darstellen und sollen nicht den Schutzbereich der vorliegenden Erfindung begrenzen.
Die hierin verwendete Terminologie dient dem Zweck des Beschreiben von lediglich speziellen Ausführungsbeispielen und soll nicht die Erfindung begrenzen. Wie hierin verwendet, sollen die Singularformen ”einer, eine, eines” und ”der, die, das” ebenso die Pluralformen umfassen, es sei denn, dass es der Zusammenhang deutlich anders zeigt. Es ist ferner offensichtlich, dass die Ausdrücke ”aufweisen” und/oder ”aufweisend”, wenn dieselben in dieser Beschreibung verwendet werden, die Anwesenheit von angegebenen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben ausschließen.
Alle Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke), die hierin verwendet werden, besitzen die gleiche Bedeutung, wie sie gewöhnlich durch Fachleute, die diese Erfindung betrifft, verstanden wird, es sei denn, dass es anders definiert ist. Es ist ferner offensichtlich, dass Ausdrücke, wie z. B. dieselben, die in gewöhnlich verwendeten Wörterbüchern definiert sind, als eine Bedeutung aufweisend interpretiert werden sollten, die mit der Bedeutung derselben in dem Zusammenhang mit der relevanten Technik konsistent ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden sollen, es sei denn, dass es hierin ausdrücklich so definiert ist.
2A bis 6B sind Querschnittsdiagramme, die einen Verarbeitungsfluss zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellen. 7A und 7B sind Querschnittsdiagramme, die einen Verarbeitungsfluss zum Herstellen einer Halbleitervorrichtung gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung darstellen. 8 bis 11, 12, 13 bis 15 und 16 sind Querschnittsdiagramme, die jeweils Verarbeitungsflüsse zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen anderen Ausführungsbeispielen der Erfindung darstellen. In 2A, 3A, 4A, 5A, 6A und 7A bezeichnen Gebiete I, II und III eine gemeinsame Source-Region, eine Drain-Kontaktregion bzw. eine Gate-Kontaktregion einer Zell-Array-Region. In 2B, 3B, 4B, 5B, 6B und 7B und in
8 bis 16 bezeichnen Gebiete IV bzw. V jeweils Hoch- und Niederspannungsbereiche einer Peripherieregion.
Bezug nehmend auf 2A und 2B wird nach dem Vorbereiten eines Halbleitersubstrats 100, das eine Zell-Array-Region und eine Peripherieregion aufweist, eine Bereichstrennregion 110 bzw. Feldtrennregion gebildet, um aktive Regionen in vorbestimmten Positionen in dem Halbleitersubstrat 100 zu definieren. Die Zell-Array-Region weist eine gemeinsame Source-Region I, die Drain-Kontaktregion II und die Gate-Kontaktregion III auf, während die Peripherieregion den Niederspannungsbereich IV und den Hochspannungsbereich V aufweist. Eine Gate-Isolationsschicht, eine Zell-Gate-Isolationsschicht 120c, eine Niederspannungs-(LV-; LV = Low-Voltage) Gate-Isolationsschicht 120l und eine Hochspannungs-(HV-; HV = High-Voltage) Gate-Isolationsschicht 120h werden an den aktiven Regionen der Zell-Array-Region, des Niederspannungsbereichs IV bzw. des Hochspannungsbereichs V gebildet. Die HV-Gate-Isolationsschicht 120h kann dicker als die Zell-Gate-Isolationsschicht 120c und die LV-Gate-Isolationsschicht 120l sein.
Ein Gate-Musterungsverfahren bildet Zell-Gate-Schichten 130c, LV-Gate-Schichten 130l und HV-Gate-Schichten 130h, die über die aktiven Regionen und die Bereichstrennschicht 110 in dem LV-Bereich IV und dem HV-Bereich V kreuzen. Die Zell-Gate-Schicht 130c weist eine Schwebe-Gate-Elektrodenschicht 132, eine Gate-Zwischenebenen-Isolationsschicht 134 und eine Steuer-Gate-Elektrodenschicht 136, 138, die der Reihe nach gestapelt sind, auf. Die Steuer-Gate-Elektrodenschicht weist eine untere Steuer-Gate-Elektrodenschicht 136 und eine obere Steuer-Gate-Elektrodenschicht 138 auf. Die Schwebe-Gate-Elektrodenschicht 132 und die untere Steuer-Gate-Elektrodenschicht 136 können polykristallines Silizium aufweisen, während die Gate-Zwischenebenen-Isolationsschicht 134 eine Verbindung aus Silizium, Siliziumnitrid und Siliziumoxid aufweisen kann. Die obere Steuer-Gate-Elektrodenschicht 138 weist ein leitfähiges Niederwiderstandsmaterial, wie z. B. Wolframsilizid oder Wolfram auf.
Während der Bildung der Zell-Gate-Schicht 130c wird die Gate-Zwischenebenen-Isolationsschicht 134 in den LV- und HV-Bereichen IV und V entfernt. Die LV- und HV-Gate-Schichten 130l und 130h sind somit jeweils aus der Schwebe-Gate-Elektrodenschicht 132, der unteren Steuer-Gate-Elektrodenschicht 136 und der oberen Steuer-Gate-Schicht 138 gebildet. Die Gate-Zwischenebenen-Isolationsschicht 134 kann bei vorbestimmten Positionen in der Zell-Array-Region teilweise entfernt sein. Bei den vorbestimmten Positionen der Zell-Array-Region berührt als ein Resultat eine Auswahl-Gate-Schicht 130s die untere Steuer-Gate-Elektrodenschicht 136 direkt mit der Schwebe-Gate-Elektrodenschicht 132.
Als Nächstes wird ein Ionenimplantationsverfahren ausgeführt, um Zellstörstellenregionen 130c, LV-Störstellenregionen 140l und HV-Störstellenregionen 140h in den aktiven Regionen der LV- und HV-Bereiche IV und V zu bilden. Die Zellstörstellenregion 140c weist Source-Störstellenregionen 140s und Drain-Störstellenregionen 140d in den aktiven Regionen zwischen den Mustern bzw. Strukturen der Auswahl-Gate-Schichten 130s auf. Das Ionenimplantationsverfahren kann mit einer Maske unter Verwendung des Musters der Gate-Schichten 130 oder des Musters der Gate-Abstandshalter 150, die an beiden Seitenwänden der Gate-Schichten 130 gebildet sind, ausgeführt werden. Die Störstellenregionen 140 können daher unterschiedliche Positionen in der Zell-Array-Region hinsichtlich einander aufweisen.
An der resultierenden Struktur, in der die Störstellenregionen 140 fertiggestellt sind, wird eine untere Isolationsschicht 160 abgeschieden. Die untere Isolationsschicht 160 kann ein Siliziumoxid aufweisen. Die untere Isolationsschicht 160 wird gemustert, um gemeinsame Source-Gräben 165, die die Source-Störstellenregionen 140s freilegen, zu bilden. Die gemeinsamen Source-Gräben 165 werden mit einer Leitungsschicht 170 einer gemeinsamen Source, die die gemeinsamen Source-Regionen 140s verbindet, gefüllt. Die Leitungsschicht 170 der gemeinsamen Source kann Wolfram aufweisen.
Bezug nehmend auf 3A und 3B wird eine obere Isolationsschicht 180 in der resultierenden Struktur mit der Leitungsschicht 170 der gemeinsamen Source gebildet.
Die oberen und unteren Isolationsschichten 180 und 160 bilden eine Zwischenebenen-Isolationsschicht. Die obere Isolationsschicht 180 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und/oder poröse Isolationsmaterialien aufweisen.
Bei einigen Ausführungsbeispielen der Erfindung werden die oberen und unteren Isolationsschichten 180 und 160 aufeinander folgend gemustert, um erste Kontaktlöcher 181, die die Drain-Störstellenregionen 140d und die HV-Störstellenregionen 140h freilegen, zu bilden. Das Verfahren zum Liefern der ersten Kontaktlöcher 181 kann unter Verwendung eines anisotropen Ätzverfahrens, das ein Ätzrezept mit einer Ätzselektivität gegenüber Silizium aufweist, implantiert werden. Die untere Isolationsschicht 160 kann Siliziumnitrid und Siliziumoxid aufweisen, die der Reihe nach abgeschieden werden, wobei das Siliziumnitrid als eine Ätzstoppschicht zum Formen der ersten Kontaktlöcher 181 verwendet wird.
Bei anderen Ausführungsbeispielen der Erfindung legen die ersten Kontaktlöcher 181 die Drain-Störstellenregionen 140d, die HV-Störstellenregionen 140h und die Niederspannungs-Störstellenregionen 140l (Bezug nehmend auf 3A und 8) frei.
Bei anderen Ausführungsbeispielen der Erfindung sind die ersten Kontaktlöcher 181 in die Zell-Array-Region begrenzt. Die ersten Kontaktlöcher 181 legen, mit anderen Worten, lediglich die Drain-Störstellenregionen 140d frei, ohne in der Peripherieregion (siehe 3A und 13) gebildet zu sein.
Bezug nehmend auf 4A und 4B wird eine erste leitfähige Schicht an der oberen Isolationsschicht 180, die die ersten Kontaktlöcher 181 füllt, abgeschieden. Das erste leitfähige Material kann ein polykristallines Silizium aufweisen. Die erste leitfähige Schicht wird dann weggeätzt, um die oberste Oberfläche der oberen Isolationsschicht 180 freizulegen. Die erste leitfähige Schicht kann mittels eines chemischen und mechanischen Polier-(CMP-; CMP = Chemical and Mechanical Polishing)Verfahrens geätzt werden. Als ein Resultat werden die ersten Kontaktlöcher 181 mit der ersten Kontaktschicht auf der gleichen Höhe bzw. Ebene der oberen Isolationsschicht 180 gefüllt. Die oberste Oberfläche der ersten leitfähigen Schicht wird als Nächstes weiter weggeätzt, um niedriger als dieselbe der oberen Isolationsschicht 180 zu sein. Erste Stecker 190 füllen als ein Resultat die ersten Kontaktlöcher 181, liegen jedoch auf einer niedrigeren Ebene als die obere Isolationsschicht 180. Die obersten Oberflächen der ersten Stecker 190 können höher als dieselben der unteren Isolationsschicht 160 liegen.
Bei einigen Ausführungsbeispielen der Erfindung sind die ersten Stecker 190 mit den Drain-Störstellenregionen 140d und den HV-Störstellenregionen 140h verbunden. Bei anderen Ausführungsbeispielen der Erfindung sind die ersten Stecker 190 mit den Drain-Störstellenregionen 140d, den HV-Störstellenregionen 140h und den LV-Störstellenregionen 140l (siehe 4A und 9) verbunden. Bei anderen Ausführungsbeispielen der Erfindung sind die ersten Stecker 190 lediglich mit den Drain-Störstellenregionen 140d verbunden.
Bezug nehmend auf 5A und 5B werden die oberen und unteren Isolationsschichten 180 und 160 anschließend gemustert, um zweite Kontaktlöcher 182, die die obersten Oberflächen der Zell-Gate-Schichten 130c, der LV-Gate-Schichten 130l und der HV-Gate-Schichten 130h teilweise freilegen, zu bilden.
Das Verfahren des Bilden der zweiten Kontaktlöcher 182 wird durch anisotropes Ätzen der oberen und unteren Isolationsschichten 180 und 160 der Reihe nach mit einem Ätzmaskenmuster (nicht gezeigt), das auf die obere Isolationsschicht 180 gelegt ist, ausgeführt. Das anisotrope Ätzverfahren für die zweiten Kontaktlöcher 182 kann einen ersten Schritt, der ein Ätzrezept, das fähig ist, ein Siliziumoxid mit einer Ätzselektivität gegenüber Siliziumnitrid zu ätzen, aufweist, und einen zweiten Schritt, der mit der Verwendung eines Ätzrezepts, das fähig ist, ein Siliziumnitrid mit einer Ätzselektivität gegenüber der oberen Steuer-Gate-Elektrodenschicht 138 zu ätzen, verbunden ist, aufweisen. Währenddessen wirkt das Siliziumnitrid, das die untere Isolationsschicht 160 bildet, als ein Ätzstopp bei dem ersten Schritt des anisotropen Ätzverfahrens für die zweiten Kontaktlöcher 192.
Das Ätzmaskenmuster weist Öffnungen auf, die die obere Isolationsschicht 180 über den Zell-Gate-Schichten 130c, den LV-Gate-Schichten 130l und den HV-Gate-Schichten 130h freilegen. Bei einigen Ausführungsbeispielen der Erfindung legt das Maskenmuster die oberste Oberfläche der oberen Isolationsschicht 180 über der LV-Störstellenregion 140l frei, was die zweiten Kontaktlöcher über den obersten Oberflächen der LV-Störstellenregion 140l, wie in 5B gezeigt ist, öffnet. Wie im Vorhergehenden erörtert ist, kann das Verfahren zum Formen der zweiten Kontaktlöcher 182 die LV-Störstellenregion 140l freilegen, während die technische Schwierigkeit aufgrund des Unterschieds von Höhen zwischen der Gate-Schicht und der aktiven Region reduziert wird, wenn das Siliziumnitrid der unteren Isolationsschicht 160 als die Ätzstoppschicht wirkt. Der Ätzschritt kann mittels eines Ätzrezepts, das fähig ist, das Siliziumnitrid mit einer Ätzselektivität gegenüber Silizium zu entfernen, ausgeführt werden.
Eine zweite leitfähige Schicht wird an der resultierenden Struktur, in der die zweiten Kontaktlöcher 182 untergebracht bzw. vorgesehen sind, abgeschieden. Die zweite leitfähige Schicht füllt die oberen Enden der ersten Kontaktlöcher 181 sowie die zweiten Kontaktlöcher 182 auf. Die zweite leitfähige Schicht wird dann durch Ätzen planarisiert, bis das oberste Ende der oberen Isolationsschicht 180 freigelegt ist, was zu zweiten Steckern 200 führt. Die zweiten Stecker 200 füllen die oberen Enden der ersten Kontaktlöcher 181 sowie die zweiten Kontaktlöcher 182 auf. Als ein Resultat werden die ersten Kontaktlöcher 181 mit den ersten und zweiten Steckern 190 und 200, die der Reihe nach abgeschieden werden, aufgefüllt, während die zweiten Kontaktlöcher 182 lediglich mit den zweiten Steckern 200 aufgefüllt werden.
Gemäß einigen Ausführungsbeispielen der Erfindung weist die zweite leitfähige Schicht eine erste Barrieremetallschicht 202 und eine erste Metallschicht 204, die der Reihe nach gestapelt sind, auf. Die erste Barrieremetallschicht 202 weist Titan (Ti), Titannitrid (TiN), Wolframnitrid (WN), Tantal (Ta) und/oder Tantalnitrid (TaN) auf, während die erste Metallschicht 204 Wolfram (W), Aluminium (A1) und/oder Kupfer (Cu) aufweist. Die erste Barrieremetallschicht 202 weist Schichten aus Titan und Titannitrid, die der Reihe nach abgeschieden sind, auf, und die erste Metallschicht 204 kann Wolfram aufweisen. Die erste Barrieremetallschicht 202 verhindert, dass die erste Metallschicht 204 die ersten Stecker 190 direkt berührt.
Bei weiteren Ausführungsbeispielen der Erfindung legen die zweiten Kontaktlöcher 182 die Störstellenregionen 140l und 140h, die in der Peripherieregion positioniert sind, nicht frei. Gemäß diesen Ausführungsbeispielen sind die zweiten Stecker 200 mit den oberen Enden der Zell-Gate-Schichten 130c, der LV-Gate-Schichten 130l und der HV-Gate-Schichten 130h direkt verbunden und mit den LV- und HV-Störstellenregionen 140l und 140h durch die ersten Stecker 190 (siehe 5A und 10) verbunden. Die zweiten Stecker 200, die mit den Gate-Schichten 130c, 103l und 103h verbunden sind, sind normalerweise über den Bereichstrennschichten 110 angeordnet.
Bei weiteren Ausführungsbeispielen der Erfindung legen die zweiten Kontaktlöcher 182 die gesamten Störstellenregionen 140l und 140h in der Peripherieregion frei. Gemäß diesen Ausführungsbeispielen sind die zweiten Stecker 200 mit den oberen Enden der Gate-Schichten 130c, 130l und 130h, der LV-Störstellenregion 140l und der HV-Störstellenregion 140h (siehe 14 und 10) direkt verbunden.
Bezug nehmend auf 6A und 6B wird an der resultierenden Struktur, in der die zweiten Stecker 200 aufgebaut sind, eine dritte leitfähige Schicht abgeschieden und gemustert, um Metallverbindungen 220, die mit den oberen Enden der zweiten Stecker 200 verbunden sind, zu bilden. Eine Zwischenmetall-Isolationsschicht 230 wird an der Struktur mit den Metallverbindungen 220 abgeschieden.
Die dritte leitfähige Schicht kann eine zweite Barrieremetallschicht 222 und eine zweite Metallschicht 224, die der Reihe nach gestapelt sind, aufweisen. Die zweite Barrieremetallschicht 222 weist Titan (Ti), Titannitrid (TiN), Wolframnitrid (WN), Tantal (Ta) und/oder Tantalnitrid (TaN) auf, während die zweite Metallschicht 224 Wolfram (W), Aluminium (Al) und/oder Kupfer (Cu) aufweist. Die zweite Barrieremetallschicht 222 kann Schichten aus Titan und Titannitrid, die der Reihe nach abgeschieden werden, aufweisen, und die zweite Metallschicht 224 kann Wolfram aufweisen. Die Metallver bindungen 220 können die zweite Metallschicht 224 ohne die zweite Barrieremetallschicht 220 aufweisen.
Als ein Resultat bilden die Metallverbindungen 220 Bitleitungen, die jeweils mit den Drain-Störstellenregionen 140d in der Zell-Array-Region verbunden sind. Die Zellstörstellenregionen 140c sind jeweils zwischen den Drain-Störstellenregionen 140d, die mit den Bitleitungen verbunden sind, und den Source-Störstellenregionen 140s, die mit der Leitungsschicht 170 der gemeinsamen Source verbunden sind, angeordnet. Die Muster der Zell-Gate-Schichten 130c sind zwischen den Zellstörstellenregionen 140c angeordnet. Die Auswahl-Gate-Schichten 130s sind benachbart zu den Source-Störstellenregionen 140s und den Drain-Störstellenregionen 140d angeordnet.
Das Verfahren des Musters der dritten leitfähigen Schicht wird durch ein anisotropes Ätzen mittels eines Ätzmaskenmusters, das die Metallverbindungen 220 an der dritten leitfähigen Schicht definiert, ausgeführt. Einige Ausführungsbeispiele der Erfindung weisen das Verfahren des Bilden der Metallverbindungen 220 mit dem Musterungsverfahren (siehe 6A, 6B, 11 und 15) auf.
Wie im Vorhergehenden dargelegt ist, kann das Musterungsverfahren ferner einen Überätzeffekt aufweisen, um einen Kurschluss zwischen benachbarten Verbindungen zu verhindern. Bei dem herkömmlichen Fall führt der Kontaktstecker (60 von 1) zu einem schmalen Abschnitt, da die obersten Seiten übermäßig überätzt werden. Gemäß einigen Ausführungsbeispielen der Erfindung werden jedoch die zweiten Stecker 200 bei einem anisotropen Ätzmodus geätzt, während das Überätzverfahren für die Metallverbindungen 220 durchgeführt wird, da die zweiten Stecker 200 aus Metall unter den Metallverbindungen 220 angeordnet sind. Als ein Resultat können Probleme mit dem herkömmlichen Verfahren, z. B. des schmalen Querschnitts des Kontaktsteckers, reduziert und/oder überwunden werden.
Bei einigen Ausführungsbeispielen der Erfindung können die Metallverbindungen 220 mittels eines Damaszierungsverfahrens (Bezug nehmend auf 7A, 7B, 12 und 16) gebildet werden. Das Damaszierungsverfahren wird durch Bilden von Verbindungsrillen 235, um die oberen Enden der zweiten Stecker 200 nach dem Abscheiden und Mustern einer Formschicht 230' an der Struktur mit den zweiten Steckern 200 freizulegen, ausgeführt. Die dritte leitfähige Schicht wird danach darauf abgeschieden, um die Verbindungsrillen 235 zu füllen, und wird durch Ätzen planarisiert, bis das obere Ende der Formschicht 230' freigelegt ist.
Bei den Ausführungsbeispielen, die ein solches Damaszierungsverfahren verwenden, kann die dritte leitfähige Schicht die zweite Barrieremetallschicht 222 und die zweite Metallschicht 224, die der Reihe nach gestapelt werden, aufweisen. Gemäß einigen Ausführungsbeispielen der Erfindung kann jedoch die Dicke der zweiten Metallschicht 224 dünner als die kritische Dicke t_c des herkömmlichen Falls sein, da die zweite Schicht 224 die ersten Stecker 190 indirekt berührt.
Einige Ausführungsbeispiele der vorliegenden Erfindung können zusätzlich nicht die zweite Barrieremetallschicht 222 aufweisen, wenn die zweite Metallschicht 224 aus demselben Material wie die erste Metallschicht 204 hergestellt ist oder nicht mit den technischen Problemen aufgrund der Störstellen verbunden ist.
Zurückkehrend zu 6A und 6B wird die Bereichstrennschicht 110 bei vorbestimmten Regionen des Halbleitersubstrats 100 angeordnet. Das Halbleitersubstrat 100 weist die Zell-Array-Region und die Peripherieregionen auf. Die Zell-Array-Region weist die gemeinsame Source-Region I bzw. die Source-Schaltungsregion I, die Drain-Kontaktregion II und die Gate-Kontaktregion IV auf, während die Peripherieregion die LV-Region IV und die HV-Region V aufweist.
Die Zell-Gate-Isolationsschicht 120c, die LV-Gate-Isolationsschicht 120l und die HV-Gate-Isolationsschicht 120h sind an den LV- und HV-Regionen IV und V gebildet. Die HV-Gate-Isolationsschicht 120 ist üblicherweise dicker als die Zell-Gate-Isolationsschicht 120c und die LV-Gate-Isolationsschicht 120l.
In der Zell-Array-Region, der LV-Region IV und der HV-Region V sind ferner die Muster der Zell-Gate-Schichten 130c, der LV-Gate-Schichten 130l und der HV-Gate-Schichten 130h angeordnet, um die oberen Enden der aktiven Regionen und die Bereichstrennschicht 110 zu kreuzen.
Die Zell-Gate-Schicht 130c weist die Schwebe-Gate-Elektrodenschicht 132, die Gate-Zwischenebenen-Isolationsschicht 134 und die Steuer-Gate-Elektrodenschicht, die der Reihe nach gestapelt sind, auf. Die Steuer-Gate-Elektrodenschicht weist die untere und die obere Steuer-Gate-Elektrodenschicht 136 und 138, die der Reihe nach abgeschieden sind, auf. Die Schwebe-Gate-Elektrodenschicht 132 und die untere Steuer-Gate-Elektrodenschicht 136 weisen polykristallines Silizium auf, und die Gate-Zwischenebenen-Isolationsschicht 134 kann Siliziumoxid, Siliziumnitrid und/oder Siliziumoxid aufweisen. Die obere Steuer-Gate-Elektrodenschicht 138 weist ein leitfähiges Niederwiderstandsmaterial (z. B. Wolframsilizid oder Wolfram) auf.
Auf der anderen Seite wird bei vorbestimmten Stellen in der Peripherieregion die Gate-Zwischenebenen-Isolationsschicht 134 teilweise entfernt, um Muster der Auswahl-Gate-Schichten 130s, in denen die untere Steuer-Gate-Elektrodenschicht 136 die Schwebe-Gate-Schicht 132 direkt berührt, zu bilden. Die LV- und HV-Gate-Schichten 130l und 130h weisen jeweils die Schwebe-Gate-Elektrodenschicht 132, die untere Steuer-Gate-Elektrodenschicht 136 und die obere Steuer-Gate-Elektrodenschicht 138 auf.
Die Zellstörstellenregion 140c, die LV-Störstellenregionen 140l und die HV-Störstellenregionen 140h sind jeweils in der Zell-Array-Region, der LV-Region IV und der HV-Region V angeordnet. Die Zellstörstellenregionen 140c weisen die Source- und Drain-Störstellenregionen 140s und 140d in den aktiven Regionen zwischen den Mustern der Auswahl-Gate-Schichten 130s auf. Die Störstellenregionen können in unterschiedlichen Mustern gemäß Positionen gebildet sein.
An dem Halbleitersubstrat 100 mit den Störstellenregionen 140 ist eine Zwischenebenen-Isolationsschicht gebildet, die die unteren und oberen Isolationsschichten 160 und 180 aufweist. Die untere Isolationsschicht 160 weist Siliziumnitrid und Siliziumoxid, die der Reihe nach gestapelt sind, auf, während die obere Isolationsschicht 180 ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumoxynitrid und/oder ein poröses Isolationsmaterial aufweist. Die untere Isolationsschicht 160 weist die Leitungsschicht 170 der gemeinsamen Source, die die Source-Störstellenregionen 140s verbindet, auf. Die Leitungsschicht 170 der gemeinsamen Source kann Wolfram (W) aufweisen.
Die Metallverbindungen 220 sind auf die obere Isolationsschicht 180 gelegt. Ein Teil der Metallverbindungen 220 ist mit den Drain-Störstellenregionen 140d durch den ersten und den zweiten Stecker 190 und 200, die durch die Zwischenebenen-Isolationsschicht dringen, verbunden. Der erste Stecker 190 kann polykristallines Silizium aufweisen, und der zweite Stecker kann die erste Barrieremetallschicht 202 und die erste Metallschicht 204, die der Reihe nach gestapelt sind, aufweisen. Gemäß einigen Ausführungsbeispielen der Erfindung weist die erste Barrieremetallschicht 202 Titan (Ti), Titannitrid (TiN), Wolframnitrid (WN), Tantal (Ta) und/oder Tantalnitrid (TaN) auf, während die erste Metallschicht 204 Wolfram (W), Aluminium (A1) und/oder Kupfer (Cu) aufweist.
Gemäß einigen Ausführungsbeispielen der Erfindung sind die Zell-Gate-Schichten 130c, die LV-Gate-Schichten 130l und die HV-Gate-Schichten 130h mit den Metallverbindungen durch die zweiten Stecker 200 ohne die ersten Stecker 190 verbunden. Die Drain-Störstellenregionen 140d sind mit den Metallverbindungen 220 durch den ersten und den zweiten Stecker 190 und 200 verbunden.
Die LV- und HV-Störstellenregionen 140l und 140h können ferner mit den Metallverbindungen 220 durch verschiedene Merkmale verbunden sein. Bei einigen Ausführungsbeispielen der Erfindung sind die HV-Störstellenregionen 140h mit den Metallverbindungen 220 durch den ersten und den zweiten Stecker 190 und 200, die der Reihe nach gestapelt sind, verbunden, während die LV-Störstellenregionen 140l mit den Metallverbindungen 220 durch die zweiten Stecker 200 (siehe 6A, 6B, 7A und 7B) verbunden sind.
Bei weiteren Ausführungsbeispielen der Erfindung sind sowohl die LV- als auch die HV-Störstellenregionen 140l und 140h mit den Metallverbindungen 220 durch den ersten und den zweiten Stecker 190 und 200, die der Reihe nach gestapelt sind (siehe 6A, 7A, 11 und 12), verbunden. Bei weiteren Ausführungsbeispielen der Erfindung sind sowohl die LV- als auch die HV-Störstellenregionen 140l und 140h mit den Metallverbindungen 220 lediglich durch den zweiten Stecker 200 (siehe 6A, 7A, 15 und 16) verbunden.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung können die Metallverbindungen 220 ferner die zweite Barrieremetallschicht 222 und die zweite Metallschicht 224, die der Reihe nach gestapelt sind, aufweisen. Die zweite Barrieremetallschicht 222 weist Titan (Ti), Titannitrid (TiN), Wolframnitrid (WN), Tantal (Ta) und/oder Tantalnitrid (TaN) auf, während die zweite Metallschicht 224 Wolfram (W), Aluminium (A1) und/oder Kupfer (Cu) aufweist. Bei diesen Ausführungsbeispielen sind die Metallverbindungen 220 durch die Zwischenmetall-Isolationsschicht 230 bedeckt. Gemäß einigen Ausführungsbeispielen der Erfindung ist die Formschicht 230' zwischen den Metallverbindungen 222 angeordnet, und die zweite Barrieremetallschicht 222 ist zwischen der Formschicht 230' und der zweiten Metallschicht 224 angeordnet. Die Metallverbindungen 222 können zusätzlich aus der zweiten Metallschicht 224 ohne die zweite Barrieremetallschicht 222 gebildet sein.
Bei den im Vorhergehenden erwähnten Ausführungsbeispielen bilden die Zellstörstellenregionen und die Zell-Gate-Schichten Zelltransistoren in der Zell-Array-Region. Die Zelltransistoren können in der Zell-Array-Region einer NICHT-UND-Flash-Speichervorrichtung angeordnet sein. Die LV-Störstellenregionen und die LV-Gate-Schichten bilden LV-Transistoren in der LV-Region. Die HV-Störstellenregionen und die HV-Gate-Schichten bilden HV-Transistoren in der HV1-Region. Die LV- und HV-Transisto ren können in der Peripherieregion, die die LV- und HV-Regionen aufweist, angeordnet sein.
Aus den im Vorhergehenden beschriebenen Ausführungsbeispielen der vorliegenden Erfindung ist erkennbar, dass die Metallverbindungen die zweiten Stecker, die aus einem Metallmaterial hergestellt sind, direkt berühren, ohne die ersten Stecker zu berühren. Die Barrieremetallschicht kann daher eine Dicke aufweisen, die kleiner als die kritische Dicke ist, oder die Metallverbindungen können ohne die Barrieremetallschicht gebildet sein. Einige Ausführungsbeispiele der vorliegenden Erfindung können als ein Resultat zum Herstellen einer Hochfrequenz-Halbleitervorrichtung nützlich sein, da dieselben Zunahmen des Flächenwiderstands der Metallverbindungen verhindern.
Selbst wenn zusätzlich die Metallverbindungen durch Mustern mit einem anisotropen Ätzverfahren geformt sind, können die zweiten Stecker aus Metall zusammen geätzt werden. Die herkömmlichen Probleme, wie z. B. Kurzschlüsse zwischen Steckern und Verbindungen oder eine Zunahme des Widerstands darin, können somit reduziert werden. Da die Herstellungsverfahren der Erfindung ohne zusätzliche photolithographische Schritte relativ zu den herkömmlichen Verfahren anwendbar sind, können verbesserte Vorrichtungen ohne einen vergrößerten Aufwand erhalten werden.

Claims

Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung, mit folgenden Schritten: Bilden einer Zwischenebenenisolationsschicht (160, 180) mit einer oberen Oberfläche auf einem Halbleitersubstrat (100); Bilden von ersten Kontaktlöchern (181), die die Zwischenebenen-Isolationsschicht (160, 180) durchdringen; Bilden von ersten Steckern (190) in den ersten Kontaktlöchern (181), in solcher Weise, dass die ersten Stecker (190) nicht ganz bis zur oberen Fläche der Zwischenebenenisolationsschicht (160, 180) reichen und dass die obere Oberfläche der Zwischenebenenisolationsschicht (160, 180) freigelegt wird; Bilden von zweiten Kontaktlöchern (182), die die Zwischenebenen-Isolationsschicht (160, 180) durchdringen; Bilden von zweiten Steckern (200) in den zweiten Kontaktlöchern (182), die die zweiten Kontaktlöcher (182) vollständig füllen und zwar unter gleichzeitiger Nachfüllung der ersten Kontaktlöcher (181), so dass die ersten Kontaktlöcher (181) jeweils zwei Stecker (190, 202, 204) erhalten, wobei die zweiten Stecker (200) so ausgebildet werden, dass die obere Oberfläche der Zwischenebenenisolationsschicht (160, 180) freigelegt wird; und Bilden von Metallverbindungen, die mit den zweiten Steckern (200) auf der Zwischenebenen-Isolationsschicht (160, 180) verbunden sind und die direkt auf der oberen Oberfläche angeordnet sind.
Verfahren nach Anspruch 1, mit ferner folgenden Schritten: Bilden von Zelltransistoren (I, II, III) mit Zellstörstellenregionen und Zell-Gate-Schichten und von Peripherietransistoren (IV, V) mit Peripherie-Störstellenregionen und Peripherie-Gate-Schichten in vorbestimmten Regionen des Halbleitersubstrats (100) vor dem Bilden der Zwischenebenen-Isolationsschicht (160, 180); wobei das Bilden der ersten Kontaktlöcher (181) das teilweise Freilegen der Zellstörstellenregionen aufweist und das Bilden der zweiten Kontaktlöcher (182) das teilweise Freilegen der Zell- und Peripherie-Gate-Schichten aufweist.
Verfahren nach Anspruch 2, bei dem das Bilden der ersten Kontaktlöcher (181) das teilweise Freilegen der Peripherie-Störstellenregionen aufweist.
Verfahren nach Anspruch 2, bei dem das Bilden der zweiten Kontaktlöcher (182) das teilweise Freilegen der Peripherie-Störstellenregionen aufweist.
Verfahren nach Anspruch 1, bei dem das Bilden der ersten Stecker (190) folgende Schritte aufweist: Bilden einer ersten leitfähigen Schicht, um die ersten Kontaktlöcher (181) an der Zwischenebenen-Isolationsschicht (160, 180) zu füllen; Ätzen der ersten leitfähigen Schicht, bis das obere Ende der Zwischenebenen-Isolationsschicht (160, 180) freigelegt ist; und Vertiefen der ersten leitfähigen Schicht, um niedriger als das obere Ende der Zwischenebenen-Isolationsschicht (160, 180) zu sein.
Verfahren nach Anspruch 1, bei dem das Bilden der zweiten Stecker (200) folgende Schritte aufweist: Bilden einer zweiten leitfähigen Schicht auf der Zwischenebenen-Isolationsschicht (160, 180), um die zweiten Kontaktlöcher (182) und die ersten Kontaktlöcher (181), in denen die ersten Stecker (190) angeordnet sind, zu füllen; und Ätzen der zweiten leitfähigen Schicht, bis das obere Ende der Zwischenebenen-Isolationsschicht (160, 180) freigelegt ist; wobei die zweite leitfähige Schicht eine erste Barrieremetallschicht (202) und eine erste Metallschicht (204), die der Reihe nach gestapelt sind, aufweist.
Verfahren nach Anspruch 1, bei dem die ersten Stecker (190) ein leitfähiges Material, das sich von den zweiten Steckern (200) und den Metallverbindungen unterscheidet, aufweist, wobei der erste Stecker (190) polykristallines Silizium aufweist; bei dem der zweite Stecker (200) eine erste Barrieremetallschicht und eine erste Metallschicht aufweist, wobei die erste Barrieremetallschicht Titan, Titannitrid, Wolframnitrid, Tantal und/oder Tantalnitrid aufweist, und wobei die erste Metallschicht Wolfram, Aluminium und/oder Kupfer aufweist; und bei dem die Metallverbindung eine zweite Barrieremetallschicht (222) und eine zweite Metallschicht (224) aufweist, wobei die zweite Barrieremetallschicht (222) Titan, Titannitrid, Wolframnitrid, Tantal und/oder Tantalnitrid aufweist, und wobei die zweite Metallschicht Wolfram, Aluminium und/oder Kupfer aufweist.
Verfahren nach Anspruch 1, bei dem das Bilden der Metallverbindungen (220) folgende Schritte aufweist: Bilden einer leitfähigen Schicht an der Zwischenebenen-Isolationsschicht (230); und Mustern der leitfähigen Schicht, derart, dass die Metallverbindungen (220) die oberen Enden der ersten und zweiten Kontaktlöcher (181, 182) kreuzen.
Verfahren nach Anspruch 1, bei dem das Bilden der Metallverbindungen (220) folgende Schritte aufweist: Bilden einer Formschicht (230') an der Zwischenebenen-Isolationsschicht (230); Mustern der Formschicht (230'), um Verbindungsrillen, die obere Enden der zweiten Stecker (200) freilegen, zu bilden; Bilden einer leitfähigen Schicht, um die Verbindungsrillen an der Formschicht (230') zu füllen; und Ätzen der leitfähigen Schicht, bis das obere Ende der Formschicht (230') freigelegt ist.
Verfahren nach Anspruch 2, bei dem das Bilden der Zell- und Peripherietransistoren das Bilden der Zelltransistoren in den Zellstörstellenregionen und der Zell-Gate-Schichten in einer Zell-Array-Region des Halbleitersubstrats (100), von Niederspannungstransistoren in Niederspannungs-Störstellenregionen und Niederspannungs-Gate-Schichten in einer Niederspannungsregion (IV) des Halbleitersubstrats und von Hochspannungstransistoren in Hochspannungs-Störstellenregionen und Hochspannungs-Gate-Schichten in einer Hochspannungsregion (V) des Halbleitersubstrats (100) aufweist.
Verfahren nach Anspruch 10, bei dem das Bilden der Zelltransistoren das Bilden der Zell-Gate-Schicht mit einer Schwebe-Gate-Elektrodenschicht (132), einer Gate-Zwischenebenen-Isolationsschicht (134) und einer Steuer-Gate-Elektrodenschicht (136), die der Reihe nach gestapelt sind, aufweist.
Verfahren nach Anspruch 10, bei dem das Bilden der ersten Kontaktlöcher (181) ferner das Freilegen der Niederspannungs-Störstellenregionen (IV) aufweist, und das Bilden der zweiten Kontaktlöcher (182) ferner das Freilegen der Hochspannungs-Störstellenregionen (V) aufweist.
Verfahren nach Anspruch 10, bei dem das Bilden der ersten Kontaktlöcher (181) ferner das Freilegen der Hochspannungs-Störstellenregionen (V) aufweist, und das Bilden der zweiten Kontaktlöcher (182) ferner das Freilegen der Niederspannungs-Störstellenregionen (IV) aufweist.
Verfahren nach Anspruch 10, bei dem das Bilden der ersten Kontaktlöcher (181) ferner das Freilegen der Nieder- und Hochspannungs-Störstellenregionen (IV, V) aufweist.
Verfahren nach Anspruch 10, bei dem das Bilden der zweiten Kontaktlöcher (182) ferner das Freilegen der Nieder- und Hochspannungs-Störstellenregionen (IV, V) aufweist.
Verfahren nach Anspruch 10, bei dem die Zelltransistoren und die Metallverbindungen eine Zell-Array-Architektur eines NICHT-UND-Flash-Speichers aufweisen.
Verfahren nach Anspruch 1, mit folgenden Schritten: Bilden von Zelltransistoren in Zellstörstellenregionen und Zell-Gate-Schichten in einer Zell-Array-Region eines Halbleitersubstrats (100), von Niederspannungstransistoren in Niederspannungs-Störstellenregionen und Niederspannungs-Gate-Schichten in einer Niederspannungsregion (IV) des Halbleitersubstrats (100) und von Hochspannungstransistoren in Hochspannungs-Störstellenregionen und HochspannungsGate-Schichten in einer Hochspannungsregion (V) des Halbleitersubstrats (100); Bilden der Zwischenebenen-Isolationsschicht (230) an der resultierenden Struktur, die die Transistoren aufweist; Mustern der Zwischenebenen-Isolationsschicht (230), um die ersten Kontaktlöcher (181), die die Zellstörstellenregionen teilweise freilegen, zu bilden; Bilden der ersten Stecker (190) in den ersten Kontaktlöcher (181); Mustern der Zwischenebenen-Isolationsschicht (230), um die zweiten Kontaktlöcher (182), die die Zell-Gate-Schichten, die Niederspannungs-Gate- Schichten und die Hochspannungs-Gate-Schichten teilweise freilegen, zu bilden; Bilden der zweiten Stecker (200), um die zweiten Kontaktlöcher (182) zu füllen und die ersten Kontaktlöcher (181) nachzufüllen; und Bilden von Verbindungen, die mit den zweiten Steckern (200) an der Zwischenebenen-Isolationsschicht (230) verbunden sind.
Verfahren nach Anspruch 17, bei dem das Bilden der ersten Kontaktlöcher (181) ferner das Freilegen der Nieder- und/oder Hochspannungs-Störstellenregionen (1V, V) aufweist und das Bilden der zweiten Kontaktlöcher (182) ferner das Freilegen der Nieder und/oder Hochspannungs-Störstellenregionen (IV, V) aufweist.
Verfahren nach Anspruch 17, bei dem die ersten und die zweiten Stecker (190, 200) aus einem leitfähigen Material hergestellt werden, das sich von den Metallverbindungen unterscheidet, wobei der erste Stecker (190) polykristallines Silizium aufweist; bei dem der zweite Stecker (200) mit einer ersten Barrieremetallschicht (202) und einer ersten Metallschicht (204) hergestellt wird, wobei die erste Barrieremetallschicht (202) Titan, Titannitrid, Wolframnitrid, Tantal und/oder Tantalnitrid aufweist, und wobei die erste Metallschicht Wolfram, Aluminium und/oder Kupfer aufweist; und bei dem die Metallverbindung aus einer zweiten Barrieremetallschicht (222) und einer zweiten Metallschicht (224) hergestellt wird, wobei die zweite Barrieremetallschicht (222) Titan, Titannitrid, Wolframnitrid, Tantal und/oder Tantalnitrid aufweist, und wobei die zweite Metallschicht Wolfram, Aluminium und/oder Kupfer aufweist.
Verfahren nach Anspruch 17, bei dem die Zelltransistoren und die Metallverbin dungen eine Zell-Array-Architektur eines NICHT-UND-Flash-Speichers aufweisen.