JP5037794B2

JP5037794B2 - 半導体装置の配線構造体及びその形成方法

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Publication number: JP5037794B2
Application number: JP2005071421A
Authority: JP
Inventors: 鎭澤朴; 鍾浩朴; 星會許; 賢錫金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-06-25
Filing date: 2005-03-14
Publication date: 2012-10-03
Anticipated expiration: 2025-03-14
Also published as: CN1722427A; US20110101439A1; DE102005027234A1; KR100626378B1; US7871921B2; JP2006013431A; DE102005027234B4; CN100521185C; US20050250307A1; KR20050123454A

Description

本発明は半導体装置及びその製造方法に関するものであり、さらに詳細には半導体装置の配線構造体及びその形成方法に関するものである。

速度及び集積度は半導体装置の価格に影響を及ぼす最も重要な技術的要素であるので、半導体装置の製造者は前記半導体装置の速度及び集積度を増大させるために多くの努力を傾けている。前記半導体装置の速度はトランジスタの電極を連結する配線の抵抗(ｒｅｓｉｓｔａｎｃｅｏｆｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ)に大きく影響を受けるので、前記配線の抵抗を減らそうとする様々な技術が提示されている。特に、前記配線の抵抗は配線で使用される物質の比抵抗(ｒｅｓｉｓｔｉｖｉｔｙ)及び配線の断面積(ｓｅｃｔｉｏｎａｌａｒｅａ)によって決められるので、比抵抗が低い物質(例えば、アルミニウム(Ａｌ)または銅(Ｃｕ))で配線を形成する技術が提案された。よく知られた、銅ダマシン工程(Ｃｕｄａｍａｓｃｅｎｅｐｒｏｃｅｓｓ)はこのような配線抵抗を減らすための技術の一例である。

しかし、前記半導体装置の集積度を増加させるためには、配線を含む導電パターンの線幅を減らすことが必須である。このような配線の線幅減少は(異常反応及び不純物の拡散を防止するための)防止金属膜(ｂａｒｒｉｅｒｍｅｔａｌｌａｙｅｒ)の使用と結びついて、前記配線の面抵抗(ｓｈｅｅｔｒｅｓｉｓｔａｎｃｅ)を急激に増加させる問題を誘発する。

図１は配線構造体を具備する半導体装置の一般的な製造方法を示す工程断面図である。図１で、領域Ｃ１はセルアレイ領域の一部分を一方向に切断した断面を示し、領域Ｃ２は位置ａで領域Ｃ１垂直の方向に切断した断面を示す。

図１を参照すれば、半導体基板１０の所定領域に活性領域を限定する素子分離膜２０を形成する。前記半導体基板１０はセルアレイ領域と周辺領域で区分されることができる。前記活性領域上にゲート絶縁膜３２およびゲート導電膜３４を順次に積層した後、これらをパターニングして前記活性領域を横切るゲートパターン３０を形成する。前記ゲートパターン３０をマスクとして使用する所定のイオン注入工程を実施して、前記活性領域に不純物領域４０を形成する。

前記不純物領域４０が形成された結果物上に、層間絶縁膜５０を形成する。前記層間絶縁膜５０をパターニングして、前記セルアレイ領域で前記不純物領域４０のうちの一部を露出させる第１コンタクトホール５５を形成する。前記第１コンタクトホール５５を通じて露出される不純物領域４０は後続工程を通じてビットラインに接続されるようになる。続いて、前記第１コンタクトホール５５を満たすプラグ導電膜を前記層間絶縁膜５０上に形成した後、前記層間絶縁膜５０の上部面が露出されるまで前記プラグ導電膜をエッチングする。その結果、前記第１コンタクトホール５５を貫通して前記不純物領域４０に接続するコンタクトプラグ６０が形成される。通常、前記コンタクトプラグ６０は多結晶シリコンで形成される。

以後、前記層間絶縁膜５０上に防止金属膜９２および金属膜９４を順次に形成する。続いて、前記金属膜９４および前記防止金属膜９２をパターニングして、前記コンタクトプラグ６０に接続する配線構造体９０を形成する。この場合、互いに異なる配線構造体９０の間の短絡（ｓｈｏｒｔ）を予防するため、前記配線構造体９０の形成のためのエッチング工程は過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の方法で実施する。前記過度エッチングの結果として、前記配線構造体９０の周辺の層間絶縁膜５０は前記防止金属膜９２の下部面より低い上部面を有する。

通常、前記過度エッチング段階で前記コンタクトプラグ６０は異方的にエッチングされず、前記層間絶縁膜５０よりもずっと速い速度でエッチングされる。その結果、図示したように、前記コンタクトプラグ６０の上部の側面がエッチングされ、前記コンタクトプラグ６０は狭い断面積を有するようになる。このようなエッチング現象によって、前記コンタクトプラグ６０は前記ビットライン９０に連結されないか、大きい電気的抵抗を有するようになる。

また、前記金属膜９４は半導体装置としての速度を高めるためアルミニウム、タングステン、または銅などのような金属物質のうちの一つで形成する。しかし、前記金属膜９４がシリコンを含む前記不純物領域４０または前記コンタクトプラグ６０と直接接触する場合、金属元素とシリコンの異常反応（ａｂｎｏｒｍａｌｒｅａｃｔｉｏｎ）、または不純物拡散（ｉｍｐｕｒｉｔｙｄｉｆｆｕｓｉｏｎ）による品質の低下などの問題が発生する。前記防止金属膜９２はこのような直接接触による問題を予防するために形成され、このような予防の目的を完全に達成するためには所定の限界の厚さ（ｃｒｉｔｉｃａｌｔｈｉｃｋｎｅｓｓ、ｔ_ｃ）以上で形成されなければならない。しかし、このような防止金属膜９２の厚さに対する要求は前記配線構造体９０で金属膜が占める有効断面積の比率を減らすことになる。この場合、前記配線構造体９０の面抵抗（ｓｈｅｅｔｒｅｓｉｓｔａｎｃｅ）が急激に増加することになる。特に、前記配線構造体９０の最小線幅が０．１マイクロメートル以下に減少する場合には、このような面抵抗の増加が半導体装置の高速化を阻害する重要な技術的問題として浮き彫りにされる。

本発明の第１の課題は低い抵抗値を有する配線構造体を具備する半導体装置を提供することにある。

本発明の第２の課題は金属膜の有効断面積の割合を確保し、かつコンタクトプラグの抵抗を減らすことができる半導体装置の配線構造体を提供することにある。

本発明の第３の課題は低い抵抗値を有する配線構造体を具備する半導体装置の製造方法を提供することにある。

本発明の第４の課題は金属膜の有効断面積の割合を確保し、かつコンタクトプラグの抵抗を減らすことができる半導体装置の配線構造体製造方法を提供することにある。

前記課題を達成するために、本発明は、順次に積層された第１プラグおよび第２プラグを通じて不純物領域に連結される金属配線を具備する半導体装置を提供する。この装置は、半導体基板上に配置された層間絶縁膜と、前記層間絶縁膜を貫通する第１コンタクト構造体および第２コンタクト構造体と、前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体とに連結される金属配線とを具備する。この際、前記第１コンタクト構造体は順次に積層された第１プラグ及び第２プラグを含み、前記第２コンタクト構造体は前記第２プラグを含む。

本発明の実施形態によれば、前記第１プラグは多結晶シリコンからなり、前記第２プラグは順次に積層された第１防止金属膜と第１金属膜からなることができる。望ましくは、前記第１防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第１金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなる。同様に、前記金属配線は順次に積層された第２防止金属膜と第２金属膜からなることができる。望ましくは、前記第２防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第２金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなる。

また、本発明の実施形態によれば、前記金属配線と前記半導体基板との間にゲートパターンがさらに配置される。この場合、前記ゲートパターンと前記金属配線は前記第２コンタクト構造によって連結される。

本発明の一実施形態によれば、前記半導体基板はセルアレイ領域、低電圧領域及び高電圧領域を含む。前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、前記低電圧領域には低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタが配置され、前記高電圧領域には高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタが配置される。この場合、前記第１コンタクト構造体は前記セル不純物領域の一部と前記金属配線を連結し、前記第２コンタクト構造体は前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する。また、前記低電圧不純物領域及び前記高電圧不純物領域は前記第１コンタクト構造体、または前記第２コンタクト構造体によって前記金属配線に連結されることができる。

前記他の課題を達成するために、本発明は金属配線が第１プラグと直接接触することを防止するため、金属配線を形成する前に第２プラグを形成する段階を含む半導体装置の製造方法を提供する。この方法は半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜の第１領域を貫通する複数個の第１コンタクトホールを形成した後、前記第１コンタクトホールの下部領域内に配置される第１プラグを形成する。続いて、前記層間絶縁膜の第２領域を貫通する複数個の第２コンタクトホールを形成し、前記第１コンタクトホールの上部領域及び前記第２コンタクトホールを満たす第２プラグを形成した後、前記層間絶縁膜上に前記第２プラグに接続する金属配線を形成する。

発明の実施形態によれば、前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタ及び周辺不純物領域と周辺ゲートパターンとを具備する周辺トランジスタを形成する段階をさらに実施する。

本発明によれば、前記第１コンタクトホールは前記セル不純物領域の一部の所定領域を露出させるか、前記セル不純物領域の一部の所定領域及び前記周辺不純物領域の一部の所定領域を露出させるように形成される。また、前記第２コンタクトホールは前記セルゲートパターン及び前記周辺ゲートパターンの所定領域を露出させるように形成される。これに加えて、前記第２コンタクトホールは前記すべての周辺不純物領域の所定領域または前記周辺不純物領域の一部の所定領域を露出させることもできる。

前記第１プラグを形成する段階は前記層間絶縁膜上に前記第１コンタクトホールを満たす第１導電膜を形成し、前記層間絶縁膜の上部面が露出されるまで前記第１導電膜をエッチングした後、前記層間絶縁膜の上部面より低くなるように前記エッチングされた第１導電膜を凹ませる段階を含む。

また、前記第２プラグを形成する段階は前記層間絶縁膜上に前記第２コンタクトホール及び前記第１プラグが配置された前記第１コンタクトホールを満たす第２導電膜を形成した後、前記層間絶縁膜の上部面が露出されるまで前記第２導電膜をエッチングする段階を含む。この際、前記第２導電膜は順次に積層された第１防止金属膜と第１金属膜からなることができる。望ましくは、前記第１プラグは前記第２プラグ及び前記金属配線と異なる導電性物質で形成される。

前記金属配線はフォトリソグラフィ工程及びエッチング工程を含むパターニングの方法またはダマシン工程を通じて形成されることができる。

本発明の一実施形態によれば、前記セルトランジスタ及び周辺トランジスタを形成する段階は前記半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域と低電圧ゲートパターンとを具備する低電圧トランジスタ及び高電圧不純物領域と高電圧ゲートパターンとを具備する高電圧トランジスタを形成する段階を含む。この場合、前記第１コンタクトホールを形成する段階は前記セル不純物領域の一部を露出させる段階を含み、前記第２コンタクトホールを形成する段階は前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンの所定領域を露出させる段階を含む。前記低電圧不純物領域及び前記高電圧不純物領域は前記第１コンタクトホールを形成する段階、または前記第２コンタクトホールを形成する段階を通じて露出される。

本発明によれば、金属配線は金属性物質からなる第２プラグと直接接触して、第１プラグとは直接接触しない。金属配線で防止金属膜(ｂａｒｒｉｅｒｍｅｔａｌ)の厚さを所定の限界の厚さの以下で形成することができ、場合によっては、前記防止金属膜を形成しないこともできる。これによって、本発明は前記金属配線の面抵抗の増加を予防することができるので、高速の半導体装置を製造するのに利用されることができる。

また、本発明によれば、金属配線を、異方性エッチング段階を含むパターニング方法を通じて形成する場合にも、金属性材質の前記第２プラグは異方的にエッチングされることができる。これによって、従来の技術で説明したプラグと配線との間の断線または抵抗の増加のような問題は効果的に予防されることができる。また、本発明のこのような製造方法は従来の方法に比べてフォトリソグラフィ工程の追加なしに実行されることができるので、費用の増加なしに優れた効果を得ることができるという長所を有する。

以下、添付の図面を参照してフラッシュメモリ及びその製造方法に適用される本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。

図２Ａ乃至図６Ａおよび図２Ｂ乃至図６Ｂは本発明の第１実施形態による半導体装置の製造方法を説明するための工程断面図であり。図７Ａおよび図７Ｂは本発明の第２実施形態による半導体装置の製造方法を説明するための工程断面図である。また、図８乃至図１１、図１２、図１３乃至図１５および図１６は各々本発明の第３、第４、第５および第６実施形態による半導体装置の製造方法を説明するための工程断面図である。図２Ａ乃至図７Ａで、領域Ｉ、ＩＩおよびＩＩＩは各々セルアレイ領域の共通ソース領域、ドレインコンタクト領域およびゲートコンタクト領域を示し、図２Ｂ乃至図７Ｂおよび図８乃至図１６で、領域ＩＶおよびＶは各々周辺領域の低電圧領域および高電圧領域を示す。

図２Ａおよび図２Ｂを参照すれば、セルアレイ領域および周辺領域を含む半導体基板１００を準備した後、前記半導体基板１００の所定領域に活性領域を限定する素子分離膜１１０を形成する。前記セルアレイ領域は少なくとも共通ソース領域Ｉ、ドレインコンタクト領域ＩＩおよびゲートコンタクト領域ＩＶを含み、前記周辺領域は少なくとも低電圧領域ＩＶおよび高電圧領域Ｖを含む。

続いて、所定のゲート絶縁膜形成工程を実施して、前記セルアレイ領域、前記低電圧領域ＩＶおよび前記高電圧領域Ｖの活性領域上に各々セルゲート絶縁膜１２０ｃ、低電圧ゲート絶縁膜１２０１、および高電圧ゲート絶縁膜１２０ｈを形成する。前記高電圧ゲート絶縁膜１２０ｈは通常前記セルゲート絶縁膜１２０ｃおよび低電圧ゲート絶縁膜１２０１より厚い厚さを有する。

以後、所定のゲートパターン形成工程を実施して、前記セルアレイ領域、前記低電圧領域ＩＶおよび前記高電圧領域Ｖで、前記活性領域および前記素子分離膜１１０の上部を各々横切るセルゲートパターン１３０ｃ、低電圧ゲートパターン１３０１および高電圧ゲートパターン１３０ｈを形成する。前記セルゲートパターン１３０ｃは順次に積層された浮遊ゲート電極１３２、ゲート層間絶縁膜パターン１３４、制御ゲート電極からなり、前記制御ゲート電極は順次に積層された下部制御ゲート電極１３６および上部制御ゲート電極１３８からなる。前記浮遊ゲート電極１３２および下部制御ゲート電極１３６は多結晶シリコンで形成され、前記ゲート層間絶縁膜パターン１３４はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることができる。また、前記上部制御ゲート電極１３８は低い抵抗を有する導電性物質（例えば、タングステンシリサイドまたはタングステン）で形成する。

前記低電圧ゲートパターン１３０１および前記高電圧ゲートパターン１３０ｈを形成する段階は前記セルゲートパターン１３０ｃを形成する間、前記低電圧領域ＩＶおよび前記高電圧領域Ｖで前記ゲート層間絶縁膜パターン１３４を除去する段階をさらに含む。これによって、前記低電圧ゲートパターン１３０１および前記高電圧ゲートパターン１３０ｈは前記浮遊ゲート電極１３２、下部制御ゲート電極１３６および上部制御ゲート電極１３８で構成される。一方、前記ゲート層間絶縁膜パターン１３４は前記セルアレイ領域の所定領域でも一部分除去される。その結果、所定領域では前記下部制御ゲート電極１３６と前記浮遊ゲート電極１３２が直接接触する選択ゲートパターン１３０ｓが形成される。

以後、所定のイオン注入工程を実施して、前記セルアレイ領域、前記低電圧領域ＩＶおよび前記高電圧領域Ｖの前記活性領域に各々セル不純物領域１４０ｃ、低電圧不純物領域１４０１および高電圧不純物領域１４０ｈを形成する。前記セル不純物領域１４０ｃは前記選択ゲートパターン１３０ｓの間の活性領域に形成されるソース不純物領域１４０ｓおよびドレイン不純物領域１４０ｄを含む。前記イオン注入工程は前記ゲートパターン１３０をマスクとして使用するか、前記ゲートパターン１３０とこれらの両側壁に形成されるゲートスペーサ１５０をマスクとして使用して実施される。これによって、前記不純物領域１４０は位置によって互いに異なる構造を有することができる。

前記不純物領域１４０が形成された結果物上に下部絶縁膜１６０を形成する。前記下部絶縁膜１６０はシリコン酸化膜であることが望ましい。前記下部絶縁膜１６０をパターニングして前記セルアレイ領域で前記ソース不純物領域１４０ｓを露出させる共通ソーストレンチ１６５を形成する。次に、前記共通ソーストレンチ１６５を満たす共通ソースライン１７０を形成する。これによって、前記共通ソースライン１７０は複数個のソース不純物領域１４０ｓを連結する。本発明によれば、前記共通ソースライン１７０はタングステンＷで形成することが望ましい。

図３Ａおよび図３Ｂを参照すれば、前記共通ソースライン１７０が形成された結果物の全面に上部絶縁膜１８０を形成する。前記上部絶縁膜１８０および前記下部絶縁膜１６０は層間絶縁膜を構成する。前記上部絶縁膜１８０はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、および多孔性絶縁膜のうちで選択された少なくとも一つで形成することができる。

本発明の第１および第２実施形態によれば、前記上部絶縁膜１８０および前記下部絶縁膜１６０を順次にパターニングして前記ドレイン不純物領域１４０ｄおよび前記高電圧不純物領域１４０ｈを露出させる第１コンタクトホール１８１を形成する。前記第１コンタクトホール１８１を形成する段階はシリコンに対してエッチング選択性を有するエッチングレシピで異方性エッチングする段階を含むことが望ましい。前記下部絶縁膜１６０は順次に積層されたシリコン窒化膜およびシリコン酸化膜からなることができ、この場合、前記シリコン窒化膜は前記第１コンタクトホール１８１の形成のためのエッチング工程でエッチング阻止膜として使用される。

本発明の第３および第４実施形態によれば、前記第１コンタクトホール１８１は前記ドレイン不純物領域１４０ｄ、前記高電圧不純物領域１４０ｈおよび前記低電圧不純物領域１４０１を露出させる（図３Ａおよび図８参照）。

本発明の第５および第６実施形態によれば、前記第１コンタクトホール１８１は前記セルアレイ領域にのみ形成される。すなわち、前記第１コンタクトホール１８１は前記周辺領域には形成されず、前記ドレイン不純物領域１４０ｄのみを露出させる（図３Ａおよび図１３参照）。

図４Ａおよび図４Ｂを参照すれば、前記上部絶縁膜１８０上に前記第１コンタクトホール１８１を満たす第１導電膜を形成する。本発明の実施形態によれば、前記第１導電膜は多結晶シリコンで形成する。以後、前記上部絶縁膜１８０の上部面が露出されるまで前記第１導電膜をエッチングする。以後、前記上部絶縁膜１８０の上部面が露出されるまで前記第１導電膜をエッチングする。前記第１導電膜をエッチングする段階は化学‐機械的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、ＣＭＰ）技術を使用することが望ましい。これによって、前記第１コンタクトホール１８１は前記上部絶縁膜１８０と同一の高さの上部面を有する第１導電膜で満たされる。以後、前記上部絶縁膜１８０より低い上部面を有するように、前記第１導電膜の上部面を追加的にエッチングする。その結果、前記第１コンタクトプラグ１８１を満たし、前記上部絶縁膜１８０より低い上部面を有する第１プラグ１９０が形成される。本発明の実施形態によれば、前記第１プラグ１９０の上部面は前記下部絶縁膜１６０の上部面よりは高いことが望ましいが、これより低くても良い。

本発明の第１および第２実施形態によれば、前記第１プラグ１９０は前記ドレイン不純物領域１４０ｄおよび高電圧不純物領域１４０ｈに連結される。本発明の第３および第４実施形態によれば、前記第１プラグ１９０は前記ドレイン不純物領域１４０ｄ、前記高電圧不純物領域１４０ｈおよび前記低電圧不純物領域１４０１に連結される（図４Ａおよび図９参照）。また、本発明の第５および第６実施形態によれば、前記第１プラグ１９０は前記ドレイン不純物領域１４０ｄにのみ連結される（図４Ａおよび図１３参照）。

図５Ａおよび図５Ｂを参照すれば、前記上部絶縁膜１８０および前記下部絶縁膜１６０を順次にパターニングして、前記セルゲートパターン１３０ｃ、低電圧ゲートパターン１３０１および高電圧ゲートパターン１３０ｈの上部面を所定領域で露出させる第２コンタクトホール１８２を形成する。

前記第２コンタクトホール１８２を形成する段階は前記上部絶縁膜１８０上に所定のマスクパターン（不図示）を形成した後、これをエッチングマスクとして使用して前記上部絶縁膜１８０および前記下部絶縁膜１６０を順次に異方性エッチングする段階を含む。前記異方性エッチング段階はシリコン窒化膜に対してエッチング選択性を有し、かつシリコン酸化膜をエッチングすることができるエッチングレシピを使用する第１段階および前記上部制御ゲート電極１３８に対してエッチング選択性を有し、かつシリコン窒化膜をエッチングすることができるエッチングレシピを使用する第２段階を含むことが望ましい。この場合、前記下部絶縁膜１６０を構成するシリコン窒化膜は前記第１段階でエッチング中断膜として利用される。

前記マスクパターンは少なくとも前記セルゲートパターン１３０ｃ、低電圧ゲートパターン１３０１および高電圧ゲートパターン１３０ｈの上部で前記上部絶縁膜１８０を露出させる開口部を有する。本発明の第１および第２実施形態によれば、前記マスクパターンは前記低電圧不純物領域１４０１の上部でも前記上部絶縁膜１８０の上部面を露出させる。その結果、前記第２コンタクトホール１８２は図５Ｂに示したように、前記低電圧不純物領域１４０１の上部面を露出させるように形成される。上述のように、シリコン窒化膜をエッチング中断膜として使用する場合、上述の第２コンタクトホール１８２を形成する段階はゲートパターンと活性領域との間の高さの差によるエッチング段階での技術的困難さを減らし、前記低電圧不純物領域１４０１を露出させることができる。この場合、前記第２段階はシリコンに対してエッチング選択性を有し、シリコン窒化膜をエッチングすることができるエッチングレシピを使用することが望ましい。

続いて、前記第２コンタクトホール１８２が形成された結果物上に第２導電膜を形成する。前記第２導電膜は前記第２コンタクトホール１８２だけではなく、前記第１プラグ１９０が配置された前記第１コンタクトホール１８１の上部領域までも満たす。以後、前記上部絶縁膜１８０の上部面が露出されるまで前記第２導電膜を平坦化エッチングして第２プラグ２００を形成する。前記第２プラグ２００は前記第２コンタクトホール１８２を満たすだけではなく、前記第１コンタクトホール１８１の上部領域を満たす。結果的に前記第１コンタクトホール１８１は順次に積層された前記第１プラグ１９０および前記第２プラグ２００で満たされ、前記第２コンタクトホール１８２は前記第２プラグ２００でのみ満たされる。

本発明の実施形態によれば、前記第２導電膜は順次に積層された第１防止金属膜２０２および第１金属膜２０４からなる。前記第１防止金属膜２０２はチタン膜Ｔｉ、チタン窒化膜ＴｉＮ、タングステン窒化膜ＷＮ、タンタルＴａ、タンタル窒化膜ＴａＮのうちで選択された少なくとも一つで形成し、前記第１金属膜２０４はタングステンＷ、アルミニウムＡｌ、銅Ｃｕのうちで選択された少なくとも一つで形成する。望ましくは、前記第１防止金属膜２０２は順次に積層されたチタン膜、チタン窒化膜で形成し、前記第１金属膜２０４はタングステンで形成する。前記第１防止金属膜２０２は前記第１金属膜２０４と前記第１プラグ１９０との間に直接的な接触を防止する。

本発明の第３および第４実施形態によれば、前記第２コンタクトホール１８２は前記周辺領域の不純物領域１４０１、１４０ｈを露出させない。すなわち、これら実施形態によれば、前記第２プラグ２００は所定の領域で前記セルゲートパターン１３０ｃ、低電圧ゲートパターン１３０１および高電圧ゲートパターン１３０ｈの上部面に直接連結され、前記低電圧不純物領域１４０１および前記高電圧不純物領域１４０ｈには前記第１プラグ１９０を通じて連結される（図５Ａおよび図１０参照）。通常に前記ゲートパターン１３０ｃ、１３０１、１３０ｈに連結される前記第２プラグ２００は前記素子分離膜１１０の上部に配置される。

本発明の第５および第６実施形態によれば、前記第２コンタクトホール１８２は前記周辺領域の不純物領域１４０１、１４０ｈを全部露出させる。すなわち、これら実施形態によれば、前記第２プラグ２００は前記ゲートパターン１３０ｃ、１３０１、１３０ｈ、前記低電圧不純物領域１４０１および前記高電圧不純物領域１４０ｈの上部面に直接連結される（図１４および図１０参照）。

図６Ａおよび図６Ｂを参照すれば、前記第２プラグ２００が形成された結果物上に第３導電膜を形成する。以後、前記第３導電膜をパターニングして前記第２プラグ２００の上部面に連結される金属配線２２０を形成する。前記金属配線２２０が形成された結果物上に金属間絶縁膜２３０を形成する。

前記第３導電膜は順次に積層された第２防止金属膜２２２および第２金属膜２２４からなることが望ましい。前記第２防止金属膜２２２はチタン膜Ｔｉ、チタン窒化膜ＴｉＮ、タングステン窒化膜ＷＮ、タンタルＴａ、タンタル窒化膜ＴａＮのうちで選択された少なくとも一つで形成し、前記第２金属膜２２４はタングステンＷ、アルミニウムＡｌ、銅Ｃｕのうちで選択された少なくとも一つで形成する。望ましくは、前記第２防止金属膜２２２は順次に積層されたチタン膜およびチタン窒化膜で形成し、前記第２金属膜２２４はアルミニウムで形成する。本発明の変形の実施形態によれば、前記金属配線２２０は前記第２防止金属膜２２２なしに、前記第２金属膜２２４のみからなることができる。

結果的に、前記金属配線２３０は前記セルアレイ領域で前記ドレイン不純物領域１４０ｄに各々接続するビットラインを構成する。前記ビットラインによって連結される前記ドレイン不純物領域１４０ｄと前記共通ソースライン１７０によって連結される前記ソース不純物領域１４０ｓとの間には複数個の前記セル不純物領域１４０ｃが配置される。前記セル不純物領域１４０ｃの間の半導体基板上には前記セルゲートパターン１３０ｃが配置される。前記選択ゲートパターン１３０ｓは前記ソース不純物領域１４０ｓおよび前記ドレイン不純物領域１４０ｄに隣接に配置される。

前記第３導電膜をパターニングする段階は、前記第３導電膜の上部に前記金属配線２２０を定義するためのマスクパターンを形成した後、これをエッチングマスクとして使用して前記第３導電膜を異方性エッチングする段階を含む。本発明の第１、第３および第５実施形態はこのようにパターニングする段階を通じて前記金属配線２２０を形成する段階を含む（図６Ａ、図６Ｂ、図１１および図１５参照）。

また、従来の技術で説明したように、前記金属配線２２０を形成するためのパターニング工程は隣接する配線の間の短絡を防止するため前記第３導電膜を過度エッチングする段階を含む。この場合、シリコンからなるコンタクトプラグ（図１の６０参照）の上部の側面が過度にエッチングされて、前記コンタクトプラグは狭い断面積を有するようになる。しかし、本発明の実施形態によれば、前記金属配線２２０の下部には金属性物質からなる前記第２プラグ２００が配置される。これに従って、前記金属配線２２０を形成するためのエッチング工程を過度エッチングの方法で実施しても、前記第２プラグ２００は異方的にエッチングされる。その結果、従来の技術で発生するコンタクトプラグの上部の断面積の減少およびこれによる問題は予防されることができる。

本発明の第２、第４および第６実施形態によれば、前記金属配線２２０はダマシン工程を通じて形成されることもできる（図７Ａ、図７Ｂ、図１２および図１６参照）。前記ダマシン工程は前記第２プラグ２００が形成された結果物上に鋳型膜（ｍｏｌｄｉｎｇｌａｙｅｒ、２３０'）を形成した後、前記鋳型膜２３０'をパターニングして前記第２プラグ２００の上部面を露出させる配線溝２３５を形成する段階を含む。以後、前記配線溝２３５を満たす第３導電膜を形成した後、前記鋳型膜２３０の上部面が露出されるまで前記第３導電膜を平坦化エッチングする。

このようなダマシン工程を使用する実施形態において、前記第３導電膜は上述のように順次に積層された前記第２防止金属膜２２２および前記第２金属膜２２４からなることができる。しかし、本発明によれば、前記第２金属膜２２４は前記第１プラグ１９０と直接接触しないので、前記第２防止金属膜２２２の厚さは（従来の技術に言及した）限界の厚さｔ_ｃより薄いこともある。

これに加えて、前記第２金属膜２２４と前記第１金属膜２０４が同一の物質である場合、前記第２防止金属膜２２２を形成しない実施形態も可能である。前記第２金属膜２２４が不純物と関連した技術的問題を誘発しない場合にも、前記第２防止金属膜２２２を形成しない実施形態が可能である。

下では本発明の第１実施形態による配線構造体を具備する半導体装置に対して説明する。

再び、図６Ａおよび図６Ｂを参照すれば、半導体基板１００の所定領域には活性領域を限定する素子分離膜１１０が配置される。前記半導体基板１００はセルアレイ領域および周辺領域を含み、前記セルアレイ領域は少なくとも共通ソース領域Ｉ、ドレインコンタクト領域ＩＩおよびゲートコンタクト領域ＩＶを含み、前記周辺領域は少なくとも低電圧領域ＩＶおよび高電圧領域Ｖを含む。

前記セルアレイ領域、前記低電圧領域ＩＶおよび前記高電圧領域Ｖの活性領域上には各々セルゲート絶縁膜１２０ｃ、低電圧ゲート絶縁膜１２０１、および高電圧ゲート絶縁膜１２０ｈが形成される。前記高電圧ゲート絶縁膜１２０ｈは通常前記セルゲート絶縁膜１２０ｃおよび低電圧ゲート絶縁膜１２０１より厚い厚さを有する。

また、前記セルアレイ領域、前記低電圧領域ＩＶおよび前記高電圧領域Ｖには前記活性領域および前記素子分離膜１１０の上部を各々横切るセルゲートパターン１３０ｃ、低電圧ゲートパターン１３０１、および高電圧ゲートパターン１３０ｈが配置される。

前記セルゲートパターン１３０ｃは順次に積層された浮遊ゲート電極１３２、ゲート層間絶縁膜パターン１３４、制御ゲート電極からなり、前記制御ゲート電極は順次に積層された下部制御ゲート電極１３６および上部制御ゲート電極１３８からなる。前記浮遊ゲート電極１３２および下部制御ゲート電極１３６は多結晶シリコンで形成され、前記ゲート層間絶縁膜パターン１３４はシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることができる。また、前記上部制御ゲート電極１３８は低い抵抗を有する導電性物質（例えば、タングステンシリサイドまたはタングステン）で形成される。

一方、前記セルアレイ領域所定の領域では前記ゲート層間絶縁膜パターン１３４が一部分除去されて、前記下部制御ゲート電極１３６と前記浮遊ゲート電極１３２が直接接触する選択ゲートパターン１３０ｓが形成される。前記低電圧ゲートパターン１３０１および前記高電圧ゲートパターン１３０ｈは前記浮遊ゲート電極、下部制御ゲート電極１３６および上部制御ゲート電極１３８で構成される。

前記セルアレイ領域、前記低電圧領域ＩＶおよび前記高電圧領域Ｖの前記活性領域に各々セル不純物領域１４０ｃ、低電圧不純物領域１４０１、および高電圧不純物領域１４０ｈが配置される。前記セル不純物領域１４０ｃは前記選択ゲートパターン１３０ｓの間の活性領域に形成されるソース不純物領域１４０ｓおよびドレイン不純物領域１４０ｄを含む。前記不純物領域は位置によって互いに異なる構造を有することができる。

前記不純物領域１４０を含む半導体基板上には層間絶縁膜が形成される。前記層間絶縁膜は順次に下部絶縁膜１６０および上部絶縁膜１８０からなる。前記下部絶縁膜１６０は順次に積層されたシリコン窒化膜およびシリコン酸化膜であり、前記上部絶縁膜１８０はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性絶縁膜のうちで選択された少なくとも一つであり得る。前記下部絶縁膜１６０内には前記ソース不純物領域１４０ｓを連結する共通ソースライン１７０が配置される。前記共通ソースライン１７０はタングステンＷで形成することが望ましい。

前記上部絶縁膜１８０上には金属配線２２０が配置される。前記金属配線２２０の一部は前記層間絶縁膜を貫通し、かつ順次に積層された第１プラグ１９０および第２プラグ２００によって前記ドレイン不純物領域１４０ｄに連結される。前記第１プラグ１９０は多結晶シリコンからなることが望ましく、前記第２プラグ２００は順次に積層された第１防止金属膜２０２および第１金属膜２０４からなることが望ましい。本発明の実施形態によれば、前記第１防止金属膜２０２はチタン膜Ｔｉ、チタン窒化膜ＴｉＮ、タングステン窒化膜ＷＮ、タンタルＴａ、タンタル窒化膜ＴａＮのうちで選択された少なくとも一つで形成され、前記第１金属膜２０４はタングステンＷ、アルミニウムＡｌ、銅Ｃｕのうちで選択された少なくとも一つで形成される。

本発明の実施形態によれば、前記セルゲートパターン１３０ｃ、低電圧ゲートパターン１３０１および高電圧ゲートパターン１３０ｈは前記第１プラグ１９０なしに、前記第２プラグ２００によってのみ前記金属配線２２０に連結される。また、前記ドレイン不純物領域１４０ｄは順次に積層された前記第１プラグ１９０および前記第２プラグ２００によって前記金属配線２２０に連結される。

しかし、前記低電圧不純物領域１４０１および前記高電圧不純物領域１４０ｈは様々な方式で前記金属配線２２０に連結されることができる。本発明の第１および第２実施形態によれば、前記高電圧不純物領域１４０ｈは順次に積層された前記第１プラグ１９０および前記第２プラグによって前記金属配線２２０に連結され、前記低電圧不純物領域１４０１は前記第２プラグ２００によって前記金属配線２２０に連結される（６Ａ、６Ｂ、７Ａおよび７Ｂ参照）。

本発明の第３および第４実施形態によれば、前記低電圧不純物領域１４０１および前記高電圧不純物領域１４０ｈは全部順次に積層された前記第１プラグ１９０および前記第２プラグ２００によって前記金属配線２２０に連結される（図６Ａ、図７Ａ、図１１および図１２参照）。また、本発明の第５および第６実施形態によれば、前記低電圧不純物領域１４０１および前記高電圧不純物領域１４０ｈは全部前記第２プラグ２００によって前記金属配線２２０に連結される（図６Ａ、図７Ａ、図１５および図１６参照）。

また、本発明の第１、第３および第５実施形態によれば、前記金属配線２２０は順次に積層された第２防止金属膜２２２および第２金属膜２２４からなることができる。前記第２防止金属膜２２２はチタン膜Ｔｉ、チタン窒化膜ＴｉＮ、タングステン窒化膜ＷＮ、タンタルＴａ、タンタル窒化膜ＴａＮのうちで選択された一つで形成し、前記第２金属膜２２４はタングステンＷ、アルミニウムＡｌ、銅Ｃｕのうちで選択された少なくとも一つで形成する。これら実施形態の場合、前記金属配線２２０は金属間絶縁膜２３０によって覆われる。本発明の第２、第４および第６実施形態によれば、前記金属配線２２０の間には鋳型膜２３０'が配置され、前記鋳型膜２３０'と前記第２金属膜２２４との間には前記第２防止金属膜２２２が延長されて配置される。これに加えて、本発明の変形の実施形態によれば、前記金属配線２２０は前記第２防止金属膜２２２なしに前記第２金属膜２２４のみからなることもできる。

本発明では、金属配線の抵抗値を下げて高速の半導体装置の製造ができるので、半導体装置の製造分野において利用することができる。

従来の技術によるビットライン形成工程で発生することができる問題を説明するための工程断面図である。本発明の第１実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第１実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第１実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第１実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第１実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第２実施形態による半導体装置の製造方法を説明するため、半導体装置のセルアレイ領域の一部分および周辺領域の一部分を図示する工程断面図である。本発明の第３実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第３実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第３実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第３実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第４実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第５実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第５実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第５実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。本発明の第６実施形態による半導体装置の製造方法を説明するため、半導体装置の周辺領域の一部分を図示する工程断面図である。

Claims

半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜を貫通する第１コンタクト構造体と、
前記層間絶縁膜を貫通する第２コンタクト構造体と、
前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体に連結される金属配線とを具備し、
前記第１コンタクト構造体は順次に積層された第１プラグ及び第２プラグを含み、
前記第２コンタクト構造体は前記第２プラグを含み、
前記第１プラグは半導体物質から形成され、前記第２プラグは金属から形成され、
前記層間絶縁膜は前記半導体基板上に順次的に積層された下部絶縁膜及び上部絶縁膜を含み、
前記第１プラグの上面部は、前記下部絶縁膜の上面部より高いレベルに位置し、
前記半導体基板は低電圧領域及び高電圧領域を含み、
前記低電圧領域には低電圧不純物領域、低電圧ゲート絶縁膜、及び低電圧ゲートパターンを含む低電圧トランジスタが配置され、前記高電圧領域には高電圧不純物領域、前記低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜及び高電圧ゲートパターンを含む高電圧トランジスタが配置され、
前記低電圧不純物領域は、前記第１プラグ及び第２プラグを含む第１コンタクト構造体によって金属配線と連結されることを特徴とする半導体装置の配線構造体。
前記層間絶縁膜と前記半導体基板との間に配置されたゲートパターンをさらに含み、
前記ゲートパターンは、前記第２コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項１に記載の半導体装置の配線構造体。
前記第１プラグは多結晶シリコンからなり、
前記第２プラグは順次に積層された第１防止金属膜と第１金属膜とを含み、前記第１防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第１金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第２防止金属膜と第２金属膜とを含み、前記第２防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第２金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項１に記載の半導体装置の配線構造体。
前記半導体基板はセルアレイ領域を含み、
前記セルアレイ領域にはセル不純物領域とセルゲートパターンとを具備するセルトランジスタが配置され、
前記セル不純物領域の一部は前記第１コンタクト構造体によって前記金属配線に連結され、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンは前記第２コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項１に記載の半導体装置の配線構造体。
前記高電圧不純物領域は前記第２コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項４に記載の半導体装置の配線構造体。
前記高電圧不純物領域は前記第１コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項４に記載の半導体装置の配線構造体。
前記セルゲートパターンは順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備し、
前記セルトランジスタおよび前記金属配線はＮＡＮＤ型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項４に記載の半導体装置の配線構造体。
セルアレイ領域、低電圧領域及び高電圧領域を含む半導体基板と、
前記セルアレイ領域に配置され、セル不純物領域とセルゲートパターンとを具備するセルトランジスタと、
前記低電圧領域に配置され、低電圧不純物領域、低電圧ゲートパターンと低電圧ゲート絶縁膜とを具備する低電圧トランジスタと、
前記高電圧領域に配置され、高電圧不純物領域、高電圧ゲートパターンと前記低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜とを具備する高電圧トランジスタと、
前記セルトランジスタ、前記低電圧トランジスタ、及び前記高電圧トランジスタ上に配置され、前記半導体基板上に積層された下部絶縁膜及び上部絶縁膜を含む層間絶縁膜と、
前記層間絶縁膜上に配置された金属配線と、
前記セル不純物領域と前記金属配線とを連結する、前記低電圧不純物領域と前記金属配線を連結する第１コンタクト構造体と、
前記セルゲートパターン、前記低電圧ゲートパターン及び前記高電圧ゲートパターンと前記金属配線を連結する第２コンタクト構造体とを具備し、
前記第１コンタクト構造体は順次に積層された第１プラグ及び第２プラグを含み、
前記第２コンタクト構造体は前記第２プラグを含み、
前記第１プラグは半導体物質から形成され、前記第２プラグは金属から形成され、
前記第１プラグの上面部は、前記下部絶縁膜の上面部より高いレベルに位置することを特徴とする半導体装置の配線構造体。
前記第１プラグは多結晶シリコンからなり、
前記第２プラグは順次に積層された第１防止金属膜と第１金属膜とを含み、前記第１防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第１金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つからなり、
前記金属配線は順次に積層された第２防止金属膜と第２金属膜とを含み、前記第２防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つからなり、前記第２金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つからなることを特徴とする請求項８に記載の半導体装置の配線構造体。
前記高電圧不純物領域は前記第１コンタクト構造体、または前記第２コンタクト構造体によって前記金属配線に連結されることを特徴とする請求項８に記載の半導体装置の配線構造体。
前記セルトランジスタおよび前記金属配線はＮＡＮＤ型フラッシュメモリのセルアレイ構造を構成することを特徴とする請求項８に記載の半導体装置の配線構造体。
半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域及びセルゲートパターンを具備するセルトランジスタ、低電圧不純物領域、低電圧ゲートパターン及び低電圧ゲート絶縁膜を具備する低電圧トランジスタ及び高電圧不純物領域、高電圧ゲートパターン及び低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜を具備する高電圧トランジスタを形成する段階と、
前記半導体基板上に積層された下部絶縁膜及び上部絶縁膜を含む層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通する前記低電圧不純物領域を露出する第１コンタクトホールを形成する段階と、
前記第１コンタクトホールの下部領域内に配置される半導体物質から形成され、前記下部絶縁膜の上面部より高いレベルの上面部を有する第１プラグを形成する段階と、
前記層間絶縁膜を貫通する第２コンタクトホールを形成する段階と、
前記第１コンタクトホールの上部領域及び前記第２コンタクトホールを満たす金属から形成された第２プラグを形成する段階と、
前記層間絶縁膜上に、前記第２プラグに接続する金属配線を形成する段階と、
を含むことを特徴とする半導体装置の配線構造体形成方法。
前記層間絶縁膜を形成する前に、前記半導体基板の所定領域にセル不純物領域とセルゲートパターンとを具備するセルトランジスタを形成する段階をさらに含み、
前記第１コンタクトホールを形成する段階は前記セル不純物領域の一部の所定領域を露出させる段階を含み、
前記第２コンタクトホールを形成する段階は前記セルゲートパターン及び高電圧ゲートパターンまたは低電圧ゲートパターンの所定領域を露出させる段階を含むことを特徴とする請求項１２に記載の半導体装置の配線構造体形成方法。
前記第１コンタクトホールを形成する段階は前記高電圧不純物領域の一部の所定領域をさらに露出させる段階を含むことを特徴とする請求項１３に記載の半導体装置の配線構造体形成方法。
前記第２コンタクトホールを形成する段階はすべての前記高電圧不純物領域の所定領域をさらに露出させる段階を含むことを特徴とする請求項１３に記載の半導体装置の配線構造体形成方法。
前記第１プラグを形成する段階は、
前記層間絶縁膜上に前記第１コンタクトホールを満たす半導体物質の第１導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第１導電膜をエッチングする段階と、
前記層間絶縁膜の上部面より低くなるように、前記エッチングされた第１導電膜を凹ませる段階と、
を含むことを特徴とする請求項１２に記載の半導体装置の配線構造体形成方法。
前記第２プラグを形成する段階は、
前記層間絶縁膜上に前記第１プラグが配置された前記第１コンタクトホール及び前記第２コンタクトホールを満たす第２導電膜を形成する段階と、
前記層間絶縁膜の上部面が露出されるまで前記第２導電膜をエッチングする段階と、を含み、
前記第２導電膜は順次に積層された第１防止金属膜と第１金属膜からなることを特徴とする請求項１２に記載の半導体装置の配線構造体形成方法。
前記第１プラグは前記第２プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第１プラグは多結晶シリコンで形成して、
前記第２プラグは順次に積層された第１防止金属膜と第１金属膜で形成し、前記第１防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第１金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第２防止金属膜と第２金属膜で形成し、前記第２防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第２金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項１２に記載の半導体装置の配線構造体形成方法。
前記金属配線を形成する段階は、
前記層間絶縁膜上に第３導電膜を形成する段階と、
前記金属配線が前記第１及び第２コンタクトホールの上部を横切るように前記第３導電膜をパターニングする段階と、
を含むことを特徴とする請求項１２に記載の半導体装置の配線構造体形成方法。
前記金属配線を形成する段階は、
前記層間絶縁膜上に鋳型膜を形成する段階と、
前記鋳型膜をパターニングして前記第２プラグの上部面を露出させる配線溝を形成する段階と、
前記鋳型膜上に前記配線溝を満たす第３導電膜を形成する段階と、
前記鋳型膜の上部面が露出されるまで前記第３導電膜をエッチングする段階と、
を含むことを特徴とする請求項１２に記載の半導体装置の配線構造体形成方法。
前記セルトランジスタを形成する段階は順次に積層された浮遊ゲート電極、ゲート層間絶縁膜及び制御ゲート電極を具備する前記セルゲートパターンを形成する段階を含むことを特徴とする請求項１３に記載の半導体装置の配線構造体形成方法。
前記セルトランジスタおよび前記金属配線はＮＡＮＤ型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項１３に記載の半導体装置の配線構造体形成方法。
半導体基板のセルアレイ領域、低電圧領域及び高電圧領域に各々セル不純物領域とセルゲートパターンとを具備するセルトランジスタ、低電圧不純物領域、低電圧ゲートパターンと低電圧ゲート絶縁膜とを具備する低電圧トランジスタ及び高電圧不純物領域、高電圧ゲートパターンと前記低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜とを具備する高電圧トランジスタを形成する段階と、
前記トランジスタが形成された結果物上に、層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記セル不純物領域及び前記低電圧不純物領域の一部を露出させる第１コンタクトホールを形成する段階と、
前記第１コンタクトホールの下部領域内に配置される半導体物質から形成された第１プラグを形成する段階と、
前記層間絶縁膜を再びパターニングして前記セル、低電圧及び高電圧ゲートパターンの所定領域を露出させる第２コンタクトホールを形成する段階と、
前記第１コンタクトホールの上部領域及び前記第２コンタクトホールを満たす金属から形成された第２プラグを形成する段階と、
前記層間絶縁膜上に、前記第２プラグに接続する金属配線を形成する段階と、
を含むことを特徴とする半導体装置の配線構造体形成方法。
前記第１コンタクトホールを形成する段階または前記第２コンタクトホールを形成する段階は、前記高電圧不純物領域をさらに露出させる段階を含むことを特徴とする請求項２３に記載の半導体装置の配線構造体形成方法。
前記第１プラグは前記第２プラグ及び前記金属配線と異なる導電性物質で形成し、
前記第１プラグは多結晶シリコンで形成し、
前記第２プラグは順次に積層された第１防止金属膜と第１金属膜で形成し、前記第１防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第１金属膜はタングステン、アルミニウム、銅のうちで選択された少なくとも一つで形成し、
前記金属配線は順次に積層された第２防止金属膜と第２金属膜で形成し、前記第２防止金属膜はチタン膜、チタン窒化膜、タングステン窒化膜、タンタル、タンタル窒化膜のうちで選択された少なくとも一つで形成し、前記第２金属膜はアルミニウム、タングステン、銅のうちで選択された少なくとも一つで形成することを特徴とする請求項２３に記載の半導体装置の配線構造体形成方法。
前記セルトランジスタおよび前記金属配線はＮＡＮＤ型フラッシュメモリのセルアレイ構造を構成するように形成されることを特徴とする請求項２３に記載の半導体装置の配線構造体形成方法。